JP2004127347A - 不揮発性記憶装置および半導体集積回路装置 - Google Patents

Abstract

【課題】電気信号に応じて、１ビットの記憶に要するメモリセル個数を切換可能な構成を有する不揮発性記憶装置を提供する。
【解決手段】メモリセルアレイ１０は、複数のメモリセルＭＣおよびダミーメモリセルＤＭＣを有する。列選択部２７は、モード制御信号ＭＤＳに応じて、メモリセルへのアクセス制御を切換える。列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。列選択部２７は、第２のモードでは、互いに相補データを記憶する対をなす２個の選択メモリセルとそれぞれ接続されたビット線ＢＬおよびＢＬ♯を、データ読出回路６０と接続する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置および半導体集積回路装置に関し、より特定的には、２値的な記憶データのレベルに応じてデータ読出時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置および半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。（たとえば、非特許文献１参照。）。
【０００３】
磁気トンネル接合を有するメモリセル（以下、「ＭＴＪメモリセル」とも称する）は、１個のＭＴＪ素子と１個のアクセス素子（たとえば、トランジスタ）とで構成可能であるため、高集積化にも有利である。ＭＴＪ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、ＭＴＪメモリセルは、当該磁性体層の磁化方向に応じて、ＭＴＪ素子内での電気抵抗（接合抵抗）が変化する特性を利用して、データ記憶を実行する。
【０００４】
ＭＴＪメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗（すなわち記憶データ）に応じて変化するＭＴＪメモリセルの通過電流に基づいて、データ読出が実行される。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【発明が解決しようとする課題】
しかしながら、一般的に、ＭＴＪ素子の電気抵抗は、数十キロオームオーダであり、記憶データレベルの違いによって生じる電気抵抗差もその２０〜３０％程度である。また、ＭＴＪ素子の信頼性を考慮すれば、データ読出時に印加される電圧は、０．５Ｖ程度が適当であるので、上述した通過電流は、マイクロアンペア（μＡ：１０^−６Ａ）オーダに留まる。
【０００７】
各ＭＴＪメモリセルごとに１ビットのデータ記憶を実行するアレイ構成では、データ読出対象に選択された１個のＭＴＪメモリセルの通過電流を所定の基準電流と比較して読出す必要がある。このようなアレイ構成では、ビット当たりの面積を小さくして高集積化が図られる反面、上述したような高精度の電流検知が必要となるので、製造ばらつき等に起因する電流レベルの変動によって、データ読出精度が悪化するおそれがある。
【０００８】
したがって、記憶データの信頼性が強く要求される用途では、上記非特許文献１でも紹介されるように、相補データを書込まれた２個のＭＴＪメモリセルによって１ビットのデータ記憶を実行するアレイ構成を採用することが望ましい。しかしながら、このようなアレイ構成では、高集積化が妨げられるため、記憶データ容量が優先的に要求される用途では、十分なパフォーマンスを得ることができない。
【０００９】
このようにメモリデバイスのアプリケーションによって重要視される特性は異なるが、用途に応じて異なるアレイ構成を採用すれば、設計の煩雑化や製コストの複雑化を招いてしまい、コストに悪影響を与える。特に、用途の異なる複数の機能ブロックから構成されるシステムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）へＭＲＡＭデバイスを組込む場合に、この問題は顕著になってしまう。
【００１０】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、１ビットの記憶に要するメモリセルの個数を切換可能な構成を有する不揮発性記憶装置およびそれを備えた半導体集積回路装置の構成を提供することである。
【００１１】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルが行列状に配置されたメモリセルアレイと、入力アドレスに基づいた複数のメモリセルに対するアクセスを、複数のメモリセルの各々が１ビットのデータを記憶する第１のモードと、複数のメモリセルのうちの２個ずつの組の各々が１ビットのデータを記憶する第２のモードとの間で切換えるためのアクセス制御回路と、複数のメモリセルのうちのアクセス制御回路によってアクセス対象に選択されたメモリセルからのデータ読出を実行するデータ読出回路と、複数のメモリセルのうちのアクセス対象に選択されたメモリセルに対するデータ書込を実行するデータ書込回路とを備える。
【００１２】
この発明の他の構成に従う不揮発性記憶装置は、２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルと、データ読出時における複数のメモリセルの比較対象として設けられ、複数のメモリセルと同一の特性を有する複数のダミーセルとを備え、複数のダミーセルのうちの少なくとも１個ずつは、第１および第２の状態にそれぞれ設定される。不揮発性記憶装置は、複数のメモリセルのうちの、アクセス対象に選択された選択メモリセルおよび複数のダミーセルへのアクセスに基づいて、選択メモリセルから記憶データを読出すデータ読出回路をさらに備える。
【００１３】
この発明のさらに他の構成に従う不揮発性記憶装置は、複数のメモリセルブロックと、複数のメモリセルブロックに共通に設けられたデータ読出回路とを備える。複数のメモリセルブロックの各々は、２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルと、データ読出時における複数のメモリセルの比較対象として設けられ、複数のメモリセルと同一の特性を有する複数のダミーセルとを含み、複数のメモリセルブロックの１つにおいて、複数のメモリセルのうちの１つは、データ読出対象として選択される。データ読出回路は、データ読出対象のメモリセルおよび、複数のメモリセルブロックのうちの他の１つに含まれる複数のダミーメモリセルの１つのそれぞれへのアクセスに基づいて、データ読出対象から記憶データを読出す。
【００１４】
この発明に従う半導体集積回路装置は、複数のメモリブロックを備える。複数のメモリブロックの各々は、２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルが行列状に配置されたメモリセルアレイと、入力アドレスに基づいた複数のメモリセルに対するアクセスを、複数のメモリセルの各々が１ビットのデータを記憶する第１のモードと、複数のメモリセルのうちの２個ずつの組の各々が１ビットのデータを記憶する第２のモードとの間で切換えるためのアクセス制御回路と、複数のメモリセルのうちのアクセス制御回路によってアクセス対象に選択されたメモリセルからのデータ読出を実行するデータ読出回路と、複数のメモリセルのうちのアクセス対象に選択されたメモリセルに対するデータ書込を実行するデータ書込回路とを含み、複数のメモリブロックにそれぞれ対応するアクセス制御回路は、それぞれが独立した電気信号に応じて、アクセスの切換えを制御する。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の構成を説明する回路図である。
【００１７】
なお、以下の説明で明らかになるように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではない。すなわち、本発明は、２値的な記憶データに応じてデータ読出時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置に共通に適用することができる。
【００１８】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、データ端子４ａ，４ｂと、メモリセルアレイ１０と、行デコーダ２０と、行選択部２２と、列デコーダ２５と、列選択部２７とを備える。
【００１９】
メモリセルアレイ１０は、複数のＭＴＪメモリセルを有する。これらのＭＴＪメモリセルは、正規メモリセルＭＣ（以下、単に「メモリセルＭＣ」とも称する）と、ダミーセル列１１および１２を形成するダミーメモリセルＤＭＣとに分類される。ダミーセル列１１および１２に配置されたダミーメモリセルＤＭＣは、メモリセルＭＣと同一の特性（形状および構造）を有し、メモリセルＭＣとメモリセル行を共有するように配置される。
【００２０】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００２１】
図２は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２２】
図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２３】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００２４】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００２５】
図３は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００２６】
図３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ　Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００２７】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００２８】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００２９】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図３に示すように、データ書込時の動作点は、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３０】
図３に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_ＷＲとなるように設計される。すなわち、このデータ書込磁界Ｈ_ＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_ＷＲは、磁化方向の切換えに必要なスイッチング磁界Ｈ_ＳＷと、マージン分ΔＨとの和で示される。すなわち、Ｈ_ＷＲ＝Ｈ_ＳＷ＋ΔＨで示される。
【００３１】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３２】
なお、図１のダミーセル列１１に属するダミーメモリセルＤＭＣの各々は、予め書込まれた、電気抵抗Ｒｍａｘに対応するデータを固定的に記憶する。これに対して、ダミーセル列１２に属するダミーメモリセルＤＭＣは、予め書込まれた、電気抵抗Ｒｍｉｎに対応するデータを固定的に記憶する。
【００３３】
再び図１を参照して、メモリセルアレイ１０において、メモリセルＭＣおよびダミーメモリセルＤＭＣによって共有されたメモリセル行にそれぞれ対応して、リードワード線ＲＷＬおよびライトディジット線ＷＤＬが配置される。メモリセルＭＣによって構成されるメモリセル列にそれぞれ対応してビット線ＢＬおよびソース電圧線ＳＬが配置され、ダミーセル列１１に対してはダミービット線ＤＢＬ０およびソース電圧線ＳＬが配置され、ダミーセル列１２に対しては、ダミービット線ＤＢＬ１およびソース電圧線ＳＬが配置される。
【００３４】
メモリセルＭＣは、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。ダミーメモリセルＤＭＣは、ダミービット線ＤＢＬ０またはＤＢＬ１と対応するソース電圧線ＳＬとの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。
【００３５】
行デコーダ２０は、入力アドレスによって示されるロウアドレスＲＡに基づいて、各メモリセル行ごとにロウデコード信号Ｒｄを出力する。行デコーダ２０は、選択されたメモリセル行（以下、「選択行」とも称する）においてはロウデコード信号Ｒｄをハイレベルに活性化し、それ以外のメモリセル行（以下、「非選択行」とも称する）においてロウデコード信号Ｒｄをローレベルに非活性化する。
【００３６】
なお、以下においては、データ、データ線、信号および信号線等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ，Ｖｃｃ♯）および低電圧状態（たとえば、接地電圧Ｖｓｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００３７】
行選択部２２は、各メモリセル行ごとに設けられたドライバトランジスタ２３および２４を有する。ドライバトランジスタ２３は、行デコーダ２０からの対応するロウデコード信号Ｒｄが伝達されるノードＮｄと対応するリードワード線ＲＷＬとの間に接続される。ドライバトランジスタ２４は、対応するノードＮｄおよびライトディジット線ＷＤＬの間に接続される。
【００３８】
ドライバトランジスタ２３および２４のそれぞれのゲートには、制御信号ＲＥおよびＷＥがそれぞれ入力される。制御信号ＲＥは、データ読出時にＨレベルに活性化され、それ以外では非活性化される。同様に、制御信号ＷＥは、データ書込時にＨレベルに活性化され、それ以外には非活性化される。また、各ライトディジット線ＷＤＬの両端のうち、行デコーダ２０と反対側の一方は、接地電圧Ｖｓｓとアドレス選択結果にかかわらず接続されている。
【００３９】
したがって、データ読出時には、各ドライバトランジスタ２３のターンオンに応答して、対応するロウデコード信号Ｒｄのレベルに応じて、選択行のリードワード線ＲＷＬがＨレベルへ活性化され、非選択行のリードワード線ＲＷＬはＬレベルへ非活性化される。一方、各ドライバトランジスタ２４はターンオフされるので、各ライトディジット線ＷＤＬはＬレベルへ非活性化される。
【００４０】
データ書込時には、各ドライバトランジスタ２４のターンオンに応答して、対応するロウデコード信号Ｒｄが活性化された選択行のライトディジット線ＷＤＬに、行デコーダ２０から接地電圧Ｖｓｓへ向かう方向のデータ書込電流が流される。一方、非選択行のライトディジット線ＷＤＬは、両端を接地電圧Ｖｓｓと接続されるためデータ書込電流は流れない。また、各ドライバトランジスタ２３はターンオフされるので、各リードワード線ＲＷＬは、Ｌレベルへ非活性化される。
【００４１】
列デコーダ２５は、入力アドレスによって示されるコラムアドレスＣＡと、ＭＲＡＭデバイス１におけるデコードモードを示すモード制御信号ＭＤＳとを受ける。以下の説明で明らかになるように、ＭＲＡＭデバイス１は、メモリセルＭＣの各々が１ビットのデータを記憶する第１のモードと、組をなす２個のメモリセルＭＣごとに１ビットのデータを記憶する第２のモードとを有する。当該第１および第２のモードのそれぞれでは、入力アドレスのデコード結果に基づいて、１個のメモリセルおよび組をなす２個のメモリセルがそれぞれアクセス対象に選択されるので、以下においては、それぞれのモードを「１セルデコードモード」および「２セルデコードモード」ともそれぞれ称する。モード制御信号ＭＤＳは、ＭＲＡＭデバイス１が、１セルデコードモードおよび２セルデコードモードのいずれによって動作するかを指示するための電気信号である。
【００４２】
なお、メモリセルアレイ１０において、メモリセルＭＣの列は順番に２つずつのペアに分割され、２セルデコード時においては、それぞれのペアにおいて、隣接する、すなわち同一のメモリセル行に属する２個のメモリセルが組を形成して、１ビットのデータ記憶を実行するものとする。
【００４３】
図１においては、奇数番目のメモリセル列（以下、「奇数列」と称する）および偶数番目のメモリセル列（以下、「偶数列」と称する）が代表的に１つずつ示されている。以下では、奇数列のビット線をビット線ＢＬと表記し、偶数列のビット線をビット線ＢＬ♯と表記するものとする。
【００４４】
列デコーダ２５は、モード制御信号ＭＤＳおよびコラムアドレスＣＡに応じて、コラムデコード信号ＣＤＳ、デコード制御信号ＳＣＤ０，ＳＣＤ１，ＤＣＤを生成する。
【００４５】
列選択部２７は、奇数列に対応して設けられた、列選択部ＣＳＧ、デコード選択部ＭＳＧａ，ＭＳＧｂおよび読出選択ゲートＲＳＧａ，ＲＳＧｂと、偶数列に対応して設けられた、列選択部ＣＳＧ♯、デコード選択部ＭＳＧａ♯，ＭＳＧｂ♯および読出選択ゲートＲＳＧａ♯，ＲＳＧｂ♯とを含む。
【００４６】
同一のペアを構成するメモリセル列にそれぞれ対応する列選択部ＣＳＧおよびＣＳＧ♯の出力は、共通のコラムデコード信号ＣＤＳによって制御される。したがって、１セルデコードモードおよび２セルデコードモードの各々において、選択メモリセルに対応するペアに属する列選択部ＣＳＧおよびＣＳＧ♯の出力はＨレベルへ活性化され、それ以外の列選択部ＣＳＧおよびＣＳＧ♯の出力はＬレベルへ非活性化される。
【００４７】
１セルデコードモードでは、デコード制御信号ＳＣＤ０，ＳＣＤ１は、コラムアドレスＣＡに応じて、一方がＨレベルへ他方がＬレベルへ設定される。また、デコード制御信号ＤＣＤは、Ｌレベルに設定される。
【００４８】
これに対して、２セルデコードモード時には、デコード制御信号ＳＣＤ０，ＳＣＤ１の各々はＬレベルに固定され、デコード制御信号ＤＣＤはＨレベルに設定される。
【００４９】
奇数列において、デコード選択部ＭＳＧａは、対応する列選択部ＣＳＧの出力とデコード制御信号ＳＣＤ０とのＡＮＤ論理演算結果を出力する。デコード選択部ＭＳＧｂは、対応する列選択部ＣＳＧの出力とデコード制御信号ＤＣＤとのＡＮＤ論理演算結果を出力する。偶数列において、デコード選択部ＭＳＧａ♯は、対応する列選択部ＣＳＧ♯の出力とデコード制御信号ＳＣＤ１とのＡＮＤ論理演算結果を出力する。デコード選択部ＭＳＧｂ♯は、対応する列選択部ＣＳＧ♯の出力とデコード制御信号ＤＣＤとのＡＮＤ論理演算結果を出力する。
【００５０】
奇数列において、読出選択ゲートＲＳＧａおよびＲＳＧｂは、対応するビット線ＢＬと読出データ線ＲＤＬ１との間に並列に接続される。読出選択ゲートＲＳＧａおよびＲＳＧｂのゲートには、デコード選択部ＭＳＧａおよびＭＳＧｂの出力がそれぞれ入力される。
【００５１】
これに対して偶数列においては、読出選択ゲートＲＳＧａ♯およびＲＳＧｂ♯は、対応するビット線ＢＬ♯と読出データ線ＲＤＬ１およびＲＤＬ２との間にそれぞれ接続される。読出選択ゲートＲＳＧａ♯およびＲＳＧｂ♯のゲートには、デコード選択部ＭＳＧａ♯およびＭＳＧｂ♯の出力がそれぞれ入力される。読出選択ゲートＲＳＧａ，ＲＳＧｂおよびＲＳＧａ♯，ＲＳＧｂ♯は、ＮチャネルＭＯＳトランジスタで構成される。
【００５２】
したがって、１セルデコードモードでのデータ読出時には、１つのメモリセル列が選択されて、１つの選択列において読出選択ゲートＲＳＧａ（またはＲＳＧａ♯）がオンして、選択列のビット線ＢＬまたはＢＬ♯が読出データ線ＲＤＬ１と接続される。一方、読出データ線ＲＤＬ２は、いずれのビット線とも接続されない。
【００５３】
これに対して、２セルデコードモードでのデータ読出時には、ペアを構成する２つのメモリセル列（奇数列および偶数列）が選択されて、２つの選択列のそれぞれにおいて、読出選択ゲートＲＳＧｂおよびＲＳＧｂ♯がオンする。この結果、選択列のビット線ＢＬおよびＢＬ♯は、読出データ線ＲＤＬ１およびＲＤＬ２と接続される。
【００５４】
図示しないが、列選択部２７において、同様の構成が各メモリセル列に対応して設けられている。
【００５５】
このように、行デコーダ２０、列デコーダ２５および列選択部２７によって、入力アドレスに基づいたメモリセルＭＣへのアクセスが切換えられる。すなわち、１セルデコードモードでは、メモリセルＭＣのうちの入力アドレスに応じた１個の選択メモリセルがアクセス対象に選択され、２セルデコードモードでは、メモリセルＭＣの２個ずつの組のうちの１つが入力アドレスに応じて選択され、当該組を構成する２個の選択メモリセルがアクセス対象に選択される。
【００５６】
次に、データ書込のための構成についてさらに説明する。
ＭＲＡＭデバイス１は、さらに、各メモリセル列に対応して設けられたビット線ドライバ３０，３５と、データ書込回路４０とを備える。
【００５７】
ビット線ドライバ３０は、対応するビット線ＢＬ（またはＢＬ♯）の一端側と、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとの間にそれぞれ接続されたドライバトランジスタ３１および３２を有する。同様に、ビット線ドライバ３５は、対応するビット線ＢＬ（またはＢＬ♯）の他端側と、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとの間にそれぞれ接続されたドライバトランジスタ３６および３７を有する。
【００５８】
ドライバトランジスタ３１および３２のゲートには書込制御信号ＷＴａ１およびＷＴａ０がそれぞれ入力され、ドライバトランジスタ３６および３７のゲートには、書込制御信号ＷＴｂ０およびＷＴｂ１がそれぞれ入力される。ドライバトランジスタ３１，３２，３６，３７の各々は、少ないトランジスタで十分なデータ書込電流を供給するために、相対的に電流駆動能力の大きいＮチャネル型ＭＯＳトランジスタで構成される。
【００５９】
各メモリセル列において、ビット線ドライバ３０は、書込制御信号ＷＴａ０およびＷＴａ１に応じて、対応するビット線ＢＬ，ＢＬ♯の一端側を、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ３５は、書込制御信号ＷＴｂ０およびＷＴｂ１に応じて、対応するビット線ＢＬ，ＢＬ♯の他端側を、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓで駆動するか、あるいはフローティング状態とする。フローティング状態のビット線ＢＬ，ＢＬ♯の各々は、必要に応じて、図示しないプリチャージ回路によって、固定電圧にプリチャージされる。
【００６０】
データ書込回路４０は、データ端子４ｂへの入力データＤＩＮ、デコードモードの設定および列選択結果に応じて、各メモリセル列における書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を制御する。書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、選択列のビット線ＢＬ（またはＢＬ♯）に書込データに応じた方向のデータ書込電流＋Ｉｗまたは−Ｉｗが流れるように設定される。
【００６１】
１セルデコードモードでのデータ書込時には、１個の選択メモリセルへ入力データＤＩＮを書込むために、選択列のビット線ＢＬ（またはＢＬ♯）には、入力データＤＩＮに応じた方向のデータ書込電流が流される。２セルデコードモードでのデータ書込時には、組をなす２個の選択メモリセルへ入力データＤＩＮを反映した相補データを書込むために、２つの選択列にそれぞれ対応するビット線ＢＬおよびＢＬ♯に、互いに反対方向のデータ書込電流が流される。
【００６２】
データ書込時に非選択列のビット線ＢＬ（またはＢＬ♯）は、意図しない電流が流れない様に、その両端は同一電圧（たとえば接地電圧Ｖｓｓ）と接続される。また、データ書込時以外には、各ビット線ドライバ３０，３５は、対応するビット線ＢＬ，ＢＬ♯をフローティング状態とする。
【００６３】
データ書込回路４０の構成および書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１の設定等のデータ書込動作の詳細については、後程説明する。
【００６４】
ダミービット線ＤＢＬ０およびＤＢＬ１の両端に対しても、同様にビット線ドライバ３０および３５が配置される。厳密には、一旦所定データが書込まれたダミーメモリセルＤＭＣに対しては、通常動作時にデータ書込を実行する必要がない。したがって、ダミーメモリセルＤＭＣに対応する領域において、ビット線ドライバ３０，３５およびライトディジット線ＷＤＬの配置は本来必要ない。しかし、メモリセルアレイ１０内およびその周辺領域で形状の連続性を確保して製造プロセスを容易化するために、ダミービット線ＤＢＬ０およびＤＢＬ１に対してもビット線ドライバ３０および３５が配置され、ライトディジット線ＷＤＬはダミーメモリセルＤＭＣに対応する領域も通過するように配置される。
【００６５】
ただし、ダミーメモリセルＤＭＣへの誤書込を防止するために、ダミービット線ＤＢＬ０に対して、電気抵抗Ｒｍｉｎを書込むためのデータ書込電流（たとえば−Ｉｗ）が流されないように、ダミービット線ＤＢＬ０に対応するドライバトランジスタ３２および３６のゲートは接地電圧Ｖｓｓに固定される。同様に、ダミービット線ＤＢＬ１に対して、電気抵抗Ｒｍａｘを書込むためのデータ書込電流（たとえば＋Ｉｗ）が流されないように、ダミービット線ＤＢＬ１に対応するドライバトランジスタ３１および３７のゲートは接地電圧Ｖｓｓに固定される。
【００６６】
次に、データ読出に関する構成について説明する。
ＭＲＡＭデバイス１は、さらに、読出データ線ＲＤＬ１，ＲＤＬ２と、参照データ線ＤＬｒ０，ＤＬｒ１と、ダミー選択ゲートＤＳＧ０，ＤＳＧ１と、電流供給トランジスタ５０〜５３と、データ読出回路６０と、出力バッファ７０とを備える。
【００６７】
電流供給トランジスタ５０および５１は、たとえばＮチャネルＭＯＳトランジスタで構成され、読出データ線ＲＤＬ１およびＲＤＬ２と電源電圧Ｖｃｃ♯との間にそれぞれ接続される。電流供給トランジスタ５２および５３は、たとえばＮチャネルＭＯＳトランジスタで構成され、参照データ線ＤＬｒ０およびＤＬｒ１と電源電圧Ｖｃｃ♯との間にそれぞれ接続される。電流供給トランジスタ５０〜５３の各々は、同等の電流供給駆動能力を有し、各ゲートはたとえば電源電圧Ｖｃｃ♯と接続される。これにより読出データ線ＲＤＬ１，ＲＤＬ２および参照データ線ＤＬｒ０，ＤＬｒ１の各々は、電源電圧Ｖｃｃ♯によってプルアップされる。なお、電流供給トランジスタ５０〜５３のゲートにデータ読出動作時に活性化される信号を入力して、データ読出動作時においてのみ読出データ線および参照データ線を電源電圧Ｖｃｃ♯でプルアップする構成としてもよい。
【００６８】
ダミー選択ゲートＤＳＧ０は、ダミービット線ＤＢＬ０と参照データ線ＤＬｒ０との間に接続されて、ダミー制御信号ＤＳＬ０の活性化（Ｈレベル）に応答してオンする。ダミー選択ゲートＤＳＧ１は、ダミービット線ＤＢＬ１と参照データ線ＤＬｒ１との間に接続されて、ダミー制御信号ＤＳＬ１に応答してオン・オフする。ダミー選択ゲートＤＳＧ０，ＤＳＧ１は、たとえばＮチャネルＭＯＳトランジスタで構成される。ダミー制御信号ＤＳＬ０およびＤＳＬ１の各々は、１セルデコードモードにおいてＨレベルに設定され、２セルデコードモードにおいてＬレベルに設定される。
【００６９】
なお、読出選択ゲートＲＳＧａ，ＲＳＧｂ，ＲＳＧａ♯，ＲＳＧｂ♯およびダミー選択ゲートＤＳＧ０，ＤＳＧ１の各々は、データ読出時以外では、デコードモードおよび列選択結果にかかわらず、強制的にターンオフされるものとする。
【００７０】
データ読出回路６０は、スイッチ６１，６２と、センスアンプ６４〜６６と、ラッチ回路６８とを有する。スイッチ６１は、読出データ線ＲＤＬ２および参照データ線ＤＬｒ１の一方を選択的にノードＮ１と接続する。スイッチ６２は、読出データ線ＲＤＬ２および参照データ線ＤＬｒ０の一方を選択的にノードＮ３と接続する。ノードＮ２は、読出データ線ＲＤＬ１と接続されている。
【００７１】
センスアンプ６４は、ノードＮ２に対するノードＮ１の電圧差（または電流差）を増幅し、センスアンプ６５は、ノードＮ２に対するノードＮ３の電圧差（または電流差）をセンスアンプ６４とは逆の極性で増幅する。センスアンプ６６は、センスアンプ６４および６５の出力差をさらに増幅する。ラッチ回路６８は、センスアンプ６４〜６６の増幅動作の所要時間を考慮して、センスアンプ６６からの出力が所定レベル以上の振幅に達したときのタイミングで、センスアンプ６６の出力をラッチする。出力バッファ７０は、ラッチ回路６８のラッチデータを出力データＤＯＵＴとしてデータ端子４ａに出力する。
【００７２】
次に、それぞれのデコードモードでのデータ読出について詳細に説明する。
図４は、ＭＲＡＭデバイス１における１セルデコードモードでのデータ読出を説明する回路図である。
【００７３】
図４を参照して、データ読出動作時には、ロウアドレスＲＡに応答して、選択行のリードワード線ＲＷＬがＨレベルに活性化され、対応するメモリセルＭＣおよびダミーメモリセルＤＭＣにおいてアクセストランジスタＡＴＲがターンオンする。これにより、各ビット線ＢＬ，ＢＬ♯およびダミービット線ＤＢＬ０，ＤＢＬ１は、対応するトンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓにプルダウンされる。
【００７４】
既に説明したように、１セルデコードモードでは、列選択部２７は、選択列のビット線ＢＬ（またはＢＬ♯）を読出データ線ＲＤＬ１と接続し、読出データ線ＲＤＬ２をいずれのビット線とも非接続とする。したがって、読出データ線ＲＤＬ１には、選択メモリセルの電気抵抗ＲａｘまたはＲｍｉｎ（すなわち記憶データ）に応じた電流および電圧が発生する。
【００７５】
一方、ダミー選択ゲートＤＳＧ０およびＤＳＧ１の各々がターンオンするので、参照データ線ＤＬｒ０には電気抵抗Ｒｍａｘに対応した電流および電圧が発生し、参照データ線ＤＬｒ１には、電気抵抗Ｒｍｉｎに応じた電流および電圧が発生する。
【００７６】
スイッチ６１および６２は、１セルデコードモードでは、参照データ線ＤＬｒ１およびＤＬｒ０をノードＮ１およびＮ３とそれぞれ接続する。この結果、センスアンプ６４は、選択メモリセルおよびダミーメモリセルＤＭＣ（電気抵抗Ｒｍｉｎ）のそれぞれへのアクセス結果を比較し、センスアンプ６５は、選択メモリセルおよびダミーメモリセルＤＭＣ（電気抵抗Ｒｍａｘ）のそれぞれへのアクセス結果を比較することになる。この結果、センスアンプ６４および６５のうちの一方の出力がほとんど振幅しないのに対して、他方の出力は、選択メモリセルの記憶データに応じて異なった極性で振幅する。したがってセンスアンプ６４および６５の出力を、センスアンプ６６によってさらに増幅することにより、選択メモリセルから記憶データを読出すことが可能である。
【００７７】
図５は、ＭＲＡＭデバイス１における２セルデコードモードでのデータ読出を説明する回路図である。
【００７８】
図５を参照して、２セルデコードモードでの行選択は、１セルデコードモードと同様に実行される。すなわち、各ビット線ＢＬ，ＢＬ♯およびダミービット線ＤＢＬ０，ＤＢＬ１は、対応するトンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓにプルダウンされている。
【００７９】
既に説明したように、２セルデコードモードでは、列選択部２７は、選択列のビット線ＢＬおよびＢＬ♯を読出データ線ＲＤＬ１およびＲＤＬ２とそれぞれ接続する。したがって、読出データ線ＲＤＬ１およびＲＤＬ２には、２個の選択メモリセルの一方ずつの電気抵抗（すなわち記憶データ）に応じた電流および電圧が発生する。一方、ダミー選択ゲートＤＳＧ０およびＤＳＧ１の各々がターンオフする。
【００８０】
スイッチ６１および６２は、２セルデコードモードでは、読出データ線ＲＤＬ２をノードＮ１およびＮ３とそれぞれ接続する。この結果、センスアンプ６４および６５は、相補のデータがそれぞれ書込まれている２個の選択メモリセルのそれぞれへのアクセス結果を、互いに逆の極性で比較することになる。この結果、センスアンプ６４および６５の出力は、選択メモリセルの記憶データに応じて、それぞれ異なった極性で振幅する。したがって、センスアンプ６４および６５の出力を、センスアンプ６６によってさらに増幅することにより、選択メモリセルの電気抵抗がＲｍａｘおよびＲｍｉｎのいずれにより近いかを検知できる。この結果、選択メモリセルの記憶データを読出すことができる。
【００８１】
次に、それぞれのデコードモードでのデータ書込について詳細に説明する。
図６は、図１に示したデータ書込回路４０の構成を示す回路図である。
【００８２】
図６を参照して、データ書込回路４０は、奇数列の各々に対応して設けられた伝達ゲート４１，４２、ラッチ回路４４およびドライブ制御回路４６と、偶数列の各々に対応して設けられた、伝達ゲート４１♯，４２♯、インバータ４３、ラッチ回路４４♯およびドライブ制御回路４６♯とを有する。
【００８３】
伝達ゲート４１および４２は、データ端子４ｂへの入力データＤＩＮを伝達する書込データ線ＤＬとラッチ回路４４との間に並列に接続される。伝達ゲート４１および４２は、ＮチャネルＭＯＳトランジスタで構成され、それぞれのゲートには、図１で説明したデコード選択部ＭＳＧａおよびＭＳＧｂの出力がそれぞれ入力される。
【００８４】
インバータ４３は、書込データ線ＤＬ上の入力データＤＩＮを反転して出力する。伝達ゲート４１♯は、書込データ線ＤＬおよびラッチ回路４４♯の間に接続され、伝達ゲート４２♯は、インバータ４３の出力ノードおよびラッチ回路４４♯の間に接続される。伝達ゲート４１♯および４２♯は、ＮチャネルＭＯＳトランジスタで構成され、それぞれのゲートには、図１で説明したデコード選択部ＭＳＧａ♯およびＭＳＧｂ♯の出力がそれぞれ入力される。
【００８５】
したがって、１セルデコードモードでは、選択メモリセルに対応する１つの選択列において、伝達ゲート４１または４１♯がオンして、対応するラッチ回路４４または４４♯に入力データＤＩＮが伝達されて書込データＷＤとして保持される。
【００８６】
一方、２セルデコードモードでは、選択メモリセルに対応する対をなす２つの選択列のそれぞれにおいて、伝達ゲート４２および４２♯がオンする。この結果、２つの選択列にそれぞれ対応するラッチ回路４４および４４♯に入力データＤＩＮおよびその反転データがそれぞれ伝達されて、書込データＷＤとして保持される。
【００８７】
ドライブ制御回路４６，４６♯の各々は、対応するメモリセル列の選択結果および対応するラッチ回路４４，４４♯にラッチされた書込データＷＤに応じて、対応するビット線ドライバ３０，３５の動作を制御する書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を生成する。
【００８８】
奇数行および偶数行にそれぞれ対応するドライブ制御回路４６および４６♯の動作は共通である。各ドライブ制御回路の動作は、１セルデコードモードおよび２セルデコードモードの各々でも共通である。
【００８９】
各ドライブ制御回路４６，４６♯は、データ書込時以外（制御信号ＷＥ＝Ｌレベル）、または、データ書込時であっても対応するメモリセル列が非選択列である場合、すなわち対応するデコード選択部ＭＳＧａ，ＭＳＧｂ（またはＭＳＧａ♯，ＭＳＧｂ♯）の出力がいずれもＬレベルの場合には、非ライト動作を実行するために、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１の各々をＬレベルに設定する。したがって、非ライト動作時には、対応するビット線ＢＬ（ＢＬ♯）は、フローティング状態に設定される。
【００９０】
これに対して、データ書込時（ＷＥ＝Ｈレベル）であり、かつ、対応するメモリセル列が選択された場合、すなわち対応するデコード選択部ＭＳＧａ，ＭＳＧｂ（またはＭＳＧａ♯，ＭＳＧｂ♯）出力信号の少なくとも１つがＨレベルである場合には、各ドライブ制御回路４６，４６♯は、対応するラッチ回路４４，４４♯にラッチされた書込データＷＤに応じて、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を設定する。
【００９１】
具体的には、書込制御信号ＷＴａ０およびＷＴａ１のうちの、書込データＷＤに応じた一方がＨレベルに設定され、他方がＬレベルに設定される。さらに、書込制御信号ＷＴｂ０およびＷＴｂ１は、書込制御信号ＷＴａ０およびＷＴａ１のそれぞれと相補に設定される。たとえば、書込データＷＤが“Ｈ”であるときには、書込制御信号ＷＴａ１およびＷＴｂ０がＨレベルに設定され、書込制御信号ＷＴａ０およびＷＴｂ１がＬレベルに設定される。この結果、選択列のビット線には、ビット線ドライバ３０から３５へ向かう方向にデータ書込電流＋Ｉｗが流される。これに対して、書込データＷＤが“Ｌ”であるときには、書込制御信号ＷＴａ０およびＷＴｂ１がＨレベルに設定され、書込制御信号ＷＴａ１およびＷＴｂ０がＬレベルに設定される。この結果、選択列のビット線には、ビット線ドライバ３５から３０へ向かう方向にデータ書込電流−Ｉｗが流される。
【００９２】
データ書込回路４０において、同様の構成は、各奇数列および各偶数列に対応して設けられる。なお、ビット線ドライバ３０，３５の駆動電圧を、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃ以外の独立した電圧とすることも可能である
さらに、既に説明したように、選択行のライトディジット線ＷＤＬには、所定方向のデータ書込電流が流される。ライトディジット線ＷＤＬを流れるデータ書込電流は、メモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線ＢＬ，ＢＬ♯を流れるデータ書込電流は、メモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するライトディジット線ＷＤＬおよびビット線ＢＬ，ＢＬ♯の両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線ＢＬ，ＢＬ♯上のデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【００９３】
この結果、１セルデコードモードでのデータ書込時には、１個の選択メモリセルに対して入力データＤＩＮが書込まれ、２セルデコードモードのデータ書込時には、組をなす２個の選択メモリセルの一方（奇数行）に入力データＤＩＮが書込まれ、他方のメモリセルに入力データＤＩＮの反転データ（相補データ）が書込まれる。
【００９４】
このようにして、電気信号であるモード制御信号ＭＤＳに応答して、データ読出およびデータ書込動作を、１セルデコードモードおよび２セルデコードモードに対応させて切換えることが可能である。
【００９５】
図７は、図１に示したＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明する動作波形図である。
【００９６】
図７を参照して、クロック信号ＣＬＫは、所定周期でＨレベル（活性状態）およびＬレベル（非活性状態）を繰返す。クロック信号ＣＬＫの活性化エッジは、時刻Ｔ１〜Ｔ７で示される。図７においては、２クロックサイクルごとに１回のデータ読出動作またはデータ書込動作が実行されるので、時刻Ｔ０〜Ｔ２、Ｔ２〜Ｔ４、Ｔ４〜Ｔ６およびＴ６〜Ｔ８（図示せず）の２クロックサイクルずつをサイクル９１、９２、９３および９４とそれぞれ称することとする。
【００９７】
ＭＲＡＭデバイス１への動作指示が出される場合には、各サイクル開始時のクロック活性化エッジにおいて、チップセレクト信号ＣＳがＨレベルに活性化される。ライトコマンド（データ書込指示）入力時には、チップセレクト信号ＣＳと併せてコマンド制御信号ＷＣＭＤがＨレベルに活性化される。同様に、リードコマンド（データ読出時）入力時には、チップセレクト信号ＣＳと併せてコマンド制御信号ＲＣＭＤがＨレベルに活性化される。
【００９８】
各サイクルにおいて、サイクル開始時に相当するクロック活性化エッジでのモード制御信号ＭＤＳのレベルに応じて、デコードモードが１セルデコードモードおよび２セルデコードモードのいずれであるかが設定される。
【００９９】
サイクル９１が開始される時刻Ｔ０においては、ライトコマンドが入力され、モード制御信号ＭＤＳがＬレベルであることから、入力アドレスに対応する１個の選択メモリセルをアクセス対象とする１セルデコードモードが指示される。さらに、１つの選択列を指定するために、デコード制御信号ＳＣＤ０がＨレベルに設定され、デコード制御信号ＳＣＤ１がＬレベルに設定される。図示しないが、デコード制御信号ＤＣＤは、モード制御信号ＭＤＳに応じてＬレベルに設定される。
【０１００】
サイクル９１においては、ライトコマンドの入力に応答して、選択行のライトディジット線ＷＤＬにデータ書込電流が流され、選択列のラッチ回路４４に入力データＤＩＮが書込データＷＤとしてラッチされる。選択列のビット線ＢＬには、対応するラッチ回路４４の書込データＷＤに応答したデータ書込電流が供給される。この結果、時刻Ｔ０に入力されたアドレスに対応する１個の選択メモリセルに対して、入力データＤＩＮが書込まれる。
【０１０１】
なお、ビット線ＢＬに対するデータ書込電流の供給は、ライトディジット線ＷＤＬに対するデータ書込電流の供給開始よりもΔＴｗ遅れたタイミングから実行される。このようなタイミング差を設けることにより、選択メモリセル中のトンネル磁気抵抗素子ＴＭＲの磁化方向の反転動作を安定化できる。具体的には、まず、ライトディジット線ＷＤＬからの磁化困難軸方向の磁界を印加して各磁区の回転方向を決め、その後、ビット線ＢＬからの磁化容易軸方向の磁界を印加して磁化方向を回転させることによって、上述した反転動作の安定化が図られる。
【０１０２】
さらに、ライトディジット線ＷＤＬを流れるデータ書込電流の立上がり時の傾きＴＣ１は、ビット線ＢＬを流れるデータ書込電流の立上がり時の傾きＴＣ２よりも大きく設定される。このような傾きＴＣ１およびＴＣ２の設定は、たとえば、図１に示したドライバトランジスタ２３の電流駆動能力を、図１に示したドライバトランジスタ３１，３２，３６，３７の各々の電流駆動能力よりも大きく設定することによって実現される。
【０１０３】
一般的に、ビット線ＢＬを流れるデータ書込電流の変化が過大であると、上述した各磁区での回転動作の終点において、磁区が振動して不安定状態が長くなる傾向にある。したがって、上述したようにビット線ＢＬ上のデータ書込電流の立上り時の傾きを小さくすることによって、上述した反転動作の安定化を図ることができる。これらのデータ書込電流の供給開始時の制御によって、選択メモリセルへのデータ書込が安定化される。
【０１０４】
サイクル９２が開始される時刻Ｔ２においては、リードコマンドが入力され、かつ、モード制御信号ＭＤＳがＬレベルに設定されて、サイクル９１と同様に１セルデコードモードが指示される。また、サイクル９１と同様に、デコード制御信号ＳＣＤ０がＨレベルに設定され、デコード制御信号ＳＣＤ１がＬレベルに設定されている。
【０１０５】
サイクル９２では、時刻Ｔ２に入力されたアドレス（図示せず）に応答して、選択行のリードワード線ＲＷＬがＨレベルに活性化され、選択列のビット線ＢＬに選択メモリセルの記憶データに応じた電流および電圧が発生する。図４で説明したように、１セルデコードモードでは、選択列のビット線ＢＬを介した選択メモリセルへのアクセスと、電気抵抗ＲｍａｘおよびＲｍｉｎのダミーメモリセルＤＭＣへのアクセスとに基づいて、データ読出が実行される。これにより、次のクロックサイクルの時刻Ｔ３において、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｈレベル”）が出力可能となる。
【０１０６】
サイクル９３が開始される時刻Ｔ４においては、ライトコマンドが入力され、モード制御信号ＭＤＳがＨレベルであることから、組を構成する２個の選択メモリセルをアクセス対象とする２セルデコードモードが指示される。これに応じて、デコード制御信号ＳＣＤ０，ＳＣＤ１の各々は、Ｌレベルに設定され、図示しないが、デコード制御信号ＤＣＤはＨレベルに設定される。
【０１０７】
サイクル９３においては、ライトコマンドの入力に応答して、選択行のライトディジット線ＷＤＬにデータ書込電流が流される。また、図４に示したように、列選択部２７によって、２個の選択メモリセルにそれぞれ対応する２つの選択列において、ラッチ回路４４および４４♯へ、入力データＤＩＮおよびその反転データが伝達される。ラッチ回路４４および４４♯は、伝達された相補データを、書込データＷＤとしてそれぞれラッチする。
【０１０８】
２つの選択列にそれぞれ対応するビット線ＢＬおよびＢＬ♯には、対応するラッチ回路４４および４４♯にそれぞれラッチされた書込データＷＤに応じた方向を有するデータ書込電流が供給される。この結果、時刻Ｔ４に入力されたアドレスに対応する２個の選択メモリセルに対して、入力データＤＩＮに応じた相補データが並列に書込まれる。
【０１０９】
なお、ビット線ＢＬ，ＢＬ♯に供給されるデータ書込電流と、ライトディジット線ＷＤＬに供給されるデータ書込電流との間における、供給開始タイミングおよび立上がり時の傾きの設定は、サイクル９１で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１１０】
なお、図７には、１つのクロックサイクルにおいて、２個の選択メモリセルへのデータ書込を並列に実行する動作例を示しているが、これらのデータ書込を２つのクロックサイクルに分割して実行することもできる。この場合には、当該２つのクロックサイクルの各々において、選択行のライトディジット線ＷＤＬにデータ書込電流を供給するとともに、当該２つのクロックサイクルのそれぞれにおいて、ビット線ＢＬおよびＢＬ♯の一方ずつに対してデータ書込電流を供給すればよい。
【０１１１】
２個の選択メモリセルへのデータ書込を並列に実行する場合には、ビット線ＢＬを流れるデータ書込電流が局所的に集中するので電源電圧の瞬間的な降下等を招いて動作マージンを損なうおそれがあるが、これらのデータ書込を２つのクロックサイクルに分割して実行すれば、電流集中を回避して、このような動作マージンの低下を避けることができる。
【０１１２】
サイクル９４が開始される時刻Ｔ６においては、リードコマンドが入力され、かつ、モード制御信号ＭＤＳがＨレベルに設定されて、サイクル９３と同様に２セルデコードモードが指示される。これに応じて、デコード制御信号ＳＣＤ０，ＳＣＤ１の各々は、Ｌレベルに設定され、図示しないが、デコード制御信号ＤＣＤはＨレベルに設定される。
【０１１３】
サイクル９４では、時刻Ｔ６に入力されたアドレス（図示せず）に応答して、選択行のリードワード線ＲＷＬがＨレベルに活性化される。また、図１に示したように、列選択部２７によって、２つの選択列のビット線ＢＬおよびＢＬ♯は、読出データ線ＲＤＬ１，ＲＤＬ２をそれぞれ介して、データ読出回路６０と接続される。
【０１１４】
図５で説明したように、２セルデコードモードでは、選択列のビット線ＢＬおよびＢＬ♯を介した、互いに相補なデータを記憶する２個の選択メモリセルのそれぞれへのアクセスに基づいて、データ読出が実行される。これにより、次のクロックサイクルの時刻Ｔ７においては、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｌレベル”）が出力される。
【０１１５】
このように、実施の形態１に従う構成においては、モード制御信号ＭＤＳのレベルに応じて、データ読出およびデータ書込におけるメモリセルへのアクセスを、１セルデコードモードおよび２セルデコードモードで切換えることができる。すなわち、共通のアレイ構成において、電気信号のレベルに応じて、１ビットの記憶に要するメモリセルの個数を切換えることができる。
【０１１６】
また、アドレスとモード制御信号とを適切に対応付けることにより、同一メモリセルアレイ内において、１セルデコードモードでの動作領域と、２セルデコードモードでの動作領域とを設けることも可能である。この結果、本発明の実施の形態１に従う不揮発性記憶装置は、アレイ構成を変更することなく、データ容量が優先されるアプリケーションおよびデータ信頼性が優先されるアプリケーションの両方に柔軟に対応することができる。
【０１１７】
特に、これら動作領域の境界についても、アドレスおよびモード制御信号の設定によって、アレイ構成を変更することなくソフト的に設定を切換えることができる。これにより、本発明の実施の形態１に従う不揮発性記憶装置は、そのアプリケーションに応じて、データ容量が要求される場合には、１セルデコードモードでの動作領域を増やし、データ信頼性が要求される場合には、２セルデコードモードでの動作領域を増やすというような柔軟な動作をも実現することができる。
【０１１８】
さらに、ダミーメモリセルＤＭＣを正規のメモリセルＭＣと同様の特性（構成および形状）とすることによって、ダミーメモリセルを作製するための特別の設計や製造工程が不要となり、連続的に作成されたＭＴＪメモリセルの一部を用いて、ダミーメモリセルＤＭＣを構成できる。したがって、製造工程の複雑化によるチップ面積の増大およびメモリセルアレイの加工マージンの低下等といった問題を招くことなく、ダミーメモリセルを製造することができる。特に、メモリセルアレイ１０内での構造の連続性を確保できるので、また、メモリセルＭＣおよびダミーメモリセルＤＭＣの特性の安定化にも寄与できる。
【０１１９】
また、データ読出精度が相対的に劣る１セルデコードモードにおいても、ＨレベルおよびＬレベルをそれぞれ記憶するメモリセルＭＣとそれぞれ同様の特性を有するダミーメモリセル群を参照してデータ読出を実行できるので、データ読出精度を向上できる。
【０１２０】
［実施の形態１の変形例１］
実施の形態１の変形例１においては、データ読出回路内のセンスアンプのオフセットを抑制して、特に、１セルデコードモード時データ読出をさらに高精度化するための構成について説明する。
【０１２１】
図８は、本発明の実施の形態１の変形例１に従うＭＲＡＭデバイス２のアレイ構成を示す回路図である。
【０１２２】
図８を参照して、実施の形態１の変形例１に従うＭＲＡＭデバイス２は、図１に示した実施の形態１に従うＭＲＡＭデバイス１と比較して、データ読出回路６０に代えてデータ読出回路１００を備える点で異なる。
【０１２３】
データ読出回路１００は、センスアンプ６４，６６と、ラッチ回路６８と、スイッチ１０１，１０２と、電圧保持キャパシタ１０５とを有する。
【０１２４】
スイッチ１０１は、読出データ線ＲＤＬ２、参照データ線ＤＬｒ０およびＤＬｒ１のうちの１つを選択的にノードＮ１と接続する。ノードＮ２は読出データ線ＲＤＬ１と接続される。スイッチ１０２は、センスアンプ６６の出力ノードとノードＮ３との間を接続あるいは非接続とするために設けられる。電圧保持キャパシタ１０５はノードＮ３と接地電圧Ｖｓｓの間に接続されてノードＮ３の電圧レベルを保持する。
【０１２５】
センスアンプ６４は、ノードＮ１およびノードＮ２の電流差（または電圧差）を増幅して得られる出力電圧を出力する。センスアンプ６６は、ノードＮ３の電圧と、センスアンプ６４の出力電圧との電圧差を増幅する。ラッチ回路６８は、データ読出開始後の所定タイミングにおいて、センスアンプ６６の出力電圧をラッチして読出データを生成する。
【０１２６】
ＭＲＡＭデバイス２のその他の部分の構成は、図１に示したＭＲＡＭデバイス１と同様であるので、詳細な説明は繰り返さない。
【０１２７】
図９および図１０は、実施の形態１の変形例１に従うＭＲＡＭデバイスにおける、１セルデコードモードでのデータ読出動作を説明する回路図である。実施の形態１の変形例１に従うＭＲＡＭデバイスにおいては、１セルデコードモードでのデータ読出は、２段階の動作に分割して実行される。
【０１２８】
図９を参照して、１セルデコードモードでのデータ読出の前半において、まずスイッチ１０１はノードＮ１を参照データ線ＤＬｒ０およびＤＬｒ１の一方（ここではＤＬｒ１）と接続する。スイッチ１０２は、センスアンプ６６の出力ノードをノードＮ３と接続する。
【０１２９】
実施の形態１で説明したのと同様に、１セルデコードモードでのデータ読出において、参照データ線ＤＬｒ０およびＤＬｒ１には、ダミーメモリセルＤＭＣによって、電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ応じた電流および電圧が発生する。また、読出データ線ＲＤＬ１には、選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電流および電圧が生じている。
【０１３０】
図９に示した状態において、センスアンプ６４は、選択メモリセルおよびダミーメモリセルＤＭＣ（電気抵抗Ｒｍｉｎ）のそれぞれへのアクセス結果の比較に基づいた出力電圧を生成する。スイッチ１０２によって形成されるセンスアンプ６６の帰還ループによって、この状態での読出結果が、ノードＮ３の電圧として電圧保持キャパシタ１０５によって保持される。
【０１３１】
図１０を参照して、データ読出の開始から所定期間が経過したタイミングにおいて、スイッチ１０１および１０２の接続が切換えられる。すなわち、１セルデコードモードでのデータ読出の後半において、スイッチ１０１は、ノードＮ１を参照データ線ＤＬｒ０およびＤＬｒ１の他方（ここではＤＬｒ０）と接続し、スイッチ１０２はセンスアンプ６６の出力ノードとノードＮ３とを切離す。
【０１３２】
図１０に示した状態において、センスアンプ６４は、選択メモリセルおよびダミーメモリセル（電気抵抗Ｒｍａｘ）のそれぞれへのアクセス結果の比較に基づいた出力電圧を生成する。一方、ノードＮ３には、図９に示した状態での読出結果、すなわち、選択メモリセルおよびダミーメモリセル（電気抵抗Ｒｍｉｎ）のそれぞれへのアクセス結果の比較に基づいた電圧が、電圧保持キャパシタ１０５によって保持される。
【０１３３】
この結果、図１０の状態におけるセンスアンプ６６の出力電圧は、選択メモリセルの記憶データに応じて異なる極性を有することになるので、センスアンプ６４および６６の増幅動作の所要時間を考慮したタイミングでセンスアンプ６６の出力電圧をラッチすることで出力データＤＯＵＴを生成することができる。
【０１３４】
図１１は、実施の形態１の変形例１に従うＭＲＡＭデバイスにおける、２セルデコードモードでのデータ読出動作を説明する回路図である。
【０１３５】
図１１を参照して、２セルデコードモードのデータ読出において、スイッチ１０１はノードＮ１と読出データ線ＲＤＬ２を接続し、スイッチ１０２はセンスアンプ６６の出力ノードとノードＮ３とを接続する。
【０１３６】
既に説明したように、２セルデコードモードでのデータ読出では、読出データ線ＲＤＬ１およびＲＤＬ２には、相補のデータを記憶する２個の選択メモリセルがそれぞれ接続される。したがって、図１１の状態でセンスアンプ６４は、２個の選択メモリセルへのアクセスに基づいて、読出すべき記憶データのレベルに応じた電圧を生成することができる。
【０１３７】
センスアンプ６４の出力電圧は、スイッチ１０２によって形成された帰還ループによってさらに増幅される。すなわち、２セルデコードデコードのデータ読出は、１セルデコードモードでのデータ読出のように２段階に分割して実行する必要がない。すなわち、図１１の状態で、センスアンプ６４および６６の増幅動作の所要時間を考慮した所定タイミングにおいてセンスアンプ６６の出力電圧をラッチすることによって、選択メモリセルからの読出データを生成することができる。
【０１３８】
この結果、実施の形態１に従うデータ読出回路６０においては、選択メモリセルと２種類の電気抵抗のダミーメモリセルのそれぞれとの間でのアクセス結果の比較を、別々のセンスアンプ６４および６５で行なっているのに対して、実施の形態１の変形例１に従うデータ読出回路１００においては、選択メモリセルと２種類の電気抵抗のダミーメモリセルのそれぞれとの間でのアクセス比較を、共通のセンスアンプ６４に実行している。したがって、センスアンプの素子間ばらつきによって生じるオフセットを抑制して、データ読出精度を向上することができる。
【０１３９】
図１２は、実施の形態１の変形例１に従うＭＲＡＭデバイスの動作を説明する動作波形図である。
【０１４０】
図１２を参照して、図７と同様に、所定周期を有するクロック信号ＣＬＫの活性化エッジが時刻Ｔ０〜Ｔ７でそれぞれ示され、１回のデータ読出またはデータ書込を実行するための２クロックサイクルずつが、サイクル１１１〜１１４でそれぞれ示される。
【０１４１】
図１２を参照して、サイクル１１１が開始される時刻Ｔ０においては、図７と同様に、１セルデコードモードでのデータ書込が指示される。したがって、図７に示したサイクル９１と同様に、時刻Ｔ０に入力されたアドレスに応じて、選択行のライトディジット線ＷＤＬおよび選択列のビット線ＢＬのそれぞれにデータ書込電流が流される。これにより、サイクル１１１では、１個の選択メモリセルに対して、時刻Ｔ０に入力されラッチ回路４４にラッチされた入力データＤＩＮ（書込データＷＤ）が書込まれる。
【０１４２】
サイクル１１２が開始される時刻Ｔ２においては、図７と同様に、１セルデコードモードでのデータ読出が指示される。サイクル１１２の前半のクロックサイクル（時刻Ｔ２〜Ｔ３）において、図９に示した動作状態が実現されて、選択行のリードワード線ＲＷＬの活性化に応答して、選択メモリセルへのアクセスが実行されて、選択列のビット線ＢＬに選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電流および電圧が発生する。さらに、２種類の電気抵抗の一方（たとえばＲｍｉｎ）のダミーメモリセルへのアクセスが並列に実行されて、データ読出回路１００において、これらのアクセスの比較結果を示す電圧がノードＮ３に保持される。
【０１４３】
後半のクロックサイクル（時刻Ｔ３〜Ｔ４）においては、図１０に示した動作状態が実現されて、前半のクロックサイクル同様に選択メモリセルへのアクセスとともに、２種類の電気抵抗の他方（たとえばＲｍａｘ）のダミーメモリセルへのアクセスが並列に実行される。データ読出回路１００において、ノードＮ３に保持された、前半のクロックサイクルにおけるアクセス比較結果に基づく電圧と、後半のクロックサイクルで得られたアクセス比較結果に基づく電圧とが比較される。これにより、サイクル１１２では、１個の選択メモリセルの記憶データを読出することができる。この結果、次のクロックサイクルの時刻Ｔ４において、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｈレベル”）が出力可能となる。
【０１４４】
サイクル１１３が開始される時刻Ｔ４においては、図７と同様に、２セルデコードモードでのデータ書込が指示される。サイクル１１３における動作は、図７に示したサイクル９３と同様であるので詳細な説明は繰返さない。
【０１４５】
さらに次のサイクル１１４が開始される時刻Ｔ４においては、図７と同様に、２セルデコードモードでのデータ読出が指示される。図１１で説明したように、データ読出を１セルデコードモード時のように２段階に分割して実行する必要はない。したがって、サイクル１１４では、最初のクロックサイクル（時刻Ｔ６〜Ｔ７）において、相補データをそれぞれが記憶する２個の選択メモリセルへのアクセスに基づいて、すなわち、２個の選択メモリセルとそれぞれ接続された選択ビット線ＢＬおよびＢＬ♯の電流差（または電圧差）に基づいて、データ読出を実行できる。これにより、次のクロックサイクルの時刻Ｔ７において、出力データＤＯＵＴ（たとえば“Ｌレベル”）が出力可能となる。
【０１４６】
［実施の形態１の変形例２］
実施の形態１の変形例２においても、１セルデコードモード時のデータ読出精度を向上するための構成が示される。
【０１４７】
図１３は、実施の形態１の変形例２に従うＭＲＡＭデバイス２♯の構成を示す回路図である。
【０１４８】
図１３を参照して、実施の形態１の変形例２に従うＭＲＡＭデバイス２♯は、図１に示した実施の形態１に従うＭＲＡＭデバイス１と比較して、短絡スイッチ１４０をさらに備える点で異なる。短絡スイッチ１４０は、ダミービット線ＤＢＬ０およびＤＢＬ１の間に並列に接続された、ＰチャネルＭＯＳトランジスタ１４１およびＮチャネルＭＯＳトランジスタ１４２を有する。
【０１４９】
トランジスタ１４２のゲートにはダミー選択信号ＤＳＬ０（またはＤＳＬ１）が入力され、トランジスタ１４１のゲートには、インバータ１４３によって反転されたダミー選択信号ＤＳＬ０（またはＤＳＬ１）が入力される。したがって、ダミー選択ゲートＤＳＧ０およびＤＳＧ１のターンオン時において、短絡スイッチ１４０は導通して、ダミービット線ＤＢＬ０およびＤＢＬ１の間を短絡する。
【０１５０】
これにより、ダミービット線ＤＢＬ０およびＤＢＬ１の電圧および通過電流は平均化される。この結果、ダミービット線ＤＢＬ０およびＤＢＬ１には、電気抵抗ＲｍｉｎおよびＲｍａｘの中間レベル、すなわち（Ｒｍａｘ＋Ｒｍｉｎ）／２の電気抵抗が接続された状態での電流および電圧が発生する。したがって、参照データ線ＤＬｒ０およびＤＬｒ１の各々にも、当該中間レベルの電気抵抗に対応した電流および電圧が発生する。
【０１５１】
その他の部分の構成および動作は、実施の形態１に従うＭＲＡＭデバイス１と同様であるので詳細な説明は繰返さない。
【０１５２】
このような構成とすることにより、データ読出回路６０において、１セルデコードモードでのデータ読出時には、センスアンプ６４および６５は、選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電圧・電流が生じた読出データ線ＲＤＬ１と、各々に中間レベルの電気抵抗に応じた電流・電圧が生じた参照データ線ＤＬｒ０およびＤＬｒ１とを比較することになる。この結果、センスアンプ６４および６５の出力には、選択メモリセルの記憶データに応じた異なる極性の振幅が生じる。したがって、センスアンプ６４および６５の間に素子間ばらつきが存在して一方のセンスアンプで十分な振幅が得られない場合にも、他方のセンスアンプで十分に振幅が得られれば正常にデータが読出せるので、データ読出の高精度化を図ることができる。
【０１５３】
２セルデコードモードでのデータ読出動作、ならびに１セルデコードモードおよび２セルデコードモードでのデータ書込動作については、実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。
【０１５４】
［実施の形態２］
実施の形態１およびその変形例１，２においては、ダミーメモリセルがダミーセル列を形成するように配置されるアレイ構成を示したが、実施の形態２においては、ダミーメモリセルがダミーセル行を形成するように配置される場合の構成について説明する。
【０１５５】
図１４は、本発明の実施の形態２に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス３の全体構成を説明する概略ブロック図である。
【０１５６】
図１４を参照して、実施の形態２に従うＭＲＡＭデバイス３は、複数のメモリセルブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを備える。
【０１５７】
メモリセルブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの各々は同様の構成を有し、行列状に配置された複数のＭＴＪメモリセルを有する。ＭＴＪメモリセルのうち少なくとも１行分はダミーメモリセルＤＭＣとして使用される。ダミーメモリセルＤＭＣは、ダミーセル行１４を形成するように配置される。ダミーメモリセルＤＭＣは、電気抵抗Ｒｍｉｎに対応するデータを予め書込まれ、当該データを固定的に記憶する。
【０１５８】
残りのＭＴＪメモリセルは、正規のメモリセルＭＣとして使用される。但し、端部のメモリセル列１５および１６は、スペア列として用いられ、また少なくとも１つのメモリセル行はスペア行１７として用いられる。スペア列１５および１６の各々は、正規のメモリセルＭＣおよびダミーメモリセルＤＭＣの両方を有しているため、両者を置換可能である。スペア行１７は、正規のメモリセルＭＣのみで形成されるが、実施の形態１と同様にメモリセルＭＣおよびダミーメモリセルＤＭＣは同一の構成を有し、固定的に所定データ（電気抵抗Ｒｍｉｎ）を保持するか否かのみが異なるので、スペア行１７によってメモリセルＭＣの行およびダミーセル行１４のいずれをも置換することができる。
【０１５９】
メモリセルＭＣの行にそれぞれ対応してリードワード線ＲＷＬおよびライトディジット線ＷＤＬが配置され、ダミーセル行１４に対応してダミーリードワード線ＤＲＷＬおよびダミーライトディジット線ＤＷＤＬが設けられる。同様に、スペア行１７に対してはスペアリードワード線ＳＲＷＬおよびスペアライトディジット線ＳＷＤＬが設けられる。
【０１６０】
行デコーダ２０は、ロウアドレスＲＡに応じて、リードワード線ＲＷＬおよびライトディジット線ＷＤＬを選択的に活性化するためのロウデコード信号（図示せず）を発生する。
【０１６１】
ダミーデコーダ２０ｄは、ブロック選択信号ＢＳに応じて、データ読出時にダミーリードワード線ＤＲＷＬの活性化を制御する。
【０１６２】
スペアデコーダ２０ｓは、スペアイネーブル信号ＳＥに応答して、データ読出およびデータ書込時において、スペアリードワード線ＳＲＷＬおよびスペアライトディジット線ＳＷＤＬの活性化をそれぞれ制御する。
【０１６３】
メモリセルＭＣの列にそれぞれ対応してビット線ＢＬが設けられ、スペア列１５および１６に対応してスペアビット線ＳＢＬ１およびＳＢＬ２がそれぞれ設けられる。ビット線ＢＬ、スペアビット線ＳＢＬ１，ＳＢＬ２の各々は、メモリセルＭＣとダミーメモリセルＤＭＣとで共有される。さらに、メモリセルブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄにそれぞれ対応して、読出データ線ＲＤＬＡ，ＲＤＬＢ，ＲＤＬＣ，ＲＤＬＤがそれぞれ設けられる。
【０１６４】
メモリセルブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの各々において、読出データ線ＲＤＬＡ，ＲＤＬＢ，ＲＤＬＣ，ＲＤＬＤの対応する１本と、各ビット線との間の接続を制御するための読出選択ゲートＲＳＧが配置される。読出データ線ＲＤＬＡ，ＲＤＬＢ，ＲＤＬＣ，ＲＤＬＤとスペアビット線ＳＢＬ１，ＳＢＬ２との間には、スペア選択ゲートＳＳＧ１，ＳＳＧ２が設けられる。
【０１６５】
詳細は後ほど説明するが、複数のメモリセルブロックのうちの２個ずつは、対を成している。たとえば、メモリセルブロック１０Ａおよび１０Ｂが対を成している。メモリセルブロック１０Ｃおよび１０Ｄもメモリセルブロック１０Ａおよび１０Ｂと同様に対を成している。
【０１６６】
２セルデコードモードでは、対をなす２個のメモリセルブロックのそれぞれに含まれる、同一アドレスに対応する１個ずつのメモリセルによって、１ビットのデータが記憶される。データ書込では、選択メモリセルブロックおよび選択メモリセルブロックと対をなすメモリセルブロックとに含まれる、当該１個ずつのメモリセルがアクセス対象となって相補のデータが書込まれ、データ読出でも、当該１個ずつのメモリセルのそれぞれがアクセス対象となる。
【０１６７】
一方、１セルデコードモード時においては、各メモリセルブロックにおいて各メモリセルによって、１ビットのデータが記憶される。すなわち、データ書込では、選択メモリセルブロック中の１個の選択メモリセルがアクセス対象となってデータを書込まれ、データ読出には、当該１個の選択メモリセルと、選択メモリセルブロックと対をなす非選択メモリセルブロック中のダミーメモリセルＤＭＣとがアクセス対象となる。
【０１６８】
列デコーダ２５およびデータ読出回路１５０は、対をなすメモリセルブロック、たとえばメモリセルブロック１０Ａおよび１０Ｂの間で共有される。
【０１６９】
リードワード線ＲＷＬおよびライトディジット線ＷＤＬに代表される行選択を実行するための信号線群は、複数のメモリセルブロック間で共有されるように延在して配置される。すなわち、メモリセルブロック１０Ａおよび１０Ｃは、共通のリードワード線ＲＷＬ、ライトディジット線ＷＤＬ、ダミーリードワード線ＤＲＷＬ、ダミーリードワード線ＤＲＷＬ、スペアリードワード線ＳＲＷＬおよびスペアライトディジット線ＳＷＤＬによって、データ読出時およびデータ書込時の行選択が実行される。同様に、メモリセルブロック１０Ｂおよび１０Ｄについても、共通の信号線群によって、データ読出時およびデータ書込時の行選択が実行される。
【０１７０】
データ読出時には、１セルデコードモードでは、選択メモリセルブロックの選択行に対応するリードワード線ＲＷＬがＨレベルへ活性化され、選択メモリセルブロックと対を成す非選択メモリセルブロックのダミーリードワード線ＤＲＷＬが活性化される。また、２セルデコードモードでは、対をなす２個のメモリセルブロックのそれぞれにおいて、選択行に対応するリードワード線ＲＷＬがＨレベルへ活性化される。
【０１７１】
データ読出時には、１セルデコードモードでは、選択メモリセルブロックの選択行に対応するライトディジット線ＷＤＬがＨレベルへ活性化され、２セルデコードモードでは、対をなす２個のメモリセルブロックのそれぞれにおいて、選択行に対応するライトディジット線ＷＤＬがＨレベルへ活性化される。
【０１７２】
選択行が不良メモリセルを含む場合には、データ読出およびデータ書込のそれぞれにおいて、リードワード線ＲＷＬおよびライトディジット線ＷＤＬにそれぞれ代えて、スペアリードワード線ＳＲＷＬおよびスペアライトディジット線ＳＷＤＬが活性化される。
【０１７３】
図１５は、図１４に示したＭＲＡＭデバイスにおけるデータ読出およびデータ書込構成を説明する回路図である。図１５においては、メモリセルブロック１０Ａおよびこれに対応する構成が代表的に示される。
【０１７４】
メモリセルブロック１０Ａは、図１４で説明したように、複数のＭＴＪメモリセルで構成され、正規のメモリセルＭＣに加えて、ダミーセル行１４を形成するダミーメモリセルＤＭＣ、スペア列１５，１６およびスペア行１７を有する。
【０１７５】
行選択部２２の構成は、図１に示した行選択部２２と同様であり、ダミーデコーダ２０ｄとダミーリードワード線ＤＲＷＬおよびダミーライトディジット線ＤＷＤＬの間にはドライバトランジスタ２３ｄおよび２４ｄがそれぞれ接続される。一方、スペア行１７に対しては、スペアデコーダ２０ｓとスペアリードワード線ＳＲＷＬおよびスペアライトディジット線ＳＷＤＬの間にドライバトランジスタ２３ｄおよび２４ｄがそれぞれ接続される。ドライバトランジスタ２３，２３ｄ，２３ｓの各ゲートには制御信号ＲＥが入力され、ドライバトランジスタ２４，２４ｄ，２４ｓのゲートには制御信号ＷＥが入力される。
【０１７６】
次に、データ書込に関する構成を説明する。
ビット線ＢＬ、スペアビット線ＳＢＬ１およびＳＢＬ２の各々に対応して、図１と同様のビット線ドライバ３０，３５が配置される。ビット線ドライバ３０および３５の動作は、実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。なお、図示を省略しているが、図１と同様に、各メモリセル列ごとに設定される書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を生成するデータ書込回路が設けられている。
【０１７７】
１セルデコードモードでのデータ書込では、選択行のライトディジット線ＷＤＬおよび選択列のビット線ＢＬ（またはスペアビット線ＳＢＬ１，ＳＢＬ２）にそれぞれデータ書込電流が流されて、１個の選択メモリセルに対してデータ書込が実行される。
【０１７８】
これに対して、２セルデコードモードでのデータ書込では、メモリセルブロック１０Ａにおいて、１セルデコードモード時と同様に、１個の選択メモリセルに対して入力データが書込まれるのと並行して、対をなすメモリセルブロック１０Ｂにおいても、同一アドレスによって特定される１個の選択メモリセルに対して、入力データの反転データが書込まれる。
【０１７９】
次に、データ読出に関する構成を説明する。
読出データ線ＲＤＬＡおよびＲＤＬＢにそれぞれ対応して、電流供給トランジスタ５０Ａおよび５０Ｂが設けられる。電流供給トランジスタ５０Ａおよび５０Ｂの動作および機能は、図１に示した電流供給トランジスタ５０〜５３の各々と同様であるので詳細な説明は繰返さない。
【０１８０】
各メモリセル列に対応して設けられた読出選択ゲートＲＳＧは、対応する列選択部ＣＳＧの出力信号に応答してオン・オフする。各列選択部ＣＳＧの出力は、対をなすメモリセルブロックごとに独立に生成されたコラムデコード信号ＣＤＳＡ，ＣＤＳＢに応じて設定される。１セルデコードモードでは、選択メモリセルブロックにおいて選択列に対応する読出選択ゲートがオンして、選択列のビット線ＢＬが読出データ線ＲＤＬＡ（またはＲＤＬＢ）と接続される。
【０１８１】
これに対して、２セルデコードモードでは、対をなすメモリセルブロック１０Ａおよび１０Ｂの各々で、選択列に対応する読出選択ゲートＲＳＧがオンする。これにより、読出データ線ＲＤＬＡおよびＲＤＬＢは、メモリセルブロック１０Ａおよび１０Ｂのそれぞれで選択されたビット線ＢＬと接続される。
【０１８２】
もし、不良メモリセルを含むメモリセル列が選択された場合には、読出選択ゲートＲＳＧに代えて、スペア選択ゲートＳＳＧ１またはＳＳＧ２がターンオンされる。この結果、１セルデコードモードでは、選択メモリセルブロックにおいて、不良メモリセル列のビット線ＢＬに代えてスペアビット線ＳＢＬ１またはＳＢＬ２が読出データ線ＲＤＬＡ（またはＲＤＬＢ）と接続される。一方、２セルデコードモードでは、選択メモリセルブロックおよびこれと対をなすメモリセルブロックにおいて、不良メモリセル列のビット線ＢＬに代えてスペアビット線ＳＢＬ１またはＳＢＬ２が読出データ線ＲＤＬＡおよびＲＤＬＢと接続される。
【０１８３】
一部図示を省略しているが、同様の構成はメモリセルブロック１０Ａおよび１０Ｂの各々に対応して設けられている。
【０１８４】
対をなすメモリセルブロック１０Ａおよび１０Ｂの間で共有されるデータ読出回路１５０は、センスアンプ６４〜６６と、ラッチ回路６８と、スイッチ１５１，１５２と、基準抵抗付加回路１５５とを含む。
【０１８５】
スイッチ１５１は、読出データ線ＲＤＬＡおよびＲＤＬＢの一方を、選択的にノードＮ１およびノードＮ３の各々と接続する。スイッチ１５２は、読出データ線ＲＤＬＡおよびＲＤＬＢの一方を選択的にノードＮ４と接続する。基準抵抗付加回路１５５は、ノードＮ２およびＮ４の間に設けられる。
【０１８６】
図１６は、基準抵抗付加回路１５５の構成を示す回路図である。
図１６を参照して、基準抵抗付加回路１５５は、スイッチ１５６，１５７と、基準抵抗１５８と、バイパス経路１５９とを有する。スイッチ１５６および１５７はモード制御信号ＭＤＳに応答して、ノードＮ２およびＮ４の間の接続関係を切換える。
【０１８７】
具体的には、１セルデコードモードでは、スイッチ１５６および１５８は、ノードＮ２およびＮ４を基準抵抗１５８を介して接続する。基準抵抗１５８は、ΔＲよりも小さい電気抵抗、好ましくは電気抵抗ΔＲ／２を有する（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）。この結果、ダミーメモリセルＤＭＣおよび基準抵抗１５８の電気抵抗の和は（Ｒｍｉｎ＋ΔＲ／２）となって、選択メモリセルの２種類の電気抵抗ＲｍｉｎおよびＲｍａｘの中間レベルとなる。
【０１８８】
これに対して、２セルデコードモードでは、スイッチ１５６および１５８は、ノードＮ２およびＮ４をバイパス経路１５９を介して接続する。バイパス経路１５９の電気抵抗は理想的にはゼロである。
【０１８９】
センスアンプ６４〜６６およびラッチ回路６８の動作は、図１に示したデータ読出回路６０と同様であるので詳細な説明は繰返さない。
【０１９０】
次に、図１７を用いて、１セルデコードモードでのデータ読出について説明する。
【０１９１】
既に説明したように、１セルデコードモードでは、対をなすメモリセルブロック１０Ａおよび１０Ｂの一方が選択メモリセルブロックとして、データ読出対象のメモリセルを含むことになる。スイッチ１５１は、読出データ線ＲＤＬＡおよびＲＤＬＢの選択メモリセルブロックに対応する一方を、ノードＮ１およびＮ３の各々と接続する。スイッチ１５２は、読出データ線ＲＤＬＡおよびＲＤＬＢの非選択ブロックに対応する他方をノードＮ４と接続する。たとえばメモリセルブロック１０Ａが選択された場合には、スイッチ１５１は読出データ線ＲＤＬＡをノードＮ１およびＮ３の各々と接続し、スイッチ１５２は読出データ線ＲＤＬＢをノードＮ４と接続する。
【０１９２】
その結果、ノードＮ１およびＮ３の各々は選択メモリセルと結合され、ノードＮ２は、基準抵抗付加回路１５５中の基準抵抗１５８を介して非選択メモリセルブロック中のダミーメモリセルＤＭＣと接続される。
【０１９３】
したがって、センスアンプ６４および６５は、電気抵抗ＲｍａｘまたはＲｍｉｎを有する選択メモリセルへのアクセスと、ダミーメモリセルへのアクセスとの比較結果をそれぞれ逆の極性で増幅して出力することになる。既に説明したようにダミーメモリセルへのアクセス経路の電気抵抗は、ＲｍａｘおよびＲｍｉｎの中間レベルに設定されている。この結果、選択メモリセルブロック中の選択メモリセルと、非選択メモリセルブロック中のダミーメモリセルへのアクセスに基づいて、１セルデコードモードでのデータ読出を実行することができる。
【０１９４】
次に、２セルデコードモードでのデータ読出を説明する。
２セルデコードモードでは、メモリセルブロック１０Ａおよび１０Ｂの各々において、入力アドレスに対応するリードワード線ＲＷＬ（またはスペアリードワード線ＳＲＷＬ）が活性化されるので、読出データ線ＲＤＬＡおよびＲＤＬＢのそれぞれには、互いに相補データを記憶した２個の選択メモリセルが接続される。
【０１９５】
スイッチ１５１は、読出データ線ＲＤＬＡをノードＮ１およびＮ３の各々に接続し、スイッチ１５２は読出データ線ＲＤＬＢをノードＮ４に接続する。したがって、ノードＮ１およびＮ３にはメモリセルブロック１０Ａ中の選択メモリセルが電気的に結合され、ノードＮ２にはメモリセルブロック１０Ｂ中の選択メモリセルが電気的に結合される。
【０１９６】
２セルデコードモードにおいて、基準抵抗付加回路１５５は、ノードＮ２およびＮ４をバイパス経路１５９を介して接続するので、ノードＮ２およびＮ４の間に新たな電気抵抗は付加されない。したがって、センスアンプ６４および６５は、相補データをそれぞれ記憶する２個の選択メモリセルの電気抵抗差をそれぞれ逆の特性で増幅した電気信号を出力することができる。この結果、データ読出回路１５０は、対をなすメモリセルブロックにそれぞれ属する２個の選択メモリセルへのアクセスに基づいてデータ読出を実行することができる。
【０１９７】
このように、実施の形態２に従うＭＲＡＭデバイスにおいても、電気信号であるモード制御信号ＭＤＳのレベルに応じて、データ読出およびデータ書込におけるメモリセルへのアクセスを、１セルデコードモードおよび２セルデコードモードで切換えることができる。すなわち、共通のアレイ構成において、電気信号のレベルに応じて、１ビットの記憶に要するメモリセルの個数を切換ることができる。また、アドレスとモード制御信号とを適切に対応付けることにより、同一メモリセルアレイ内において、１セルデコードモードでの動作領域と、２セルデコードモードでの動作領域とを設けることも可能である。
【０１９８】
この結果、実施の形態１に従う不揮発性記憶装置と同様に、アレイ構成を変更することなく、データ容量が優先されるアプリケーションおよびデータ信頼性が優先されるアプリケーションの両方に柔軟に対応することができるとともに、１セルデコードモードおよび２セルデコードモードのそれぞれでの動作領域をアプリケーションに応じて柔軟に調整できる。
【０１９９】
さらに、実施の形態１に従う不揮発性記憶装置と同様に、ダミーメモリセルＤＭＣを正規のメモリセルＭＣと同様の構成および形状とすることによって、製造工程の簡略化およびメモリセルＭＣおよびダミーメモリセルＤＭＣの特性の安定化にも寄与できる。
【０２００】
さらに、実施の形態２に従う構成においては、１セルデコードモードにおいて、それぞれが異なるメモリセルブロックに属する、選択メモリセルおよびダミーメモリセルをアクセス対象としているので、ダミーセル行１４を配置した各メモリセルブロックにおいて、入力アドレスに応じたビット線ＢＬ（およびスペアビット線ＳＢＬ１，ＳＢＬ２）へのメモリセルＭＣおよびダミーメモリセルＤＭＣの接続制御の複雑化を招くことなく、リードワード線ＲＷＬおよびビット線ＢＬの交点の各々に正規のメモリセルＭＣを配置して、各メモリアレイの集積度を向上することができる。
【０２０１】
［実施の形態２の変形例］
実施の形態２の変形例においては、実施の形態２に従うＭＲＡＭデバイスのアレンジとして、２セルデコードモードにおいて、同一メモリセルブロック内の２つのメモリセルへアクセスする構成について説明する。
【０２０２】
図１８は、実施の形態２の変形例に従うＭＲＡＭデバイス３♯の構成を示す回路図である。
【０２０３】
図１８を参照して、ＭＲＡＭデバイス３♯は、図１５に示した実施の形態２に従うＭＲＡＭデバイス３と比較して、各メモリセルブロックに対応して、２本の読出データ線が配置される点と、各メモリセルブロックにおける列選択部が図１に示した列選択部２７によって実行される点とが異なる。
【０２０４】
たとえば、メモリセルブロック１０Ａに対応して読出データ線ＲＤＬ１ＡおよびＲＤＬ２Ａが配置され、メモリセルブロック１０Ｂに対応して読出データ線ＲＤＬ１ＢおよびＲＤＬ２Ｂが設けられる。読出データ線ＲＤＬ１ＡおよびＲＤＬ２Ａにそれぞれ対応して電流供給トランジスタ５０Ａおよび５１Ａが設けられ、読出データ線ＲＤＬ１ＢおよびＲＤＬ２Ｂに対応して電流供給トランジスタ５０Ｂおよび５１Ｂがそれぞれ設けられる。電流供給トランジスタ５０Ａ，５１Ａ，５０Ｂ，５１Ｂの各々は、図１に示される電流供給トランジスタ５０〜５３の各々と同様の構成および機能を有している。
【０２０５】
各メモリセルブロックにおいて、２本の読出データ線（たとえば、ＲＤＬ１Ａ，ＲＤＬ２Ａ）と各メモリセル列のビット線ＢＬとの間の接続は、図１に示したＭＲＡＭデバイス１と同様に構成される。すなわち、図１に示した列選択部２７が対をなす２つのメモリセルブロック間、たとえばメモリセルブロック１０Ａおよび１０Ｂの間で共有されるように配置される。
【０２０６】
各メモリセル列において、デコード選択部ＭＳＤａ，ＭＳＣｂ（ＭＳＧａ♯，ＭＳＧｂ♯）の出力は、対をなすメモリセルブロックにそれぞれ対応する読出選択ゲートＲＳＧａ，ＲＳＣｂ（ＲＳＧａ♯，ＲＳＧｂ♯）の各々に伝達される。
【０２０７】
スペアビット線ＳＢＬ１と２本の読出データ線との間には、スペア選択ゲートＳＳＧ１およびＳＳＧ１♯が並列に配置され、スペアビット線ＳＢＬ２と２本の読出データ線との間には、スペア選択ゲートＳＳＧ２およびＳＳＧ２♯が並列に配置される。
【０２０８】
ＭＲＡＭデバイス３♯においては、不良コラムの置換は対をなす２つのメモリセル列単位で実行される。したがって、不良メモリセルを含むメモリセル列の対が選択された場合には、デコードモードに応じて、スペア選択ゲートＳＳＧ１，ＳＳＧ１♯，ＳＳＧ２，ＳＳＧ２♯のオン・オフが、選択列の読出選択ゲートＲＳＧａ，ＲＳＣｂ，ＲＳＧａ♯，ＲＳＧｂ♯と同様に制御される。
【０２０９】
次に、ＭＲＡＭデバイス３♯でのデータ読出について説明する。
１セルデコードモードでのデータ読出は、実施の形態２に従うＭＲＡＭデバイス３と同様に、選択メモリセルブロック中の選択メモリセルおよび非選択メモリセルブロック中のダミーメモリセルＤＭＣのそれぞれへのアクセスに基づいて実行される。
【０２１０】
たとえば、メモリセルブロック１０Ａが選択ブロックであり、対をなすメモリセルブロック１０Ｂが非選択メモリセルブロックである場合には、データ読出回路１５０において、図１５における１セルデコードモード時の動作と同様に、スイッチ１５１は、読出データ線ＲＤＬ１ＡをノードＮ１およびＮ３の各々と接続し、スイッチ１５２は、非選択メモリセルブロックのダミーメモリセルＤＭＣと接続された読出データ線ＲＤＬ２ＢをノードＮ４と接続する。これにより、実施の形態３に従うＭＲＡＭデバイスと同様に、１セルデコードモードでのデータ読出を実行することができる。
【０２１１】
次に、図１９を用いて、２セルデコードモードでのデータ読出動作を説明する。
【０２１２】
図１９を参照して、メモリセルブロック１０Ａが選択メモリセルブロックである場合は、実施の形態１に従うＭＲＡＭデバイス１と同様に、選択メモリセルを含むメモリセル列の対に対応する読出選択ゲートＲＳＧｂおよびＲＳＧｂ♯がオンする。これにより、選択メモリセルブロックの読出データ線ＲＤＬ１ＡおよびＲＤＬ２Ａは、それぞれが相補のデータを記憶する２個の選択メモリセルとそれぞれ電気的に結合される。データ読出回路１５０は、選択メモリセルブロックの一方の読出データ線ＲＤＬ１ＡをノードＮ１およびＮ３の各々と接続し、スイッチ１５２は、選択メモリセルブロックの他方の読出データ線ＲＤＬ２ＡをノードＮ１と接続する。実施の形態２に従う構成と同様に、２セルデコードモードでは基準抵抗付加回路１５５は非活性化されて、ノードＮ２およびＮ４の間に電気抵抗は付加されない。
【０２１３】
したがって、データ読出回路１５０は、実施の形態３で説明したのと同様の動作によって、同一のメモリセルブロックに属する組をなす２個の選択メモリセルに対するアクセスに基づいて、データ読出を実行することができる。
【０２１４】
なお、データ書込時における動作は、実施の形態１に従うＭＲＡＭデバイス１と同様に実行されるので詳細な説明は繰返さない。
【０２１５】
以上説明したように、実施の形態２の変形例に従う構成においては、２セルデコードモードで並列にアクセス対象となる２個の選択メモリセルが同一メモリセルブロックに属する構成において、実施の形態２に従うＭＲＡＭデバイスと同様の効果を得ることができる。
【０２１６】
［実施の形態３］
実施の形態３においては、異なるタイプの不揮発性メモリセルとして着目されつつあるＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｉｅｓ）セルを、ＭＴＪメモリセルに代えて適用した構成について説明する。
【０２１７】
ＯＵＭの概要については、たとえば「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス２００２年３月号，ＰＰ６５−７８に開示されている。当該ＯＵＭセルは、薄膜のカルコゲナイド層および発熱素子によって構成される。当該カルコゲナイドは、データ書込電流が通過する発熱素子からの加熱パターンに応じて、アモルファス化または結晶化される。カルコゲナイド層の電気抵抗は、アモルファス状態および結晶状態でそれぞれ異なるので、アモルファス化および結晶化するための２通りの加熱パターンにそれぞれ対応する、データ書込電流の２通りの供給パターンを書込データのレベルに応じて設定することによって、ＯＵＭセルでの不揮発的なデータ記憶が実行される。このようなＯＵＭセルも、本願発明に従う不揮発性記憶装置の適用範囲に含まれる。
【０２１８】
図２０は、本発明の実施の形態３に従う不揮発性記憶装置の代表例として示されるＯＵＭデバイス４の全体構成を説明する回路図である。
【０２１９】
図２０を参照して、実施の形態３に従うＯＵＭデバイス４は、図１に示した実施の形態１に従うＭＲＡＭデバイス１の構成において、ＭＴＪメモリセルが配置されたメモリセルアレイ１０に代えて、ＯＵＭセルが配置されたメモリセルアレイ１０♯を備える点で異なる。
【０２２０】
メモリセルアレイ１０♯においては、行列状に配置された複数のＯＵＭセルを用いて、正規のメモリセル２００とダミーメモリセル２００ｄが設けられる。ダミーメモリセル２００ｄは、ダミーセル列１１♯および１２♯を形成するように配置され、メモリセル２００とメモリセル行を共有する。
【０２２１】
メモリセル行にそれぞれ対応してワード線ＷＬおよびコレクタ線ＣＬが配置され、メモリセル列にそれぞれ対応してビット線ＢＬが配置される。ダミーセル列１１♯および１２♯にそれぞれ対応して、ビット線ＢＬに代えて、ダミービット線ＤＢＬ０およびＤＢＬ１がそれぞれ設けられる。コレクタ線ＣＬは、接地電圧Ｖｓｓと接続される。
【０２２２】
メモリセル２００およびダミーメモリセル２００ｄの各々は、対応するビット線（またはダミービット線ＤＢＬ０，ＤＢＬ１）およびコレクタ線ＣＬの間に直列に接続されたカルコゲナイド層２１０およびスイッチングトランジスタ２２０を有する。
【０２２３】
ここで、ＯＵＭセルの構成およびデータ記憶原理について説明する。
図２１は、ＯＵＭセルによって構成されたメモリセルアレイの一部を示す平面図である。
【０２２４】
図２１を参照して、行列状に配列されたワード線ＷＬおよびビット線ＢＬの交点に対応して、カルコゲナイド層２１０を有するメモリセル２００が配置される。
【０２２５】
図２２は、図２１におけるＰ−Ｑ断面図である。
図２２を参照して、スイッチングトランジスタ２２０は、ｐ型領域２２１上に形成されたｎ型領域２２２と、ｎ型領域２２２内に形成されたｐ型領域２２３とを有する。スイッチングトランジスタ２２０は、ｐ型領域２２１、ｎ型領域２２２およびｐ型領域２２３によるｐｎｐ型の縦型寄生バイポーラトランジスタで形成される。
【０２２６】
ｎ型領域２２２は、図２０および２１に示したワード線ＷＬに相当する。また、カルコゲナイド層２１０およびスイッチングトランジスタ２２０の間には、通過電流によって発熱する加熱素子２３０が設けられる。データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、異なる電気抵抗を有する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０２２７】
すなわち、ＯＵＭセルは、ＭＴＪメモリセルと同様に、記憶データに応じて電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有することとなる。なお、ＭＴＪメモリセルおよびＯＵＭセルのデータ記憶時における電気抵抗はそれぞれ異なるが、本明細書では記憶データのレベルに応じた２種類の電気抵抗を共通にＲｍａｘおよびＲｍｉｎで表現するものとする。
【０２２８】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０２２９】
再び図２０を参照して、ダミーセル列１１♯を形成するダミーメモリセル２００ｄは、予め書込まれた、電気抵抗Ｒｍａｘに対応する記憶データを固定的に記憶する。同様に、ダミーセル列１２♯を形成するダミーメモリセル２００ｄの各々は、予め書込まれた、電気抵抗Ｒｍｉｎに対応する電気抵抗を固定的に記憶する。
【０２３０】
ワード線ＷＬにそれぞれ対応してワード線ドライバ２４０が設けられる。ワード線ドライバ２４０は、行デコーダ２０からの行選択結果に応じて、データ読出およびデータ書込時の各々において、選択行のワード線ＷＬをＨレベルへ活性化する。
【０２３１】
各ビット線ＢＬおよびダミービット線ＤＢＬ０，ＤＢＬ１の各々に対しては、図１に示したビット線ドライバ３０，３５に代えて、ビット線ドライバ２５０が設けられる。ビット線ドライバ２５０は、電源電圧Ｖｃｃおよび対応するビット線またはダミービット線ＤＢＬ０，ＤＢＬ１と、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間にそれぞれ接続されたドライバトランジスタ２５１および２５２を有する。ドライバトランジスタ２５１および２５２は、ドライバトランジスタ３１，３２，３５，３６と同様に、ＮチャネルＭＯＳトランジスタで構成される。
【０２３２】
各メモリセル列においてドライバトランジスタ２５１および２５２の通過電流量および電流通過タイミングは、データ書込回路４０♯によって、コラムアドレスＣＡおよび入力データＤＩＮに基づいて制御される。
【０２３３】
実施の形態３に従うＭＲＡＭデバイスにおいても、列選択部２７によって、１セルデコードモードおよび２セルデコードモードの間でのアクセス切換えが実行される。その詳細は、実施の形態１で説明したのと同様であるので、説明は繰り返さない。
【０２３４】
既に説明したように、ＯＵＭセルおよびＭＴＪメモリセルは、記憶データに応じて異なる電気抵抗を有するという点でデータ記憶原理が共通するため、そのデータ読出構成は基本的に同一構成で実現できる。したがって、データ読出のための構成は、図１に示したＭＲＡＭデバイス１と同様であり、読出データ線ＲＤＬ１，ＲＤＬ２、参照データ線ＤＬｒ０，ＤＬｒ１、読出選択ゲートＲＳＧ、ダミー選択ゲートＤＳＧ０，ＤＳＧ１、電流供給トランジスタ５０〜５３、データ読出回路６０および出力バッファ７０が設けられる。
【０２３５】
図２３は、実施の形態３に従うＯＵＭデバイス４におけるデータ読出を説明する回路図である。
【０２３６】
図２３を参照して、選択行のワード線ドライバ２４０は、行デコーダからのデコード信号に応答して、対応するワード線ＷＬ（ｎ層）をＬレベルに活性化する。これにより、選択行のメモリセル２００およびダミーメモリセル２００ｄ中のスイッチングトランジスタ２２０をターンオンさせた上で、データ読出回路６０におけるスイッチ６１および６２を１セルデコードモードおよび２セルデコードモードのそれぞれにおいて、実施の形態１と同様に制御する。これにより、それぞれのデコードモードにおいて選択メモリセルからのデータ読出を実行することができる。
【０２３７】
なお、既に説明したように、電流供給トランジスタ５０〜５３の電源電圧Ｖｃｃ♯は、データ読出時のＯＵＭセルの通過電流がカルコゲナイド層での相状態変化、すなわちデータ書込に至らないレベルに抑制されるように考慮して設定する必要がある。
【０２３８】
図２４は、実施の形態３に従うＯＵＭデバイスにおけるデータ書込構成を示す回路図である。図２４には、特に、図２０に示したデータ書込回路４０♯の構成が示されている。
【０２３９】
図２４を参照して、データ書込回路４０♯は、図６に示したデータ書込回路４０と同様に、奇数列の各々に対応して設けられた伝達ゲート４１，４２、ラッチ回路４４およびドライブ制御回路２６０と、偶数列の各々に対応して設けられた、伝達ゲート４１♯，４２♯、インバータ４３、ラッチ回路４４♯およびドライブ制御回路２６０♯とを有する。さらに、ダミーセル列のダミービット線ＤＢＬ０，ＤＢＬ１に対しては、ドライブ制御回路２６２，２６４が設けられる。
【０２４０】
伝達ゲート４１，４２，４１♯，４２♯、インバータ４３、ラッチ回路４４，４４♯の動作は，図６で説明したのと同様であるので、詳細な説明は繰り返さない。すなわち、１セルデコードモードでは、選択メモリセルに対応する１つの選択列において、対応するラッチ回路４４または４４♯に入力データＤＩＮが伝達されて書込データＷＤとして保持され、２セルデコードモードでは、選択メモリセルに対応する対をなす２つの選択列のそれぞれにおいて、ラッチ回路４４および４４♯に入力データＤＩＮおよびその反転データがそれぞれ伝達されて、書込データＷＤとして保持される。
【０２４１】
ドライブ制御回路２６０，２６０♯の各々は、対応するメモリセル列の選択結果および対応するラッチ回路４４，４４♯にラッチされた書込データＷＤに応じて、対応するビット線ドライバ２５０の動作を制御する書込制御信号ＷＴＡ，ＷＴＢを生成する。
【０２４２】
ドライブ制御回路２６０，２６０♯の各々は、データ書込時以外（制御信号ＷＥ＝Ｌレベル）、または、データ書込時であっても対応するメモリセル列が非選択列である場合には、非ライト動作を実行するために、書込制御信号ＷＴＡ，ＷＴＢの各々をＬレベルに設定する。したがって、非ライト動作時には、対応するビット線ＢＬ（ＢＬ♯）は、フローティング状態に設定される。
【０２４３】
これに対して、データ書込時（ＷＥ＝Ｈレベル）であり、かつ、対応するメモリセル列が選択された場合には、各ドライブ制御回路２６０，２６０♯は、対応するラッチ回路４４，４４♯にラッチされた書込データＷＤに応じて、書込制御信号ＷＴＡ，ＷＴＢを設定する。
【０２４４】
具体的には、書込制御信号ＷＴＡ，ＷＴＢによって、対応するドライバトランジスタ２５１，２５２のオン・オフが制御される。カルコゲナイド層２１０を結晶状態およびアモルファス状態のうちの書込データＷＤに応じたいずれか一方に相変化させるようなパターン（たとえば供給期間および供給電流量）を有するデータ書込電流がビット線ＢＬ，ＢＬ♯に流れるように、ドライバトランジスタ２５１，２５２のオン・オフは制御される。
【０２４５】
同様の構成は、各奇数列および各偶数列に対応して設けられる。なお、ビット線ドライバ３０，３５の駆動電圧を、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃ以外の独立した電圧とすることも可能である。
【０２４６】
この結果、実施の形態１に従うＭＲＡＭデバイスと同様に、１セルデコードモードでのデータ書込時には、１個の選択メモリセルに対して入力データＤＩＮが書込まれ、２セルデコードモードのデータ書込時には、組をなす２個の選択メモリセルの一方（奇数行）に入力データＤＩＮが書込まれ、他方のメモリセルに入力データＤＩＮの反転データ（相補データ）が書込まれる。このようにして、電気信号であるモード制御信号ＭＤＳに応答して、データ読出およびデータ書込動作を、１セルデコードモードおよび２セルデコードモードに対応させて切換えることが可能である。
【０２４７】
なお、ダミービット線ＤＢＬ０に対応して設けられたドライブ制御回路２６２は、ダミーライト指示ＤＷＥに応答して、電気抵抗Ｒｍａｘの書込に対応したデータ書込電流をダミービット線ＤＢＬ０へ供給する。同様に、ダミービット線ＤＢＬ１に対応して設けられたドライブ制御回路２６４は、ダミーライト指示ＤＷＥに応答して、電気抵抗Ｒｍｉｎの書込に対応したデータ書込電流をダミービット線ＤＢＬ１へ供給する。
【０２４８】
図２５は、実施の形態３に従うＯＵＭデバイスの動作を説明する動作波形図である。
【０２４９】
図２５を参照して、図７と同様に、所定周期を有するクロック信号ＣＬＫの活性化エッジが時刻Ｔ０〜Ｔ６でそれぞれ示される。ＯＵＭセルにおいては、データ書込動作は、カルコゲナイド素子の加熱および冷却を経て実行されるので、比較的時間を要する。したがって、図２５の動作例では、１回のデータ読出動作が１クロックサイクルで実行され、１回のデータ書込動作が２クロックサイクルで実行されるものとする。したがって、図２５には、データ書込またはデータ読出をぞれぞれ実行するサイクル２７１〜２７５が示される。
【０２５０】
図２５を参照して、サイクル２７１が開始される時刻Ｔ０においては、１セルデコードモードでのデータ書込が指示される。したがって、時刻Ｔ０に入力されたアドレスに応じて、選択行のワード線ＷＬがＬレベルへ活性化され、選択列のビット線ＢＬにしきい値Ｉｏｕｍを超えるデータ書込電流が流される。しきい値Ｉｏｕｍは、カルコゲナイド層に相変化を生じさせるのに必要なビット線通過電流を示すものとする。
【０２５１】
この結果、サイクル２７１では、１個の選択メモリセルに対して、時刻Ｔ０に入力されラッチ回路４４にラッチされた入力データＤＩＮ（書込データＷＤ）が書込まれる。
【０２５２】
サイクル２７２が開始される時刻Ｔ２においては、１セルデコードモードでのデータ読出が指示される。このサイクルでは、デコード制御信号ＳＣＤ０およびＳＣＤ１は、ＨレベルおよびＬレベルにそれぞれ設定される。
したがって、時刻Ｔ２に入力されたアドレスに応じて、選択行のワード線ＷＬがＬレベルへ活性化されて、選択列のビット線ＢＬに、しきい値Ｉｏｕｍを超えないレベルの、選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電流（および電圧）が発生する。
【０２５３】
１セルデコードモードでは、選択列のビット線ＢＬを介した選択メモリセルへのアクセスと、電気抵抗ＲｍａｘおよびＲｍｉｎのダミーメモリセル２００ｄへのアクセスとに基づいて、データ読出が実行される。これにより、次のクロックサイクルの時刻Ｔ３において、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｈレベル”）が出力可能となる。
【０２５４】
サイクル２７３が開始される時刻Ｔ３においては、１セルデコードモードでのデータ読出が指示される。このサイクルでは、デコード制御信号ＳＣＤ０およびＳＣＤ１は、ＬレベルおよびＨレベルにそれぞれ設定される。したがって、時刻Ｔ３に入力されたアドレスに応じて、選択行のワード線ＷＬがＬレベルへ活性化されて、選択列のビット線ＢＬ♯に、しきい値Ｉｏｕｍを超えないレベルの、選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電流（および電圧）が発生する。
【０２５５】
選択列のビット線ＢＬ♯を介した選択メモリセルへのアクセスと、電気抵抗ＲｍａｘおよびＲｍｉｎのダミーメモリセル２００ｄへのアクセスとに基づいて、データ読出が実行される。これにより、次のクロックサイクルの時刻Ｔ４において、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｌレベル”）が出力可能となる。
【０２５６】
サイクル２７４が開始される時刻Ｔ４においては、２セルデコードモードでのデータ書込が指示される。したがって、時刻Ｔ４に入力されたアドレスに応じて、選択行のワード線ＷＬがＬレベルへ活性化され、対をなす２つの選択列にそれぞれ対応するビット線ＢＬおよびＢＬ♯には、対応するラッチ回路４４，４４♯がラッチする書込データＷＤに基づいて、入力データＤＩＮおよびその反転データにそれぞれ対応したデータ書込電流が供給される。この結果、サイクル２７４では、２個の選択メモリセルに対して、入力データＤＩＮに応じた相補データが並列に書込まれる。
【０２５７】
さらに次のサイクル２７５が開始される時刻Ｔ６においては、２セルデコードモードでのデータ読出が指示される。
【０２５８】
サイクル２７５では、時刻Ｔ６に入力されたアドレスに応答して、選択行のワード線ＷＬがＬレベルに活性化される。また、列選択部２７によって、対をなす２つの選択列のビット線ＢＬおよびＢＬ♯は、読出データ線ＲＤＬ１，ＲＤＬ２をそれぞれ介して、データ読出回路６０と接続される。
【０２５９】
この結果、選択列のビット線ＢＬおよびＢＬ♯を介した、互いに相補なデータを記憶する２個の選択メモリセルのそれぞれへのアクセスに基づいて、データ読出が実行される。これにより、次のクロックサイクルの時刻Ｔ７（図示せず）においては、選択メモリセルから読出された出力データＤＯＵＴ（たとえば“Ｌレベル”）が出力可能である。
【０２６０】
このように、ＭＴＪメモリセルに代えてＯＵＭセルを適用したＯＵＭデバイスにおいても、実施の形態１に従うＭＲＡＭデバイス１と同様の効果を得ることができる。
【０２６１】
なお、実施の形態１の変形例１，２、実施の形態２およびその変形例、ならびに実施の形態３およびその変形例に従う不揮発性記憶装置においても、同様のアレンジに基づいて、ＯＵＭセルを適用することが可能である。
【０２６２】
［実施の形態４］
実施の形態４においては、実施の形態１から３で説明した、１セルデコードモードおよび２セルデコードモードを電気信号のレベルに応じて実行可能である、複数の不揮発性メモリのアレイブロックを備えたシステムＬＳＩの構成について説明する。
【０２６３】
図２６は、実施の形態４に従う半導体集積回路装置の代表例として示されるシステムＬＳＩの構成を示す概略ブロック図である。
【０２６４】
図２６を参照して、実施の形態４に従うシステムＬＳＩ５は、コントローラ６と、複数のアレイブロックＢＫ（１）〜ＢＫ（８）とを備える。アレイブロックＢＫ（１）〜ＢＫ（８）の各々は、実施の形態１から３で説明した不揮発性記憶装置、すなわち、ＭＲＡＭデバイス１，２，２♯，３，３♯およびＯＵＭデバイス４のいずれをも適用することが可能である。また、アレイブロックの個数は、図２６では例示的に８個に設定されているが、任意の複数個とすることができる。
【０２６５】
コントローラ６は、複数のアレイブロックＢＫ（１）〜ＢＫ（８）に対して、独立のモード制御信号ＭＤＳ（１）〜ＭＤＳ（８）をそれぞれ与える。これにより、アレイブロックＢＫ（１）〜ＢＫ（８）は、データ記憶容量を優先する１セルデコードモードおよびデータ信頼性を重視する２セルデコードモードを、電気信号であるモード制御信号ＭＤＳ（１）〜ＭＤＳ（８）に応答して、切換えて動作することができる。実施の形態１でも説明したように、同一アレイブロック内に、１セルデコードモードの動作領域および２セルデコードモードの動作領域の両方を設けることもできる。
【０２６６】
一般的にシステムＬＳＩにおいては、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の動作コマンドを格納するコード格納用メモリ領域と、データ処理を実行するためのデータ格納用メモリ領域とが混在する。一般的に、データ格納用メモリ領域が大容量を要求される一方で、コード格納用メモリ領域は、記憶データの信頼性が優先的に要求される。このように、データ格納用メモリ領域およびコード格納用メモリ領域は、異なる特徴が要求されるが、それぞれの領域に対応して構造の異なるアレイブロックを設計するとすれば、設計の煩雑化や製造コストの複雑化を招いてしまい低コスト化を図ることができない。
【０２６７】
したがって、実施の形態４に示したシステムＬＳＩのように、各アレイブロックにおいて、データ記憶容量を優先する１セルデコードモードと、記憶データの信頼性を優先する２セルデコードモードとをソフト的に切換え可能な構成とすることにより、共通のアレイ構成を用いた柔軟なメモリ設計が可能となる。この結果、システムＬＳＩ内でのメモリ領域の設定自由度の向上や、システムＬＳＩの開発におけるコストや時間を節約することができる。
【０２６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６９】
【発明の効果】
以上説明したように、この発明の不揮発性記憶装置は、共通のアレイ構成において、１ビットの記憶に要するメモリセルの個数を切換えることができる。したがって、アレイ構成を変更することなく、データ容量が優先されるアプリケーションおよびデータ信頼性が優先されるアプリケーションの両方に柔軟に対応することができる。
【０２７０】
また、ダミーメモリセルを正規のメモリセルと同様の特性を有するメモリセルアレイ構成において、２値的なレベルのそれぞれを記憶するメモリセルと同様の特性を有するダミーメモリセル群を参照してデータ読出を実行できる。この結果、
セル構造の連続化による製造工程の簡略化およびメモリセル特性の安定化に加えて、データ読出精度を向上できる。
【０２７１】
さらに、アクセス対象となる、データ読出対象の選択メモリセルおよび選択メモリセルの比較対象であるダミーメモリセルは、異なるメモリセルブロックにそれぞれ属している。したがって、入力アドレスに応じた信号線間の接続制御の複雑化を招くことなく、各メモリセルブロックの集積度を向上することができる。
【０２７２】
また、この発明の半導体集積回路装置は、アレイ構成の変更を伴わずに電気信号のレベルに応じて、１ビットの記憶に要するメモリセルの個数を切換える可能な複数のメモリブロックを備える。したがって、共通のアレイ構成を用いた上で、それぞれのメモリブロックへの記憶データの性質に対応したメモリ設計を柔軟に行なえる。この結果、システムＬＳＩ内でのメモリ領域の設定自由度の向上や、システムＬＳＩの開発におけるコストや時間を節約することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの構成を説明する回路図である。
【図２】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図３】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図４】図１に示したＭＲＡＭデバイスにおける１セルデコードモードでのデータ読出を説明する回路図である。
【図５】図１に示したＭＲＡＭデバイスにおける２セルデコードモードでのデータ読出を説明する回路図である。
【図６】図１中に示したデータ書込回路の構成を示す回路図である。
【図７】図１に示したＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明する動作波形図である。
【図８】本発明の実施の形態１の変形例１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの構成を説明する回路図である。
【図９】実施の形態１の変形例１に従うＭＲＡＭデバイスにおける、１セルデコードモードでのデータ読出動作を説明する第１の回路図である。
【図１０】実施の形態１の変形例１に従うＭＲＡＭデバイスにおける、１セルデコードモードでのデータ読出動作を説明する第２の回路図である。
【図１１】実施の形態１の変形例１に従うＭＲＡＭデバイスにおける、２セルデコードモードでのデータ読出動作を説明する回路図である。
【図１２】図８に示したＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明する動作波形図である。
【図１３】本発明の実施の形態１の変形例２に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの構成を説明する回路図である。
【図１４】本発明の実施の形態２に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を説明する概略ブロック図である。
【図１５】図１４に示したＭＲＡＭデバイスにおけるデータ読出およびデータ書込構成を説明する回路図である。
【図１６】図１５中に示された基準抵抗付加回路１５５の構成を示す回路図である。
【図１７】実施の形態２に従うＭＲＡＭデバイスにおける、１セルデコードモードでのデータ読出動作を説明する回路図である。
【図１８】本発明の実施の形態２の変形例に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を説明する回路図である。
【図１９】実施の形態２の変形例に従うＭＲＡＭデバイスにおける、２セルデコードモードでのデータ読出動作を説明する回路図である。
【図２０】本発明の実施の形態３に従う不揮発性記憶装置の代表例として示されるＯＵＭデバイスの全体構成を説明する回路図である。
【図２１】ＯＵＭセルによって構成されたメモリセルアレイの一部を示す平面図である。
【図２２】図２１におけるＰ−Ｑ断面図である。
【図２３】実施の形態３に従うＯＵＭデバイスにおけるデータ読出を説明する回路図である。
【図２４】実施の形態３に従うＯＵＭデバイスにおけるデータ書込構成を示す回路図である。
【図２５】実施の形態３に従うＯＵＭデバイスの動作を説明する動作波形図である。
【図２６】実施の形態４に従う半導体集積回路装置（システムＬＳＩ）の構成を示す概略ブロック図である。
【符号の説明】
１，１♯，２，２♯、３、３♯　ＭＲＡＭデバイス、４　ＯＵＭデバイス、４ａ，４ｂ　データ端子、５　システムＬＳＩ、６　コントローラ、１０，１０♯メモリセルアレイ、１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ　メモリセルブロック、１１，１２，１１♯，１２♯　ダミーセル列、１４　ダミーセル行、２０　行デコーダ、２２　行選択部、２３，２３ｄ，２３ｓ　ドライバトランジスタ（ＲＷＬ）、２４，２４ｄ，２４ｓ　ドライバトランジスタ（ＷＤＬ）、２５　列デコーダ、２７　列選択部、３０，３５，２５０　ビット線ドライバ、３１，３２，３６，３７，２５１，２５２　ドライバトランジスタ（ＢＬ）、４０，４０♯　データ書込回路、４１，４２，４１♯，４２♯　伝達ゲート、４４，４４♯　ラッチ回路、４６，４６♯，２６０，２６０♯，２６２，２６４　ドライブ制御回路、５０〜５３，５０Ａ，５０Ｂ　電流供給トランジスタ、６０，１００，１５０　データ読出回路、６１，６２，１０１，１０２，１５１，１５２，１５６，１５７　スイッチ、６４〜６６　センスアンプ、６８　ラッチ回路、９１〜９４，１１１〜１１４，２７１〜２７５　サイクル、１０５　電圧保持キャパシタ、１４０　短絡スイッチ、１５５　基準抵抗付加回路、１５８　基準抵抗、２００メモリセル（ＯＵＭ）、２００ｄ　ダミーメモリセル（ＯＵＭ）、２１０　カルコゲナイド層、２２０　スイッチングトランジスタ、２２２　ｎ型領域（ＷＬ）、２３０　加熱素子、ＡＴＲ　アクセストランジスタ、ＢＫ（１）〜ＢＫ（８）　アレイブロック、ＢＬ，ＢＬ♯　ビット線、ＣＡ　コラムアドレス、ＣＤＳ，ＣＤＳＡ，ＣＤＳＢ　コラムデコード信号、ＣＬ　コレクタ線、ＣＳＧ　列選択部、ＤＢＬ０，ＤＢＬ１　ダミービット線、ＤＣＤ　デコード制御信号、ＤＩＮ　入力データ、ＤＬ　書込データ線、ＤＬｒ０，ＤＬｒ１　参照データ線、ＤＭＣ　ダミーメモリセル、ＤＯＵＴ　出力データ、ＤＲＷＬ　ダミーリードワード線、ＦＬ　固定磁化層、ＭＣ　メモリセル、ＭＤＳ　モード制御信号、ＭＳＤａ，ＭＳＣｂ　デコード選択部、Ｎ１〜Ｎ４，Ｎｄ　ノード、ＲＡ　ロウアドレス、ＲＤＬ１，ＲＤＬ２，ＲＤＬ１Ａ，ＲＤＬ１Ｂ，ＲＤＬ２Ａ，ＲＤＬ２Ｂ，ＲＤＬＡ，ＲＤＬＢ，ＲＤＬＣ，ＲＤＬＤ　読出データ線、ＲＳＧ，ＲＳＧａ，ＲＳＣｂ，ＲＳＧａ♯，ＲＳＣｂ♯　読出選択ゲート、ＲＷＬ　リードワード線、Ｒｍａｘ，Ｒｍｉｎ　電気抵抗（メモリセル）、ＳＣＤ０，ＳＣＤ１，ＤＣＤデコード制御信号、ＳＬ　ソース電圧線、ＴＢ　トンネルバリア、ＴＭＲ　トンネル磁気抵抗素子、ＶＬ　自由磁化層、Ｖｃｃ，Ｖｃｃ♯　電源電圧、Ｖｓｓ接地電圧、ＷＤＬ　ライトディジット線、ＷＬ　ワード線、ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１，ＷＴＡ，ＷＴＢ　書込制御信号。

Claims (19)

1. ２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルが行列状に配置されたメモリセルアレイと、
   入力アドレスに基づいた前記複数のメモリセルに対するアクセスを、前記複数のメモリセルの各々が１ビットのデータを記憶する第１のモードと、前記複数のメモリセルのうちの２個ずつの組の各々が１ビットのデータを記憶する第２のモードとの間で切換えるためのアクセス制御回路と、
   前記複数のメモリセルのうちの前記アクセス制御回路によってアクセス対象に選択されたメモリセルからのデータ読出を実行するデータ読出回路と、
   前記複数のメモリセルのうちの前記アクセス対象に選択されたメモリセルに対するデータ書込を実行するデータ書込回路とを備える、不揮発性記憶装置。
2. 前記アクセス制御回路は、電気信号に応じて、前記アクセスの切換えを制御する、請求項１に記載の不揮発性記憶装置。
3. 前記アクセス制御回路は、前記第１のモードにおいて、前記複数のメモリセルのうちの１個のメモリセルを前記アドレス信号に応じて前記アクセス対象として選択し、
   前記アクセス制御回路は、前記第２のモードにおいて、前記アドレス信号に応じて、前記アクセス対象に選択された前記組を構成する２個のメモリセルを前記アクセス対象として選択する、請求項１に記載の不揮発性記憶装置。
4. 前記データ書込回路は、前記第２のモードにおいて、前記アクセス制御回路によって選択された前記２個のメモリセルに対して、相補レベルのデータをそれぞれ書込む、請求項３に記載の不揮発性記憶装置。
5. 前記メモリセルアレイは、前記データ読出時において前記アクセス対象と比較するために設けられたダミーセルをさらに含み、
   前記データ読出回路は、前記第１のモードにおいて、前記アクセス制御回路によって選択された前記１個のメモリセルおよび前記ダミーセルのそれぞれへのアクセスの比較に基づいてデータ読出を実行し、
   前記データ読出回路は、前記第２のモードにおいて、前記アクセス制御回路によって選択された前記２個のメモリセルのそれぞれへのアクセスに基づいてデータ読出を実行する、請求項３に記載の不揮発性記憶装置。
6. 前記データ読出回路は、
   前記第１および第２のモードにおいて、前記アクセス制御回路によって選択された、前記１個のメモリセルおよび前記２個のメモリセルの一方とそれぞれ電気的に結合される第１のノードと、
   第２のノードと、
   前記第１および第２のノードの間での電圧差および電流差の一方を増幅した電圧を出力する第１の増幅器と、
   前記第１のモードにおいて前記ダミーセルを前記第１のノードへ電気的に結合する一方で、前記第２のモードにおいて前記アクセス制御回路によって選択された前記２個のメモリセルの他方を前記第１のノードへ電気的に結合する第１のスイッチ回路と、
   前記第１の増幅器から出力される前記電圧と第３のノードとの電圧差を増幅する第２の増幅器と、
   前記データ読出動作開始後の所定期間、前記第２の増幅器の出力ノードおよび前記第３のノードを接続するとともに、前記所定期間の経過後に前記出力ノードおよび前記第３のノードを切離す第２のスイッチと、
   前記所定期間の経過後に、前記出力ノードの電圧に応じて読出データを生成するラッチ回路とを含む、請求項５に記載の不揮発性記憶装置。
7. 同一の前記組を構成する２個のメモリセルは、行および列の一方を共有する、請求項１に記載の不揮発性記憶装置。
8. 前記複数のメモリセルは、複数のメモリセルブロックに分割して配置され、
   前記アクセス制御回路は、前記第２のモードにおいて、前記複数のメモリセルブロックのうちの異なる１つずつにそれぞれ属する２個のメモリセルを前記アクセス対象として選択し、
   前記２個のメモリセルは、前記異なる１つずつのメモリセルブロックのそれぞれにおいて、共通のアドレス信号によって選択される、請求項１に記載の不揮発性記憶装置。
9. 前記メモリセルアレイを複数個備え、
   前記アクセス制御回路、前記データ読出回路および前記データ書込回路は、前記複数個のメモリセルアレイの各々に対応してに設けられ、
   前記複数個のメモリセルアレイにそれぞれ対応する複数個の前記アクセス制御回路は、それぞれが独立した電気信号に応じて、前記アクセスの切換えを制御する、請求項１に記載の不揮発性記憶装置。
10. ２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルと、前記データ読出時における前記複数のメモリセルの比較対象として設けられ、前記複数のメモリセルと同一の特性を有する複数のダミーセルとを備え、
    前記複数のダミーセルのうちの少なくとも１個ずつは、前記第１および第２の状態にそれぞれ設定され、
    前記複数のメモリセルのうちの、アクセス対象に選択された選択メモリセルおよび前記複数のダミーセルへのアクセスに基づいて、前記選択メモリセルから前記記憶データを読出すデータ読出回路をさらに備える、不揮発性記憶装置。
11. 前記複数のメモリセルは、行列状に配置され、
    前記複数のダミーセルは、前記複数のメモリセルと行を共有するように、複数のダミーセル列を形成して配置され、
    前記複数のダミーセル列の１つに属するダミーセルの各々は、前記第１の状態に設定され、
    前記複数のダミーセル列の他の１つに属するダミーセルの各々は、前記第２の状態に設定される、請求項１０に記載の不揮発性記憶装置。
12. 前記データ読出回路は、前記複数のメモリセルのうちの前記第１の状態に設定された１つおよび前記選択メモリセルのそれぞれへのアクセスの比較、ならびに、前記複数のメモリセルのうちの前記第２の状態に設定された１つおよび前記選択メモリセルのそれぞれへのアクセスの比較に応じて、前記選択メモリセルの前記記憶データを読出す、請求項１１に記載の不揮発性記憶装置。
13. 前記データ読出時に、前記複数のダミーセルのうちの前記第１の状態に設定された１つと電気的に結合される第１の参照データ線と、
    前記データ読出時に、前記複数のダミーセルのうちの前記第２の状態に設定された１つと電気的に結合される第２の参照データ線と、
    前記データ読出時に第１および前記第２の参照データ線を短絡するためのスイッチとをさらに備え、
    前記データ読出回路は、前記第１および第２の参照データ線の少なくとも一方と、前記選択メモリセルとの間での、電流差および電圧差の一方に基づいて、前記選択メモリセルの前記記憶データを読出す、請求項１０に記載の不揮発性記憶装置。
14. 複数のメモリセルブロックと、
    前記複数のメモリセルブロックに共通に設けられたデータ読出回路とを備え、
    前記複数のメモリセルブロックの各々は、
    ２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルと、
    前記データ読出時における前記複数のメモリセルの比較対象として設けられ、前記複数のメモリセルと同一の特性を有する複数のダミーセルとを含み、
    前記複数のメモリセルブロックの１つにおいて、前記複数のメモリセルのうちの１つは、データ読出対象として選択され、
    前記データ読出回路は、前記データ読出対象のメモリセルおよび、前記複数のメモリセルブロックのうちの他の１つに含まれる前記複数のダミーメモリセルの１つのそれぞれへのアクセスに基づいて、前記データ読出対象から前記記憶データを読出す、不揮発性記憶装置。
15. 前記複数のメモリセルブロックの各々において、前記複数のメモリセルは行列状に配置され、かつ、前記複数のダミーセルは、前記複数のメモリセルと列を共有するように、ダミーセル行を形成して配置され、
    前記複数のメモリセルブロックの各々は、前記列に対応して設けられた複数のビット線をさらに含み、
    前記データ読出回路は、前記前記複数のメモリセルのうちの前記１つに含まれる前記複数のビット線のうちの前記データ読出対象に対応する１本および、前記複数のメモリセルブロックのうちの前記他の１つに含まれる前記複数のビット線のうちの１本と接続される、請求項１４に記載の不揮発性記憶装置。
16. 前記複数のメモリセルの各々は、前記第１および第２の状態において、第１の電気抵抗および前記第１の抵抗より高い第２の電気抵抗をそれぞれ有し、
    前記データ読出回路は、
    前記第１および第２の電気抵抗の差よりも小さい電気抵抗を、前記複数のダミーセルのうちの前記１つを含む第１の電流経路に付加するための抵抗付加回路と、
    前記データ読出対象の前記メモリセルを含む第２の電流経路および前記第１の電流経路との通過電流差を増幅する増幅器とを含み、
    前記データ読出回路は、前記増幅器の出力に応じて、前記データ読出対象からの前記記憶データを読出す、請求項１４に記載の不揮発性記憶装置。
17. 前記複数のメモリセルの各々は、
    固定された磁化方向を有する第１の磁性体層と、
    書込まれるデータのレベルに応じて制御されたデータ書込電流によって生じた磁界に応じた方向に磁化される第２の磁性体層と、
    前記第１および第２の磁性体層の間に形成された絶縁膜とを有する、請求項１、１０または１４のいずれかに記載の不揮発性記憶装置。
18. 前記複数のメモリセルの各々は、
    書込まれるデータのレベルに応じて制御されたデータ書込電流によって発熱する加熱素子と、
    前記加熱素子によって加熱されて、異なる２つの相状態の間を遷移可能な相変化素子とを有する、請求項１、１０または１４のいずれかに記載の不揮発性記憶装置。
19. 複数のメモリブロックを備え、
    前記複数のメモリブロックの各々は、
    ２値的な記憶データのレベルにそれぞれ応じた第１および第２の状態において、データ読出時の通過電流が変化する複数のメモリセルが行列状に配置されたメモリセルアレイと、
    入力アドレスに基づいた前記複数のメモリセルに対するアクセスを、前記複数のメモリセルの各々が１ビットのデータを記憶する第１のモードと、前記複数のメモリセルのうちの２個ずつの組の各々が１ビットのデータを記憶する第２のモードとの間で切換えるためのアクセス制御回路と、
    前記複数のメモリセルのうちの前記アクセス制御回路によってアクセス対象に選択されたメモリセルからのデータ読出を実行するデータ読出回路と、
    前記複数のメモリセルのうちの前記アクセス対象に選択されたメモリセルに対するデータ書込を実行するデータ書込回路とを含み、
    前記複数のメモリブロックにそれぞれ対応する前記アクセス制御回路は、それぞれが独立した電気信号に応じて、前記アクセスの切換えを制御する、半導体集積回路装置。

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