CN100338682C - 非易失性存储器和半导体集成电路器件 - Google Patents

非易失性存储器和半导体集成电路器件 Download PDF

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Abstract

存储单元阵列(10)包含多个存储单元(MC)和虚设存储单元(DMC)。列选择部(27)根据模式控制信号(MDS)切换对存储单元的存取控制。列选择部(27)在第1模式下选择1个存储单元列，将与1个选择存储单元连接的第1或第2位线(BL或BL#)以及与虚设存储单元连接的第1和第2基准数据线(DLr0、DLr1)同数据读出电路(60)进行连接。列选择部(27)在第2模式下将分别与存储互补的数据的成对的2个选择存储单元连接的第1和第2位线(BL和BL#)同数据读出电路(60)进行连接。

Description

非易失性存储器和半导体集成电路器件
技术领域
本发明涉及非易失性存储器和半导体集成电路器件，更为特定地说，涉及包含具有根据2值的存储数据的电平改变数据读出时的通过电流的特性的存储单元的非易失性存储器和半导体集成电路器件。
背景技术
近年来，作为新一代的非易失性存储器，MRAM(磁随机存取存储器)器件正引人注目。MRAM器件是利用在半导体集成电路中形成的多个薄膜磁性体进行非易失性的数据存储，对每个薄膜磁性体可进行随机存取的非易失性存储器。特别是，近年来发表了借助于将利用磁隧道结(MTJ)的薄膜磁性体用作存储单元，MRAM器件的性能得到飞速提高的例如Roy Scheuerlein等的论文“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，2000 IEEE ISSCC Digest ofTechnical Papers，TA7.2等文献。
具有磁隧道结的存储单元(以下也称“MTJ存储单元”)，由于可以用1个MTJ元件和1个存取元件(例如晶体管)构成，所以也有利于高集成化。MTJ元件具有可在与施加的磁场相应的方向磁化的磁性体层，MTJ存储单元利用MTJ元件内的电阻(结电阻)随该磁性体层的磁化方向而变化的特性进行数据存储。
为了读出MTJ存储单元的存储数据，必须检测与存储数据电平对应的电阻值差。具体地说，根据随电阻(即存储数据)而变化的MTJ存储单元的通过电流进行数据读出。
但是，一般说来，MTJ元件的电阻值为数十千欧的量级，由存储数据电平的差异而产生的电阻值差是其20～30％左右。另外，由于若考虑到MTJ元件的可靠性，则在数据读出时施加的电压以0.5V左右为宜，所以上述的通过电流只是微安(μA：10-6A)的量级。
在每个MTJ存储单元中进行1位数据存储的阵列结构中，必须将被选择为数据读出对象的1个MTJ存储单元的通过电流与规定的基准电流进行比较后读出。在这样的阵列结构中，由于随着使每位的面积减小以求得高集成化，其反面是必须进行如上所述的高精度的电流检测，所以由制造上的分散性等引起的电流电平的变化可能会使数据读出精度变差。
因此，在对存储数据的可靠性要求高的用途中，如在上述文献中介绍的那样，最好采用借助于写入了互补数据的2个MTJ存储单元进行1位数据存储的阵列结构。但是，由于用这样的阵列结构有碍高集成化，所以在优先要求存储数据容量的用途中，不能得到充分的性能。
这样，被重视的特性随存储器件的应用而有不同，而如果根据用途采用不同的阵列结构，则将招致设计烦琐、制造成本复杂化，对成本产生负面影响。特别是在将MRAM器件装入由不同用途的多个功能块构成的系统LSI(大规模集成电路)的场合，此问题变得显著。
发明内容
本发明的目的在于提供具有可以切换1位数据存储所需要的存储单元的个数的结构的非易失性存储器以及包含该非易失性存储器的半导体集成电路器件的结构。
本发明的非易失性存储器包括：在分别对应于2值的存储数据的电平的第1和第2状态下，在数据读出时流过的电流发生变化的多个存储单元被配置成行列状的存储单元阵列；用于在多个存储单元的每一个存储1位数据的第1模式与多个存储单元中的每2个为一组的每一组存储1位数据的第2模式之间切换来根据输入地址对多个存储单元进行存取的存取控制电路；从多个存储单元之中的被存取控制电路选择为存取对象的选择部分进行数据读出的数据读出电路；以及对多个存储单元之中的选择部分进行数据写入的数据写入电路。
因此，本发明的主要优点是在非易失性存储器的共用阵列结构中，可以切换存储1位数据所需要的存储单元的个数。因而，能够不改变阵列结构而灵活地应对数据容量优先的应用和数据可靠性优先的应用这两方面的应用。
本发明的另一种结构的非易失性存储器包括：在分别对应于2值的存储数据电平的第1和第2状态下，数据读出时流过的电流发生变化的多个存储单元；以及作为数据读出时的多个存储单元的比较对象而设置的、具有与多个存储单元相同的特性的多个虚设单元，多个虚设单元中的至少每1个分别被设定为上述第1和第2状态。非易失性存储器还包括，根据对多个存储单元之中的被选择为存取对象的选择存储单元和对多个虚设单元进行的存取，从选择存储单元中读出存储数据的数据读出电路。
在这种非易失性存储器中，对使虚设存储单元与正规存储单元有相同的特性的存储单元阵列结构，可以参照具有与存储2值的电平的各电平的存储单元相同的特性的虚设存储单元组进行数据读出。其结果是，除可得到因单元结构的连续化导致的制造工序简化和存储单元特性稳定外，还能提高数据读出精度。
本发明的又另一种结构的非易失性存储器包括：多个存储单元块；以及为多个存储单元块共用而设置的数据读出电路。多个存储单元块的每一个块包含：在分别对应于2值的存储数据的电平的第1和第2状态下，数据读出时的通过电流发生变化的多个存储单元；作为数据读出时的多个存储单元的比较对象而设置的、具有与多个存储单元相同的特性的多个虚设存储单元，多个存储单元块的1个块中的多个存储单元中的1个被选择为数据读出对象单元。数据读出电路根据分别对数据读出对象单元和对多个存储单元块中的另1个块中包含的多个虚设存储单元中的1个进行的存取，从数据读出对象单元中读出存储数据。
在这种非易失性存储器中，成为存取对象的数据读出对象的选择存储单元和作为选择存储单元的比较对象的虚设存储单元分别属于不同的存储单元块。因此，可以不导致相应于输入地址的信号线之间的连接控制的复杂化而提高各存储单元块的集成度。
本发明的半导体集成电路器件包括多个存储器块。多个存储器块的每一个块包含：在分别对应于2值的存储数据的电平的第1和第2状态下，在数据读出时流过的电流发生变化的多个存储单元被配置成行列状的存储单元阵列；用于在多个存储单元的每一个存储1位数据的第1模式与多个存储单元中的每2个为一组的每一组存储1位数据的第2模式之间切换来根据输入地址对多个存储单元进行存取的存取控制电路；从多个存储单元之中的被存取控制电路选择为存取对象的选择部分进行数据读出的数据读出电路；以及对多个存储单元中的选择部分进行数据写入的数据写入电路，与多个存储器块分别对应的存取控制电路各自根据独立的电信号来控制存取的切换。
在这种半导体集成电路器件中，包括可以不伴随阵列结构的变化，而根据电信号的电平切换存储1位数据所需要的存储单元的个数的多个存储器块。因此，在采用共用的阵列结构的基础上，可以灵活地进行与对各存储器块的存储数据的性质对应的存储器设计。其结果是可以提高系统LSI内的存储器区域的设定自由度、节省系统LSI开发中的成本和时间。
[附图的简单说明]
图1是说明作为本发明实施例1的非易失性存储器的代表例而示出的MRAM器件的结构的电路图。
图2是说明MTJ存储单元的结构和数据存储原理的示意图。
图3是示出对MTJ存储单元的数据写入电流供给与隧道磁阻元件的磁化方向的关系的原理图。
图4是说明图1所示的MRAM器件中的在1单元译码模式下的数据读出的电路图。
图5是说明图1所示的MRAM器件中的在2单元译码模式下的数据读出的电路图。
图6是示出图1所示的数据写入电路的结构的电路图。
图7是说明图1所示的MRAM器件中的数据读出和数据写入工作的工作波形图。
图8是说明作为本发明实施例1的变例1的非易失性存储器的代表例而示出的MRAM器件的结构的电路图。
图9是说明实施例1的变例1的MRAM器件中的在1单元译码模式下的数据读出工作的第1电路图。
图10是说明实施例1的变例1的MRAM器件中的在1单元译码模式下的数据读出工作的第2电路图。
图11是说明实施例1的变例1的MRAM器件中的在2单元译码模式下的数据读出工作的电路图。
图12是说明图8所示的MRAM器件中的数据读出和数据写入工作的工作波形图。
图13是说明作为本发明实施例1的变例2的非易失性存储器的代表例而示出的MRAM器件的结构的电路图。
图14是说明作为本发明实施例2的非易失性存储器的代表例而示出的MRAM器件的整体结构的概略方框图。
图15是说明图14所示的MRAM器件中的数据读出和数据写入结构的电路图。
图16是示出图15中所示的基准电阻附加电路的结构的电路图。
图17是说明实施例2的MRAM器件中的在1单元译码模式下的数据读出工作的电路图。
图18是说明作为本发明实施例2变例的非易失性存储器的代表例而示出的MRAM器件的整体结构的电路图。
图19是说明实施例2的变例的MRAM器件中的在2单元译码模式下的数据读出工作的电路图。
图20是说明作为本发明实施例3的非易失性存储器的代表例而示出的OUM器件的整体结构的电路图。
图21是示出由OUM单元构成的存储单元阵列的一部分的平面图。
图22是图21中的P-Q剖面图。
图23是说明实施例3的OUM器件中的数据读出的电路图。
图24是示出实施例3的OUM器件中的数据写入结构的电路图。
图25是说明实施例3的OUM器件中的工作的工作波形图。
图26是示出实施例4的半导体集成电路器件(系统LBI)的结构的概略方框图。
具体实施方式
下面参照附图对本发明的实施例进行详细说明。还有，图中的同一符号表示相同或相当的部分。
(实施例1)
图1是说明作为本发明实施例1的非易失性存储器的代表例而示出的MRAM器件1的结构的电路图。
另外，由以下的说明可知，本发明的应用不限于包含MTJ存储单元的MRAM器件。即，本发明可以通用地应用于包含具有读出时的通过电流随2值的存储数据而变化的特性的存储单元的非易失性存储器。
参照图1，实施例1的MRAM器件1具有数据端子4a、4b、存储单元阵列10、行译码器20、行选择部22、列译码器25以及列选择部27。
存储单元阵列10包含多个MTJ存储单元。这些MTJ存储单元分为正规存储单元MC(以下也仅仅称为“存储单元MC”)以及形成虚设单元列11和12的虚设存储单元DMC两种。配置在虚设单元列11和12中的虚设存储单元DMC具有与存储单元MC相同的特性(形状和结构)，以与存储单元MC共有存储单元行的方式配置。各MTJ存储单元包含隧道磁阻元件TMR和存取晶体管ATR。
这里，对MTJ存储单元的结构和数据存储原理进行说明。
参照图2，隧道磁阻元件TMR包含具有固定的恒定磁化方向的强磁性体层(以下也仅仅称为“固定磁化层”)FL和可在与从外部施加的磁场相应的方向磁化的强磁性体层(以下也仅仅称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间设置了用绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL根据写入的存储数据的电平在与固定磁化层FL相同的方向或与固定磁化层FL相反的方向磁化。由这些固定磁化层FL、隧道阻挡层TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻值随固定磁化层FL与自由磁化层VL各自的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电阻值在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向相相同(平行)时为最小值Rmin，当两者的磁化方向为相反(反平行)方向时为最大值Rmax。
在数据写入时，读字线RWL被非激活，存取晶体管ATR关断。在此状态下，用于使自由磁化层VL磁化的数据写入电流分别在位线BL和写数字线WDL之中，在与写入数据电平相应的方向流动。
图3是示出对MTJ存储单元的数据写入电流供给与隧道磁阻元件的磁化方向的关系的原理图。
参照图3，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向作用的磁场。磁场H(EA)和H(HA)分别对应于由分别流过位线BL和写数字线WDL的电流产生的2个磁场的每一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL根据存储数据的电平沿易磁化轴方向在与固定磁化层FL平行或反平行(相反)的方向磁化。MTJ存储单元可以与自由磁化层VL的2个磁化方向对应地存储1位数据。
自由磁化层VL的磁化方向，仅当施加的磁场H(EA)与H(HA)之和达到图3所示的星形特性线的外侧区域时才能再被改写。即，在施加的数据写入磁场为相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不变。
如星形特性线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，能够降低为改变沿易磁化轴的磁化方向所必须的磁化阈值。如图3所示，数据写入时的工作点被设计成在写数字线WDL和位线BL两方流过规定的数据写入电流时，改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向。
在图3所例示的工作点，在作为数据写入对象的MTJ存储单元中，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，流过位线BL或写数字线WDL的数据写入电流值被设计得可以得到该数据写入磁场HWR。一般来说，数据写入磁场HWR由切换磁化方向所必须的切换磁场HSW和裕量ΔH之和表示。即，可表示为HWR＝HSW+ΔH。
一旦写入隧道磁阻元件TMR中的磁化方向，即MTJ存储单元的存储数据在进行新的数据写入之前的期间被非易失性地保持住。严格地说，各存储单元的电阻是隧道磁阻元件TMR、存取晶体管ATR的导通电阻与其他寄生电阻之和，但由于隧道磁阻元件TMR以外的电阻部分与存储数据无关，是恒定的，所以下面对与存储数据相应的正规存储单元的2种电阻也用Rmax和Rmin表示，将两者之差表示为ΔR(即ΔR＝Rmax-Rmin)。
另外，图1的属于虚设单元列11的各虚设存储单元DMC固定地存储预先写入的、与电阻Rmax对应的数据。与此相对照，属于虚设单元列12的虚设存储单元DMC固定地存储预先写入的、与电阻Rmin对应的数据。
再次参照图1，在存储单元阵列10中，分别与为存储单元MC和虚设存储单元DMC共有的存储单元行对应地配置了读字线RWL和写数字线WDL。分别与由存储单元MC构成的存储单元列对应地配置了位线BL和源极电压线SL，对虚设单元列11配置了虚设位线DBL0和源极电压线SL，对虚设单元列12配置了虚设位线DBL1和源极电压线SL。
存储单元MC具有串联连接在对应的位线BL与源极电压线SL之间的隧道磁阻元件TMR和存取晶体管ATR。虚设存储单元DMC具有串联连接在虚设位线DBL0或DBL1与对应的源极电压线SL之间的隧道磁阻元件TMR和ATR。存取晶体管ATR的栅极与对应的读字线RWL连接。
行译码器20根据由输入地址表示的行地址RA对各存储单元行输出行译码信号Rd。行译码器20在被选择的存储单元行(以下也称“选择行”)中将行译码信号Rd激活至高电平，在除此以外的存储单元行(以下也称“非选择行”)中，将行译码信号Rd非激活至低电平。
还有，下面对数据、数据线、信号和信号线等的2值的高电压状态(例如电源电压Vcc、Vcc#)和低电压状态(例如接地电压Vss)也分别称为“H电平”和“L电平”。
行选择部22包含对各存储单元行设置的驱动晶体管23和24。驱动晶体管23连接在传送来自行译码器20的对应的行译码信号Rd的节点Nd与对应的读字线RWL之间。驱动晶体管24连接在对应的节点Nd与写数字线WDL之间。
对驱动晶体管23和24各自的栅极，分别输入控制信号RE和WE。控制信号RE在数据读出时被激活至H电平，在除此以外的期间被非激活。同样，控制信号WE在数据写入时被激活至H电平，在除此以外的期间被非激活。另外，无论地址选择结果如何，各写数字线WDL的两端中的与行译码器20相反一侧的一端都与接地电压Vss连接。
因此，在数据读出时，响应于各驱动晶体管23的导通，根据对应的行译码信号Rd的电平，选择行的读字线RWL被激活至H电平，非选择行的读字线RWL被非激活至L电平。另一方面，由于各驱动晶体管24被关断，所以各写数字线WDL被非激活至L电平。
在数据写入时，响应于各驱动晶体管24的导通，在对应的行译码信号Rd被激活的选择行的写数字线WDL上，在从行译码器20向接地电压Vss的方向流过数据写入电流。另一方面，由于非选择行的写数字线WDL的两端与接地电压Vss连接，所以不流过数据写入电流。另外，各驱动晶体管23被关断，各读字线RWL被非激活至L电平。
列译码器25接受由输入地址表示的列地址CA以及表示MRAM器件1中的译码模式的模式控制信号MDS。由以下的说明可知，MRAM器件1具有每个存储单元MC存储1位数据的第1模式和成组的每2个存储单元MC存储1位数据的第2模式。在该第1和第2模式的每种模式中，由于根据输入地址的译码结果，1个存储单元和成组的2个存储单元分别被选择为存取对象，所以下面也将各个模式分别称为“1单元译码模式”和“2单元译码模式”。模式控制信号MDS是用于指示MRAM器件按照1单元译码模式和2单元译码模式的哪一个进行工作的电信号。
另外，在存储单元阵列10中，存储单元MC的列按顺序被分割成每2个的对，在2单元译码时，各对中相邻接的，即属于同一存储单元行的2个存储单元构成一组，来进行1位数据的存储。
在图1中，作为代表，第奇数个存储单元列(以下称“奇数列”)和第偶数个存储单元列(以下称“偶数列”)各示出了1个。以下将奇数列的位线记作位线BL，将偶数列的位线记作位线BL#。
列译码器25根据模式控制信号MDS和列地址CA生成列译码信号CDS和译码控制信号SCD0、SCD1、DCD。
列选择部27包含与奇数列对应地设置的列选择部CSG、译码选择部MSGa、MSGb和读出选择门RSGa、RSGb，以及与偶数列对应地设置的列选择部CSG#、译码选择部MSGa#、MSGb#和读出选择门RSGa#、RSGb#。
分别与构成同一对的存储单元列对应的列选择部的CSG和CSG#的输出被共用的列译码信号CDS控制。因此，在1单元译码模式和2单元译码模式的各模式下，属于对应于选择存储单元的对的列选择部CSG和CSG#的输出被激活至H电平，除此以外的列选择部CSG和CSG#的输出被非激活至L电平。
在1单元译码模式下，根据列地址CA，译码控制信号SCD0、SCD1中的一个被设定为H电平，另一个被设定为L电平。另外，译码控制信号DCD被设定为L电平。
与此相对照，在2单元译码模式时，译码控制信号SCD0、SCD1两者皆被固定为L电平，译码控制信号DCD被设定为H电平。
在奇数列，译码选择部MSGa将对应的列选择部CSG的输出与译码控制信号SCD0的“与”逻辑运算结果输出。译码选择部MSGb将对应的列选择部CSG的输出与译码控制信号DCD的“与”逻辑运算结果输出。在偶数列，译码选择部MSGa#将对应的列选择部CSG#的输出与译码控制信号SCD1的“与”逻辑运算结果输出。译码选择部MSGb#将对应的列选择部CSG#的输出与译码控制信号DCD的“与”逻辑运算结果输出。
在奇数列，读出选择门RSGa和RSGb并联连接在对应的位线BL与读出数据线RDL1之间。译码选择部MSGa和MSGb的输出分别输入至读出选择门RSGa和RSGb的栅极。
与此相对照，在偶数列，读出选择门RSGa#和RSGb#分别连接在对应的位线BL#与读出数据线RDL1和RDL2之间。译码选择部MSGa#和MSGb#的输出被分别输入至读出选择门RSGa#和RSGb#的栅极。读出选择门RSGa、RSGb和RSGa#、RSGb#由N沟道MOS晶体管构成。
因此，在1单元译码模式下的数据读出时，1个存储单元列被选择，在1个选择列中，读出选择门RSGa(或RSGa#)导通，选择列的位线BL或BL#与读出数据线RDL1连接。另一方面，读出数据线RDL2不与任何一条位线连接。
与此相对照，在2单元译码模式下的数据读出时，构成对的2个存储单元列(奇数列和偶数列)被选择，在2个选择列的每个列中，读出选择门RSGb和RSGb#导通。其结果是，选择列的位线BL和BL#与读出数据线RDL1和RDL2连接。
虽未进行图示，对列选择部27，与各存储单元列对应地设置了同样的结构。
这样，借助于行译码器20、列译码器25和列选择部27，可以根据输入地址切换对存储单元MC的存取。即，在1单元译码模式下存储单元MC中的与输入地址相应的1个选择存储单元被选择为存取对象，在2单元译码模式下存储单元MC的每2个为一组的各组中的1组根据输入地址被选择，构成该组的2个选择存储单元被选择为存取对象。
下面对用于数据写入的结构进一步进行说明。
MRAM器件1还包含与各存储单元列对应地设置的位线驱动器30、35和数据写入电路40。
位线驱动器30具有分别连接在对应的位线BL(或BL#)的一端与电源电压Vcc之间，以及对应的位线BL(或BL#)的一端与接地电压Vss之间的驱动晶体管31和32。同样，位线驱动器35具有分别连接在对应的位线BL(或BL#)的另一端与电源电压Vcc之间，以及对应的位线BL(或BL#)的另一端与接地电压Vss之间的驱动晶体管36和37。
写入控制信号WTa1和WTa0分别被输入至驱动晶体管31和32的栅极，写入控制信号WTb0和WTb1分别被输入至驱动晶体管36和37的栅极。为了用较少的晶体管供给充分的数据写入电流，驱动晶体管31、32、36、37的每一个皆由电流驱动能力相对较大的N沟道型MOS晶体管构成。
在各存储单元列中，位线驱动器30根据写入控制信号WTa0和WTa1，将对应的位线BL、BL#的一端驱动至电源电压Vcc或接地电压Vss，或者使其不与任何电压连接地处于浮置状态。同样，位线驱动器35根据写入控制信号WTb0和WTb1，将对应的位线BL、BL#的另一端驱动至电源电压Vcc或接地电压Vss，或者使其处于浮置状态。处于浮置状态的位线BL、BL#各自根据需要被未图示的预充电电路预充电至固定电压。
数据写入电路40根据向数据端子4b的输入数据DIN、译码模式的设定和列选择结果，对各存储单元列中的写入控制信号WTa0、WTa1、WTb0、WTb1进行控制。写入控制信号WTa0、WTa1、WTb0、WTb1以在选择列的位线BL(或BL#)中流过与写入数据相应的方向的数据写入电流+Iw或-Iw的方式而被设定。
在1单元译码模式下的数据写入时，为了向1个选择存储单元写入输入数据DIN，在选择列的位线BL(或BL#)中流过与输入数据DIN相应的方向的数据写入电流。在2单元译码模式下的数据写入时，为了向成组的2个选择存储单元写入反映输入数据DIN的互补数据，在分别与2个选择列对应的位线BL和BL#上流过相互反方向的数据写入电流。
在数据写入时，对非选择列的位线BL(或BL#)，将其两端与同一电压(例如接地电压Vss)连接，以使不流过原本有意流过的电流。另外，在数据写入以外的期间，各位线驱动器30、35使对应的位线BL、BL#处于浮置状态。
下面对数据写入电路40的结构和写入控制信号WTa0、WTa1、WTb0、WTb1的设定等的数据写入工作的细节进行说明。
对虚设位线DBL0和DBL1的两端，同样地也配置位线驱动器30和35。严格地说，在通常工作时，不必对一度写入了规定数据的虚设存储单元DMC进行数据写入。因此，在对应于虚设存储单元DMC的区域，本来不必配置位线驱动器30、35和写数字线WDL。但是，为了确保在存储单元阵列10内及其周边区域的形状连续性，使制造工艺变得容易，对虚设位线DBL0和DBL1也配置了位线驱动器30、35，写数字线WDL被配置成也通过与虚设存储单元DMC对应的区域。
但是，为防止向虚设存储单元DMC中的误写入，与虚设位线DBL0对应的驱动晶体管32和36的栅极被固定于接地电压Vss，使得对虚设位线DBL0不流过用于写入电阻Rmin的数据写入电流(例如-Iw)。同样，与虚设位线DBL1对应的驱动晶体管31和37的栅极被固定于接地电压Vss，使得对虚设位线DBL1不流过用于写入电阻Rmax的数据写入电流(例如+Iw)。
下面对与数据读出有关的结构进行说明。
MRAM器件1还包含读出数据线RDL1、RDL2；基准数据线DLr0、DLr1；虚设选择门DSG0、DSG1；电流供给晶体管50～53；数据读出电路60；以及输出缓冲器70。
电流供给晶体管50和51例如由N沟道MOS晶体管构成，并分别连接在读出数据线RDL1和RDL2与电源电压Vcc#之间。电流供给晶体管52和53例如由N沟道MOS晶体管构成，并分别连接在基准数据线DLr0和DLr1与电源电压Vcc#之间。电流供给晶体管50～53的每一个具有相同的电流供给驱动能力，各栅极例如与电源电压Vcc#连接。据此，读出数据线RDL1、RDL2和基准数据线DLr0、DLr1的每一个被电源电压Vcc#上拉。另外，也可制成对电流供给晶体管50～53的栅极输入在数据读出工作时被激活的信号，仅在数据读出工作时用电源电压Vcc上拉读出数据线和基准数据线的结构。
虚设选择门DSG0连接在虚设位线DBL0与基准数据线DLr0之间，响应于虚设控制信号DSL0的激活(H电平)而导通。虚设选择门DSG1连接在虚设位线DBL1与基准数据线DLr1之间，响应于虚设控制信号DSL1而导通或关断。虚设选择门DSG0、DSG1例如由N沟道MOS晶体管构成。虚设控制信号DSL0和DSL1两者在1单元译码模式下被设定为H电平，在2单元译码模式下被设定为L电平。
另外，读出选择门RSGa、RSGb、RSGa#、RSGb#和虚设选择门DSG0、DSG1的每一个在数据读出以外的期间，无论译码模式和列选择结果如何，皆被强行关断。
数据读出电路60包含开关61、62；读出放大器64～66；以及闩锁电路68。开关61有选择地将读出数据线RDL2和基准数据线DLr1的一方与节点N1连接。开关62有选择地将读出数据线RDL2和基准数据线DLr0的一方与节点N3连接。节点N2与读出数据线RDL1连接。
读出放大器64将节点N1对节点N2的电压差(或电流差)进行放大，读出放大器65以与读出放大器64相反的极性将节点N3对节点N2的电压差(或电流差)进行放大。读出放大器66进而对读出放大器64与65的输出之差进行放大。闩锁电路68考虑到读出放大器64～66的放大工作的所需时间，在从读出放大器66输出的信号达到规定电平以上的振幅的时刻，对读出放大器66的输出进行闩锁。输出缓冲器70将闩锁电路68的闩锁数据作为输出数据DOUT输出至数据端子4a。
下面对各译码模式下的数据读出进行详细说明。
图4是说明MRAM器件1中的在1单元译码模式下的数据读出的电路图。
参照图4，在数据读出工作时，响应于行地址RA，选择行的读字线RWL被激活至H电平，对应的存储单元MC和虚设存储单元DMC中存取晶体管ATR导通。据此，各位线BL、BL#和虚设位线DBL0、DBL1经对应的隧道磁阻元件TMR被下拉至接地电压Vss。
如已说明的那样，在1单元译码模式下，列选择部27使选择列的位线BL(或BL#)与读出数据线RDL1连接，使读出数据线RDL2不与任何一条位线连接。因此，在读出数据线RDL1上产生相应于选择存储单元的电阻Rmax或Rmin(即存储数据)的电流和电压。
另一方面，由于虚设选择门DSG0和DSG1两者皆导通，所以在基准数据线DLr0中产生与电阻Rmax相应的电流和电压，在基准数据线DLr1中产生与电Rmin相应的电流和电压。
开关61和62，在1单元译码模式下将基准数据线DLr1和DLr0分别与节点N1和N3连接。其结果是，读出放大器64将对选择存储单元和虚设存储单元DMC(电阻为Rmin)两者的存取结果进行比较，读出放大器65将对选择存储单元和虚设存储单元DMC(电阻为Rmax)两者的存取结果进行比较。其结果是，读出放大器64和65中的一个的输出几乎无振幅，与此相对照，另一个的输出根据选择存储单元的存储数据以不同的极性振动。因此，通过由读出放大器66将读出放大器64和65的输出进一步进行放大，可以从选择存储单元读出存储数据。
图5是说明MRAM器件1中的在2单元译码模式下的数据读出的电路图。
参照图5，在2单元译码模式下的行选择与1单元译码模式相同地进行，即，各位线BL、BL#和虚设位线DBL0、DBL1经对应的隧道磁阻元件TMR被下拉至接地电压Vss。
如已说明的那样，在2单元译码模式下，列选择部27使选择列的位线BL和BL#分别与读出数据线RDL1和RDL2连接。因此，在读出数据线RDL1和RDL上产生相应于2个选择存储单元的每一个的电阻(即存储数据)的电流和电压。另一方面，虚设选择门DSG0和DSG1两者皆关断。
开关61和62在2单元译码模式下将读出数据线RDL2分别与节点N1和N3连接。其结果是，读出放大器64和65以相互相反的极性将对分别写入了互补数据的2个选择存储单元的每一个的存取结果进行比较。其结果是，读出放大器64和65的输出根据选择存储单元的存储数据以各不相同的极性振动。因此，通过由读出放大器66对读出放大器64和65的输出进一步进行放大，可以检测选择存储单元的电阻更接近于Rmax和Rmin的哪一个。其结果是，能能够读出选择存储单元的存储数据。
下面对各译码模式下的数据写入进行详细说明。
图6是示出图1所示的数据写入电路40的结构的电路图。
参照图6，数据写入电路40包含与各奇数列对应地设置的传输门41、42，闩锁电路44和驱动控制电路46；以及与各偶数列对应地设置的传输门41#、42#，倒相器43，闩锁电路44#和驱动控制电路46#。
传输门41和42并联连接在向数据端子4b传送输入数据DIN的写入数据线DL与闩锁电路44之间。传输门41和42由N沟道MOS晶体管构成，对它们的栅极分别输入用图1说明的译码选择部MSGa和MSGb的输出。
倒相器43使写入数据线DL上的输入数据DIN反转并输出。传输门41#连接在写入数据线DL与闩锁电路44#之间，传输门42#连接在倒相器43的输出节点与闩锁电路44#之间。传输门41#和42#由N沟道MOS晶体管构成，对它们的栅极分别输入用图1说明的译码选择部MSGa#和MSGb#的输出。
因此，在1单元译码模式下，在与选择存储单元对应的1个选择列中，传输门41或41#导通，输入数据DIN被传送至对应的闩锁电路44或44#中，并作为写入数据WD保持在其中。
另一方面，在2单元译码模式下，在与选择存储单元对应的成对的2个选择列的每一列中，传输门42和42#导通。其结果是，输入数据DIN及其反转数据分别被传送至分别与2个选择列对应的闩锁电路44或44#中，并作为写入数据WD保持在其中。
驱动控制电路46、46#各自根据对应的存储单元列的选择结果和被闩锁在对应的闩锁电路44、44#中的写入数据WD，生成控制对应的位线驱动器30、35的工作的写入控制信号WTa0、WTa1、WTb0、WTb1。
分别与奇数行和偶数行对应的驱动控制电路46和46#的工作是共同的。各驱动控制电路的工作对1单元译码模式和2单元译码模式两者也是共同的。
各驱动控制电路46、46#在数据写入以外的期间(控制信号WE＝L电平)，或者尽管在数据写入时，但对应的存储单元列是非选择列的场合，即对应的译码选择部MSGa、MSGb(或MSGa#、MSGb#)的输出中的任何一个皆是L电平的场合，为了进行非写入工作，将写入控制信号WTa0、WTa1、WTb0、WTb1的每一个都设定为L电平。因此，在非写入工作时，对应的位线BL(BL#)被设定为浮置状态。
与此相对照，在数据写入时(WE＝H电平)，而且在对应的存储单元列被选择的场合，即对应的译码选择部MSGa、MSGb(或MSGa#、MSGb#)的输出信号中的至少一个为H电平的场合，各驱动控制电路46、46#根据被闩锁在对应的闩锁电路44、44#中的写入数据WD，设定写入控制信号WTa0、WTa1、WTb0、WTb1。
具体而言，写入控制信号WTa0和WTa1之中的与写入数据WD相应的一方被设定为H电平，另一方被设定为L电平。另外，写入控制信号WTb0和WTb1被设定为分别与写入控制信号WTa0和WTa1互补。例如，当写入数据WD为“H”时，写入控制信号WTa1和WTb0被设定为H电平，写入控制信号WTa0和WTb1被设定为L电平。其结果是，在选择列的位线上，在从位线驱动器30向35的方向流过数据写入电流+Iw。与此相对照，当写入数据WD为“L”时，写入控制信号WTa0和WTb1被设定为H电平，写入控制信号WTa1和WTb0被设定为L电平。其结果是，在选择列的位线上，在从位线驱动器35向30的方向流过数据写入电流-Iw。
在数据写入电路40中，与各奇数列和各偶数列对应地设置了同样的结构。另外，也可以使位线驱动器30、35的驱动电压为接地电压Vss和电源电压Vcc以外的独立的电压。
另外，如已说明的那样，在选择行的写数字线WDL上流过规定方向的数据写入电流。流过写数字线WDL的数据写入电流在存储单元MC中沿难磁化轴方向产生磁场。另一方面，流过位线BL、BL#的数据写入电流在存储单元MC中沿易磁化轴方向产生磁场。与位线BL、BL#上的数据写入电流的方向相应的写入数据被磁写入到对应的写数字线WDL和位线BL、BL#两方流过数据写入电流的存储单元MC。
其结果是，在1单元译码模式下的数据写入时，对1个选择存储单元写入输入数据DIN，在2单元译码模式下的数据写入时，对成组的2个选择存储单元的一个(奇数列)写入输入数据DIN，对另一个存储单元(偶数列)写入输入数据DIN的反转数据(互补数据)。
这样，可以响应于作为电信号的模式控制信号MDS，与1单元译码模式和2单元译码模式对应地切换数据读出和数据写入工作。
图7是说明图1所示的MRAM器件中的数据读出和数据写入工作的工作波形图。
参照图7，时钟信号CLK以规定的周期重复H电平(激活状态)和L电平(非激活状态)。时钟信号CLK的激活边沿用时刻T0～T7表示。在图7中，由于每2个时钟周期进行1次数据读出动作或数据写入动作，所以分别称时刻T0～T2、T2～T4、T4～T6和T6～T8(未图示)的各2时钟周期为周期91、92、93和94。
当向MRAM器件1发出工作指令时，在各周期开始时的时钟激活边沿，芯片选择信号CS被激活至H电平。在写指令(数据写入指令)输入时，指令控制信号WCMD与芯片选择信号CS一并被激活为H电平。同样，在读指令(数据读出时)输入时，指令控制信号RCMD与芯片选择信号CS一并被激活为H电平。
在各个周期，根据在相当于周期开始时的时钟激活边沿的模式控制信号MDS的电平，设定译码模式为1单元译码模式和2单元译码模式的某一个。
在周期91开始的时刻T0，输入写指令，因为模式控制信号MDS为L电平，所以指定与输入地址对应的1个选择存储单元作为存取对象的1单元译码模式。进而，为了指定1个选择列，译码控制信号SCD0被设定为H电平，译码控制信号SCD1被设定为L电平。图中虽未示出，但译码控制信号DCD根据模式控制信号MDS被设定为L电平。
在周期91中，响应于写指令的输入，在选择行的写数字线WDL上流过数据写入电流，输入数据DIN作为写入数据WD被闩锁在选择列的闩锁电路44中。对选择列的位线BL供给响应于对应的闩锁电路44中的写入数据WD的数据写入电流。其结果是，对与在时刻T0输入的地址对应的1个选择存储单元，写入了输入数据DIN。
另外，对位线BL的数据写入电流的供给在从对写数字线WDL的数据写入电流的供给开始延迟ΔTw后的时刻进行。借助于设定这样的时间差，可以使选择存储单元中的隧道磁阻元件TMR的磁化方向的反转工作稳定。具体地说，首先，从写数字线WDL在难磁化轴方向施加磁场，决定各磁区的旋转方向，其后，借助于从位线BL在易磁化轴方向施加磁场，使磁化方向旋转，求得上述反转工作的稳定。
另外，将流过写数字线WDL的数据写入电流的上升时的斜率TC1设定成比流过位线BL的数据写入电流的上升时的斜率TC2大。这样的斜率TC1和TC2的设定例如可以借助于将图1所示的驱动晶体管23的电流驱动能力设定成比图1所示的驱动晶体管31、32、36、37的每一个的电流驱动能力大来实现。
一般说来，流过位线BL的数据写入电流的变化过大时，有如下倾向：在上述各磁区的旋转工作的终点，磁区振动，不稳定状态加长。因此，如上所述，借助于减小位线BL上的数据写入电流上升时的斜率，可以求得上述反转工作的稳定。借助于这些数据写入电流的供给开始时的控制，可以求得对选择存储单元的数据写入稳定。
在周期92开始的时刻T2，输入读指令，并且模式控制信号MDS被设定为L电平，与周期91一样，1单元译码模式被指定。还有，与周期91一样，译码控制信号SCD0被设定为H电平，译码控制信号SCD1被设定为L电平。
在周期92中，响应于在时刻T2输入的地址(未图示)，选择行的读字线RWL被激活至H电平，在选择列的位线BL上产生相应于选择存储单元的存储数据的电流和电压。如用图4说明的那样，在1单元译码模式下，根据经选择列的位线BL对选择存储单元的存取和对电阻Rmax和Rmin的虚设存储单元DMC的存取，进行数据读出。据此，在下一个时钟周期的时刻T3可以输出从选择存储单元读出的输出数据DOUT(例如“H电平”)。
在周期93开始的时刻T4，输入写指令，因为模式控制信号MDS为H电平，所以指定构成组的2个选择存储单元作为存取对象的2单元译码模式。据此，译码控制信号SCD0、SCD1皆被设定为L电平。图中虽未示出，但译码控制信号DCD被设定为H电平。
在周期93中，响应于写指令的输入，在选择行的写数字线WDL上流过数据写入电流。另外，如图4所示，利用列选择部27，向分别与2个选择存储单元对应的2个选择列的闩锁电路44和44#传送输入数据DIN及其反转数据。闩锁电路44和44#将传送来的互补数据作为写入数据WD分别进行闩锁。
对分别与2个选择列对应的位线BL和BL#供给具有相应于分别被对应的闩锁电路44和44#闩锁的写入数据WD的方向的数据写入电流。其结果是，对与在时刻T4输入的地址对应的2个选择存储单元并列地写入相应于输入数据DIN的互补数据。
另外，在被供给位线BL、BL#的数据写入电流与被供给写数字线WDL的数据写入电流之间的供给开始时刻和上升时的斜率的设定由于与在周期91中说明过的相同，所以不再重复其详细说明。
另外，在图7中虽然示出了在1个时钟周期中对2个选择存储单元并列地进行数据写入的工作的例子，但也可以将这些数据写入分割成2个时钟周期来进行。这时，可以在该2个时钟周期的每一个中，对选择行的写数字线WDL供给数据写入电流，同时在该2个时钟周期的每一周期中，分别对位线BL和BL#的每一方供给数据写入电流。
在对2个选择存储单元并列地进行数据写入时，由于流过位线BL的数据写入电流局部地集中，所以可能会导致电源电压的瞬时下降等，从而有损工作容限。如果将这些数据写入分割成2个时钟周期进行，可以避免电流集中，从而避免该工作容限降低。
在周期94开始的时刻T6输入读指令，并且模式控制信号MDS被设定为H电平，与周期93一样，2单元译码模式被指定。据此，译码控制信号SCD0、SCD1皆被设定为L电平。图中虽未示出，但译码控制信号DCD被设定为H电平。
在周期94中，响应于在时刻T6输入的地址(未图示)，选择行的读字线RWL被激活为H电平。另外，如图1所示，利用列选择部27，2个选择列的位线BL和BL#分别经读出数据线RDL1、RDL2与数据读出电路60连接。
如图5中说明的那样，在2单元译码模式下，根据经选择列的位线BL和BL#的对存储互补的数据的2个选择存储单元的每一个的存取可以进行数据读出。据此，在下一个时钟周期的时刻T7，输出从选择存储单元读出的输出数据DOUT(例如“L电平”)。
这样，在实施例1的结构中，可以根据模式控制信号MDS的电平，在1单元译码模式与2单元译码模式之间切换对数据读出和数据写入中的存储单元的存取。即，可以在共用的阵列结构中，根据电信号的电平，切换存储1位数据所需要的存储单元的个数。
另外，通过适当地应对地址和模式控制信号，也可以在同一存储单元阵列内设置1单元译码模式下的工作区和2单元译码模式下的工作区。其结果是，本发明实施例1的非易失性存储器能够不改变阵列结构而灵活地应对数据容量优先的应用和数据可靠性优先的应用这两种应用。
特别是对于这些工作区的边界，借助于地址和模式控制信号的设定，也能够不改变阵列结构而利用软件切换设定。据此，本发明实施例1的非易失性存储器还能够实现根据其应用在要求容量的场合增加1单元译码模式下的工作区，在要求数据可靠性的场合增加2单元译码模式下的工作区这样灵活的工作。
另外，借助于使虚设存储单元DMC具有与正规的存储单元MC相同的特性(结构和形状)，无需用于制作虚设存储单元的特别的设计和制造工序，用连续制成的MTJ存储单元的一部分，就能构成虚设存储单元DMC。因此，可以不引起由制造工序的复杂化而产生的芯片面积增大和存储单元阵列的加工容限下降等问题，制造虚设存储单元。特别是，由于能够确保存储单元阵列10内的结构的连续性，所以还能对存储单元MC和虚设存储单元DMC的特性的稳定有所贡献。
另外，在数据读出精度相对差一些的1单元译码模式下，由于能够参照与分别存储H电平和L电平的各存储单元MC具有相同的特性的虚设存储单元组进行数据读出，所以也能提高数据读出精度。
(实施例1的变例1)
在实施例1的变例1中，对用于抑制数据读出电路内的读出放大器的失调，特别是使1单元译码模式时的数据读出更加高精度化的结构进行说明。
参照图8，实施例1的变例1的MRAM器件2与图1所示的实施例1的MRAM器件1相比，在设置了数据读出电路100取代数据读出电路60这一点有所不同。
数据读出电路100包含读出放大器64、66；闩锁电路68；开关101、102；以及电压保持电容器105。
开关101有选择地将读出数据线RDL2、基准数据线DLr0和DLr1中的一条与节点N1连接。节点N2与读出数据线RDL1连接。为使在读出放大器66的输出节点与节点N3之间进行连接或不连接而设置开关102。电压保持电容器105连接在节点N3与接地电压Vss之间，保持节点N3的电压电平。
读出放大器64将节点N1与节点N2的电流差(或电压差)进行放大，并将得到的输出电压进行输出。读出放大器66对节点N3的电压与读出放大器64的输出电压的电压差进行放大。闩锁电路68在数据读出开始后的规定时刻对读出放大器66的输出电压进行闩锁，生成读出数据。
MRAM器件2的其他部分的结构由于与图1所示的MRAM器件1的相同，所以不再重复其详细说明。
图9和图10是说明实施例1的变例1的MRAM器件中的在1单元译码模式下的数据读出工作的电路图。在实施例1的变例1的MRAM器件中，1单元译码模式下的数据读出被分割成2阶段的工作来进行。
参照图9，在1单元译码模式下的数据读出的前半部，首先，开关101将节点N1与基准数据线DLr0和DLr1之中的一条(这里是DLr1)连接。开关102将读出放大器66的输出节点与节点N3连接。
与在实施例1中说明的情形一样，在1单元译码模式下的数据读出中，借助于虚设存储单元DMC，在基准数据线DLr0和DLr1上分别产生与电阻Rmax和Rmin相应的电流和电压。另外，在读出数据线RDL1上产生与选择存储单元的电阻(Rmax或Rmin)相应的电流和电压。
在图9所示的状态下，读出放大器64根据对选择存储单元和虚设存储单元DMC(电阻为Rmin)两者的存取结果的比较生成输出电压。借助于由开关102形成的读出放大器66的反馈环，该状态下的读出结果作为节点N3的电压被电压保持电容器105保持。
参照图10，在从数据读出开始经过规定的期间的时刻，对开关101和102的连接进行了切换。即，在1单元译码模式下的数据读出的后半部，开关101将节点N1与基准数据线DLr0和DLr1之中的另一条(这里是DLr0)连接，开关102将读出放大器66的输出节点与节点N3断开。
在图10所示的状态下，读出放大器64根据对选择存储单元和虚设存储单元(电阻为Rmax)两者的存取结果的比较生成输出电压。另一方面，在图9所示状态下的读出结果，即根据对选择存储单元和虚设存储单元(电阻为Rmin)两者的存取结果的比较而生成的电压被电压保持电容器105保持在节点N3。
其结果是，由于图10的状态下的读出放大器66的输出电压随选择存储单元的存储数据而有不同的极性，所以在考虑到读出放大器64和66的放大工作所需时间的时刻，通过对读出放大器66的输出电压进行闩锁，可以生成输出数据DOUT。
图11是说明实施例1的变例1的MRAM器件中的在2单元译码模式下的数据读出工作的电路图。
参照图11，在2单元译码模式下的数据读出中，开关101将节点N1与读出数据线RDL2连接，开关102将读出放大器66的输出节点与节点N3连接。
如已说明的那样，在2单元译码模式下的数据读出中，存储互补数据的2个选择存储单元分别与读出数据线RDL1和RDL2连接。因此，图11的状态下的读出放大器64可以根据对2个选择存储单元的存取生成与应读出的存储数据的电平相应的电压。
读出放大器64的输出电压被由开关102所形成的反馈环进一步放大。即，2单元译码模式下的数据读出不必像1单元译码模式下的数据读出那样分割成2阶段进行。即，在图11的状态下，在考虑到读出放大器64和66的放大工作所需时间的时刻，通过对读出放大器66的输出电压进行闩锁，可以生成从选择存储单元的读出数据。
其结果是，与在实施例1的读出的路60中分别用读出放大器64和65在选择存储单元与2种电阻的虚设存储单元的每一个之间进行存取结果的比较相对照，在实施例1的变例1的数据读出电路100中用共用的读出放大器64在选择存储单元与2种电阻的虚设存储单元的每一个之间进行存取结果的比较。因此，可以抑制由读出放大器的元件之间的分散性产生的偏移，能够提高数据读出精度。
图12是说明实施例1的变例1的MRAM器件的工作的工作波形图。
参照图12，与图7相同，具有规定周期的时钟信号CLK的激活边沿分别以时刻T0～T7表示，用于进行1次数据读出或数据写入的每2个时钟周期分别用周期111～114表示。
参照图12，在周期111开始的时刻T0，与图7相同，1单元译码模式下的数据写入被指定。因此，与图7所示的周期91一样，根据在时刻T0输入的地址，在选择行的写数字线WDL和选择列的位线BL两者之中流过数据写入电流。据此，在周期111中，对1个选择存储单元写入了在时刻T0输入、被闩锁电路44闩锁的输入数据DIN(写入数据WD)。
在周期112开始的时刻T2，与图7相同，1单元译码模式下的数据读出被指定。在周期112的前半个时钟周期(时刻T2～T3)，实现图9所示的工作状态，响应于选择行的读字线RWL的激活，对选择存储单元进行存取，在选择列的位线BL中产生与选择存储单元的电阻(Rmax或Rmin)相应的电流和电压。另外，对2种电阻中的一种(例如Rmin)的虚设存储单元并行地进行存取，将表示这些存取的比较结果的电压保持在数据读出电路100中的节点N3上。
在后半个时钟周期(时刻T3～T4)，实现图10所示的工作状态，与前半个时钟周期相同，并列地进行对选择存储单元的存取以及对2种电阻中的另一种(例如Rmax)的虚设存储单元的存取。在数据读出电路100中，将基于在节点N3上保持的前半个时钟周期中的存取比较结果的电压与基于在后半个时钟周期中得到的存取比较结果的电压进行比较。据此，在周期112中，可以读出1个选择存储单元的存储数据。其结果是，在下一个时钟周期的时刻T4，可以输出从选择存储单元读出的输出数据DOUT(例如“H电平”)。
在周期113开始的时刻T4，与图7相同，2单元译码模式下的数据写入被指定。周期113中的工作由于与在图7所示的周期93中的相同，所以不再重复其详细说明。
另外，在下一个周期114开始的时刻T4，与图7相同，2单元译码模式下的数据读出被指定。如在周期112中说明的那样，不必像1单元译码模式时那样，将数据读出分割成2阶段进行。因此，在周期114中，可以在最初的时钟周期(时刻T6～T7)内，根据对分别存储互补数据的2个选择存储单元的存取，即根据分别与2个选择存储单元连接的选择位线BL、BL#中的电流差(或电压差)，进行数据读出。据此，可以在下一个时钟周期的时刻T7使输出数据DOUT(例如“L电平”)输出。
(实施例1的变例2)
在实施例1的变例2中，也示出了用于提高1单元译码模式时的数据读出精度的结构。
参照图13，实施例1的变例2的MRAM器件2#与图1所示的实施例1的MRAM器件1相比，在还设置了短路开关140这一点有所不同。短路开关140具有并联连接在虚设位线DBL0与DBL1之间的P沟道MOS晶体管141和N沟道MOS晶体管142。
虚设选择信号DSL0(或DLS1)被输入至晶体管142的栅极，被倒相器143反转了的虚设选择信号DSL0(或DLS1)被输入至晶体管141的栅极。因此，在虚设选择门DSG0和DSG1导通时，短路开关140导通，使虚设位线DBL0与DBL1之间短路。
据此，对虚设位线DBL0与DBL1的电压和通过电流进行了平均。其结果是，在虚设位线DBL0和DBL1中产生电阻Rmin与Rmax的中间电平，即(Rmax+Rmin)/2的电阻被连接的状态下的电流和电压。因此，在基准数据线DLr0和DLr1两者之中也产生与该中间电平的电阻对应的电流和电压。
其他部分的结构和工作由于与实施例1的MRAM器件1的相同，所以不再重复其详细说明。
借助于制成这样的结构，在数据读出电路60中，在1单元译码模式下的数据读出时，读出放大器64和65将产生了与选择存储单元的电阻(Rmax或Rmin)相应的电压、电流的读出数据线RDL1同各自产生了与中间电平的电阻相应的电流、电压的基准数据线DLr0和DLr1进行比较。其结果是，在读出放大器64和65的输出中产生与选择存储单元的存储数据相应的、极性不同的振幅。因而，即使在因读出放大器64和65中的元件之间存在分散性，在一个读出放大器中不能得到充分的振幅的场合，若在另一读出放大器中能得到充分的振幅，也可使数据正常读出，因而能够得到高精度的数据读出。
关于2单元译码模式下的数据读出工作，以及1单元译码模式下和2单元译码模式下的数据写入工作，由于与在实施例1中说明的相同，所以不再重复其详细说明。
(实施例2)
在实施例1及其变例1、2中，示出了虚设存储单元被配置为形成虚设单元列的阵列结构，而在实施例2中，将对虚设存储单元被配置为形成虚设单元行的情形的结构进行说明。
参照图14，实施例2的MRAM器件3包含多个存储单元块10A、10B、10C、10D。
各存储单元块10A、10B、10C、10D具有相同的结构，具有配置成行列状的多个MTJ存储单元。MTJ存储单元中的至少一行部分作为虚设存储单元DMC而被使用。虚设存储单元DMC被配置为形成虚设单元行14。虚设存储单元DMC预先被写入与电阻Rmin对应的数据，并固定地存储该数据。
其余的MTJ存储单元作为正规的存储单元MC而被使用。但是，端部的存储单元列15和16作为备用列而被使用，还有，至少1个存储单元行作为备用行17而被使用。由于备用列15和16各自都具有正规的存储单元MC和虚设存储单元DMC这两种存储单元，所以可以将两者进行置换。备用行17虽然仅由正规的存储单元MC形成，但由于与实施例1一样，存储单元MC和虚设存储单元DMC具有相同的结构，仅在是否固定地保持规定数据(电阻Rmin)这一点有所不同，所以也能用备用行17置换存储单元MC的行和虚设单元行14的任何一个行。
分别与存储单元MC的行对应地配置了读字线RWL和写数字线WDL，与虚设单元行14对应地设置了虚设读字线DRWL和虚设写数字线DWDL。同样，对备用行17设置了备用读字线SRWL和备用写数字线SWDL。
行译码器20根据行地址RA产生用于有选择地激活读字线RWL和写数字线WDL的行译码信号(未图示)。
虚设译码器20d根据块选择信号BS，在数据读出时对虚设读字线DRWL的激活进行控制。
备用译码器20s响应于备用启动信号SE，在数据读出和数据写入时分别对备用读字线SRWL和备用写数字线SWDL的激活进行控制。
分别与存储单元MC的列对应地设置了位线BL，分别与备用列15和16对应地设置了备用位线SBL1和SBL2。位线BL和备用位线SBL1、SBL2皆为存储单元MC和虚设存储单元DMC所共有。另外，分别与存储单元块10A、10B、10C、10D对应地设置了读出数据线RDLA、RDLB、RDLC、RDLD。
在存储单元块10A、10B、10C、10D的每一个块中，配置了读出数据线RDLA、RDLB、RDLC、RDLD中的对应的1条和用于控制各位线之间的连接的读出选择门RSG。在读出数据线RDLA、RDLB、RDLC、RDLD与备用位线SBL1、SBL2之间设置了备用选择门SSG1、SSG2。
下面将要作详细说明，多个存储单元块中的每2个构成一对。例如，存储单元块10A和10B构成一对。存储单元块10C和10D，像存储单元块10A和10B那样也构成一对。
在2单元译码模式下，利用在成对的2个存储单元块的每一块中包含的与同一地址对应的各1个存储单元存储1位数据。在数据写入时，以在选择存储单元块和与选择存储单元块配对的存储单元块中包含的该各1个的存储单元为存取对象写入互补的数据，在数据读出时，该各1个的存储单元的每一个也为存取对象。
另一方面，在1单元译码模式时，由各存储单元块中的各存储单元存储1位数据。即，在数据写入时，以选择存储单元块中的1个选择存储单元为存取对象写入数据，在数据读出时，该1个选择存储单元和与选择存储单元块配对的非选择存储单元块中的虚设存储单元DMC成为存取对象。
列译码器25和数据读出电路150为成对的存储单元块，例如存储单元块10A和存储单元块10B所共有。
以读字线RWL和写数字线WDL为代表的、用于进行行选择的信号线组以被多个存储单元块共有的方式延伸配置。即，存储单元块10A和10C，借助于共用的读字线RWL、写数字线WDL、虚设读字线DRWL、备用读字线SRWL和备用写数字线SWDL，在数据读出时和数据写入时进行行选择。同样，在存储单元块10B和10D中，也借助于共用的信号线组，在数据读出时和数据写入时进行行选择。
在数据读出时，在1单元译码模式下，与选择存储单元块的选择行对应的读字线RWL被激活至H电平，与选择存储单元块配对的非选择存储单元块的虚设读字线DRWL被激活。另外，在2单元译码模式下，成对的2个存储单元块的每一块中与选择行对应的读字线RWL被激活至H电平。
在数据写入时，在1单元译码模式下，与选择存储单元块的选择行对应的写数字线WDL被激活至H电平，在2单元译码模式下，成对的2个存储单元块的每一块中与选择行对应的写数字线WDL被激活至H电平。
在选择行含有不良存储单元的场合，在数据读出和数据写入这两种情况下，均分别取代读字线RWL和写数字线WDL，备用读字线SRWL和备用写数字线SWDL被激活。
图15是说明图14所示的MRAM器件中的数据读出和数据写入结构的电路图。在图15中，代表性地示出了存储单元块10A及与之对应的结构。
如在图14中说明的那样，存储单元块10A由多个MTJ存储单元构成，除正规的存储单元MC外，还具有形成虚设单元行14的虚设存储单元DMC，备用列15、16和备用行17。
行选择部22的结构与图1所示的行选择部22的相同，驱动晶体管23d和24d分别连接在虚设译码器20d与虚设读字线DRWL和虚设写数字线DWDL之间。另一方面，对备用行17，驱动晶体管23s和24s分别连接在备用译码器20s与备用读字线SRWL和备用写数字线SWDL之间。控制信号RE被输入至驱动晶体管23、23d、23s各自的栅极，控制信号WE被输入至驱动晶体管24、24d、24s的栅极。
下面对与数据写入有关的结构进行说明。
与位线BL、备用位线SBL1和SBL2的每一种对应地配置了与图1相同的位线驱动器30、35。位线驱动器30和35的工作由于与在实施例1中说明的相同，所以不再重复其详细说明。还有，虽然省略了图示，但与图1一样，设置了生成对各存储单元列设定的写入控制信号WTa0、WTa1、WTb0、WTb1的数据写入电路。
在1单元译码模式下的数据写入中，在选择行的写数字线WDL和选择列的位线BL(或备用位线SBL1、SBL2)中分别流过数据写入电流，对1个选择存储单元进行数据写入。
与此相对照，在2单元译码模式下的数据写入时，在存储单元块10A中，与1单元译码模式时一样，对1个选择存储单元写入输入数据，并且与此并行地也在配对的存储单元块10B中，对被同一地址指定的1个选择存储单元写入输入数据的反转数据。
下面对与数据读出有关的结构进行说明。
分别与读出数据线RDLA和RDLB对应地设置了电流供给晶体管50A和50B。电流供给晶体管50A和50B的工作和功能由于与图1所示的各电流供给晶体管50～53的相同，所以不再重复其详细说明。
与各存储单元列对应地设置的读出选择门RSG响应于对应的列选择部CSG的输出信号而导通或关断。各列选择部CSG的输出根据对成对的存储单元块的每一对独立地生成的列译码信号CDSA、CDSB进行设定。在1单元译码模式下，在选择存储单元块中，与选择列对应的读出选择门导通，选择列的位线BL与读出数据线RDLA(或RDLB)连接。
与此相对照，在2单元译码模式下，在成对的存储单元块10A和10B的每一块中，与选择列对应的读出选择门RSG导通。据此，读出数据线RDLA和RDLB与在存储单元块10A和10B的每一块中选择的位线BL连接。
若是在含有不良存储单元的存储单元列被选择的场合，取代读出选择门RSG，备用选择门SSG1或SSG2被导通。其结果是，在1单元译码模式下，在选择存储单元块中，取代不良存储单元列的位线BL，备用位线SBL1或SBL2与读出数据线RDLA(或RDLB)连接。另一方面，在2单元译码模式下，在选择存储单元块及与之配对的存储单元块中，取代不良存储单元列的位线BL，备用位线SBL1或SBL2与读出数据线RDLA或RDLB连接。
虽然省略了部分图示，但与存储单元块10A和10B各自对应地设置了相同的结构。
为成对的存储单元块10A和10B共有的数据读出电路150包含读出放大器64～66，闩锁电路68，开关151、152和基准电阻附加电路155。
开关151有选择地使读出数据线RDLA和RDLB中的一条与节点N1和节点N 3的每一个连接。开关152有选择地使读出数据线RDLA和RDLB中的一条与节点N4连接。基准电阻附加电路155被设置在节点N2与N4之间。
参照图16，基准电阻附加电路155包含开关156、157、基准电阻158和旁路路径159。开关156和157响应于模式控制信号MDS切换节点N2与N4之间的连接关系。
具体而言，在1单元译码模式下，开关156和157将节点N2与N4经基准电阻158进行连接。基准电阻158具有小于ΔR的电阻，最好具有电阻ΔR/2(ΔR＝Rmax-Rmin)。其结果是，虚设存储单元DMC与基准电阻158的电阻之和为(Rmin+ΔR/2)，为选择存储单元的2种电阻Rmin与Rmax的中间电平。
与此相对照，在2单元译码模式下，开关156和157经旁路路径159将节点N2与N4进行连接。经旁路路径159的电阻的理想值为0。
读出放大器64～66和闩锁电路68的工作由于与图1所示的数据读出电路60的相同，所以不再重复其详细说明。
下面用图17对1单元译码模式下的数据读出进行说明。
如已说明的那样，在1单元译码模式下，成对的存储单元块10A和10B中的一个块作为选择存储单元块而包含数据读出对象的存储单元。开关151使读出数据线RDLA和RDLB中的与选择存储单元块对应的一条与节点N1和节点N3的每一个连接。开关152使读出数据线RDLA和RDLB中的与非选择块对应的另一条与节点N4连接。例如，在存储单元块10A被选择的场合，开关151使读出数据线RDLA与节点N1和节点N3两者连接，开关152使读出数据线RDLB与节点N4连接。
其结果是，节点N1和N3的每一个皆与选择存储单元耦合，节点N2经基准电阻附加电路155中的基准电阻158与非选择存储单元块中的虚设存储单元DMC连接。
因此，读出放大器64和65，将对具有电阻Rmax或Rmin的选择存储单元的存取与对虚设存储单元的存取的比较结果，以相反的极性分别进行放大并输出。如已说明的那样，对虚设存储单元的存取路径的电阻被设定为Rmax与Rmin的中间电平。其结果是，可以根据对选择存储单元块中的选择存储单元和对非选择存储单元块中的虚设存储单元的存取进行1单元译码模式下的数据读出。
下面对2单元译码模式下的数据读出进行说明。
在2单元译码模式下，由于在存储单元块10A和10B的每一块中与输入地址对应的读字线RWL(或备用读字线SRWL)被激活，所以存储互补的数据的2个选择存储单元与读出数据线RDLA和RDLB的每一条连接。
开关151将读出数据线RDLA与节点N1和节点N3的每一个连接，开关152将读出数据线RDLB与节点N4连接。因此，存储单元块10A中的选择存储单元与节点N1和N3电耦合，存储单元块10B中的选择存储单元与节点N2电耦合。
在2单元译码模式下，由于基准电阻附加电路155经旁路路径159将节点N2与N4进行连接，所以在节点N4与N2之间不附加新的电阻。因此，读出放大器64和65能够输出以相反的极性分别将分别存储互补数据的2个选择存储单元的电阻差进行了放大的电信号。其结果是，数据读出电路150能够根据对分别属于成对的存储单元块的2个选择存储单元的存取，进行数据读出。
这样，在实施例2的MRAM器件中，也能够根据作为电信号的模式控制信号MDS的电平，在1单元译码模式和2单元译码模式之间，切换数据读出和数据写入时对存储单元的存取。即，可以在共用的阵列结构中，根据电信号的电平切换存储1位数据所需要的存储单元的个数。另外，借助于对地址和模式控制信号适当地进行应对，还能在同一存储单元阵列内设置1单元译码模式下的工作区和2单元译码模式下的工作区。
其结果是，与实施例1的非易失性存储器一样，能够不改变阵列结构而灵活地应对数据容量优先的应用和数据可靠性优先的应用的这两种应用，同时能够根据应用灵活地调整1单元译码模式和2单元译码模式各自的工作区。
还有，与实施例1的非易失性存储器一样，借助于将虚设存储单元DMC制成与正规存储单元MC相同的结构和形状，可以对制造工序的简化以及对存储单元MC和虚设存储单元DMC的特性稳定作出贡献。
另外，在实施例2的结构中，在1单元译码模式下，由于以各自属于不同存储单元块的选择存储单元和虚设存储单元作为存取对象，所以能够在配置了虚设单元行14的各存储单元块中，不引起存储单元MC和虚设存储单元DMC对与输入地址相应的位线BL(和备用位线SBL1、SBL2)的连接控制复杂化，而在读字线RWL与位线BL的各个交点处配置正规的存储单元MC，从而提高了各存储器阵列的集成度。
(实施例2的变例)
在实施例2的变例中，对作为实施例2的MRAM器件的配置，在2单元译码模式下对同一存储单元块内的2个存储单元进行存取的结构进行说明。
图18是示出实施例2的变例的MRAM器件3#的结构的电路图。
参照图18，MRAM器件3#与图15所示的实施例2的MRAM器件3相比，在与各存储单元块对应地配置了2条读出数据线这一点以及各存储单元块中的列选择由图1所示的列选择部27执行这一点有所不同。
例如，与存储单元块10A对应地配置了读出数据线RDL1A和RDL2A，与存储单元块10B对应地设置了读出数据线RDL1B和RDL2B。分别与读出数据线RDL1A和RDL2A对应地设置了电流供给晶体管50A和51A，分别与读出数据线RDL1B和RDL2B对应地设置了电流供给晶体管50B和51B。电流供给晶体管50A、51A、50B、51B的每一个都具有与图1所示的电流供给晶体管50～53的每一个相同的结构和功能。
在各存储单元块中，2条读出数据线(例如RDL1A、RDL2A)与各存储单元列的位线BL之间的连接与图1所示的MRAM器件1相同地构成，即，图1所示的列选择部27以被成对的2个存储单元块，例如存储单元块10A和10B所共有的方式配置。
在各存储单元列中，译码选择部MSGa、MSGb(MSGa#、MSGb#)的输出被传送至分别与成对的存储单元块对应的各读出选择门RSGa、RSGb(RSGa#、RSGb#)。
备用选择门SSG1和SSG1#并联地配置在备用位线SBL1与2条读出数据线之间，备用选择门SSG2和SSG2#并联地配置在备用位线SBL2与2条读出数据线之间。
在MRAM器件3#中，不良列的置换以成对的2个存储单元列为单位进行。因此，在包含不良存储单元的存储单元列对被选择的场合，备用选择门SSG1、SSG1#、SSG2、SSG2#的导通和关断根据译码模式，与选择列的读出选择门RSGa、RSGb、RSGa#、RSGb#同样地进行控制。
下面对MRAM器件3#中的数据读出进行说明。
1单元译码模式下的数据读出与实施例2的MRAM器件3相同，根据对选择存储单元块中的选择存储单元和非选择存储单元块中的虚设存储单元DMC两者的存取来进行。
例如，在存储单元块10A是选择块，与之配对的存储单元块10B是非选择存储单元块的场合，在数据读出电路150中，与图15中的1单元译码模式时的工作相同，开关151将读出数据线RDL1A与节点N1和N3的每一个连接，开关152将同非选择存储单元块的虚设存储单元DMC连接的读出数据线RDL2B与节点N4连接。据此，可以与实施例2的MRAM器件同样地进行1单元译码模式下的数据读出。
下面用图19对2单元译码模式下的数据读出工作进行说明。
参照图19，在存储单元块10A是选择存储单元块的场合，与实施例1的MRAM器件1一样，对应于包含选择存储单元的存储单元列对的读出选择门RSGb和RSGb#导通。据此，选择存储单元块的读出数据线RDL1A和RDL2A分别与各自存储互补数据的2个选择存储单元电耦合。数据读出电路150将选择存储单元块的一条读出数据线RDL1A与节点N1和N3的每一个连接，开关152将选择存储单元块的另一条读出数据线RDL2A与节点N1连接。与实施例2的结构一样，在2单元译码模式下基准电阻附加电路155被非激活，在节点N2与N4之间不附加电阻。
因此，数据读出电路150通过与在实施例2中的说明过的情形相同的工作，根据对属于同一存储单元块的、成组的2个选择存储单元的存取，可以进行数据读出。
另外，数据写入时的工作由于与实施例1的MRAM器件1同样地进行，所以不再重复其详细说明。
如上所述，在实施例2的变例的结构中，在2单元译码模式下并列地成为存取对象的2个选择存储单元属于同一存储单元块的结构中，可以得到与实施例2的MRAM器件相同的效果。
(实施例3)
在实施例3中，对代替MTJ存储单元，应用作为不同类型的非易失性存储器而引人注目的OUM(双向统一存储器)单元的结构进行说明。
关于OUM的概要，例如已在《非易失性存储器的最前沿：从闪速存储器走向OUM，美国Intel描绘的未来景象》，日经微器件，2002年3月号，pp.65-78中公开。该OUM单元由薄膜硫属化物层和发热元件构成。该硫属化物根据来自流过数据写入电流的发热元件的加热模式得到无定形态或结晶态。由于硫属化物层的电阻值在无定形态与结晶态互不相同，所以借助于根据写入数据的电平来设定分别与用于得到无定形态和结晶态的2种加热模式对应的数据写入电流的2种供给模式，可以在OUM单元中进行非易失的数据存储。这种OUM单元也包含在本申请发明的非易失性存储器的应用范围内。
图20是说明作为本发明实施例3的非易失性存储器的代表例而示出的OUM器件4的整体结构的电路图。
参照图20，实施例3的OUM器件4在图1所示的实施例1的MRAM器件1的结构中取代配置了MTJ存储单元的存储单元阵列10，设置了配置有OUM单元的存储单元阵列10#，在这一点与MRAM器件1不同。
在存储单元阵列10#中，用配置成行列状的多个OUM单元设置了正规存储单元200和虚设存储单元200d。虚设存储单元200d以形成虚设单元列11#和12#的方式配置，与存储单元200共有存储单元行。
分别与存储单元行对应地配置了字线WL和集电极线CL，分别与存储单元列对应地配置了位线BL。分别与虚设单元列11#和12#对应地设置了虚设位线DBL0和DBL1，以代替位线BL。集电极线CL与接地电压Vss连接。
存储单元200和虚设存储单元200d各自都具有串联连接在对应的位线(或虚设位线DBL0、DBL1)与集电极线CL之间的硫属化物层210和开关晶体管220。
下面对OUM单元的结构和数据存储原理进行说明。
图21是示出由OUM单元构成的存储单元阵列的一部分的平面图。
参照图21，对应于而排列成行列状的字线WL与位线BL的交点配置了具有硫属化物层210的存储单元200。
图22是图21中的P-Q剖面图。
参照图22，开关晶体管220具有在p型区221上形成的n型区222和在n型区222内形成的p型区223。开关晶体管220用由p型区221、n型区222和p型区223构成的pnp型的纵型寄生双极晶体管形成。
n型区222相当于图20和图21所示的字线WL。另外，在硫属化物层210与开关晶体管220之间设置了借助于通过电流而发热的加热元件230。在数据写入时，开关晶体管220导通，同时从位线BL流过经硫属化物层210和加热元件230的数据写入电流。硫属化物层210根据该数据写入电流的供给模式(例如供给期间和供给电流量)发生相变，成为结晶态和无定形态的某一方。硫属化物层210在无定形态时和在晶态时分别具有不同的电阻值。具体地说，无定形态的硫属化物层的电阻值比结晶态时的高。
即，OUM单元与MTJ存储单元一样，根据存储数据而具有电阻Rmax和Rmin中的某一个。另外，MTJ存储单元与OUM单元的数据存储时的电阻虽然各不相同，但在本说明书中，统统用Rmax和Rmin表示与存储数据电平相应的2种电阻。
因此，在数据读出时，借助于使开关晶体管220导通，使不导致相变的电平的数据读出电流通过硫属化物层210，可以根据电阻值差，与MTJ存储单元同样地进行数据读出。
再次参照图20，形成虚设单元列11#的虚设存储单元200d固定地存储预先写入的、与电阻Rmax对应的存储数据。同样，形成虚设单元列12#的各虚设存储单元200d固定地存储预先写入的、与电阻Rmin对应的存储数据。
分别与字线WL对应地设置了字线驱动器240。字线驱动器240根据来自行译码器20的行选择结果，在数据读出以及数据写入时皆将选择行的字线WL激活至H电平。
对于各位线BL和两条虚设位线DBL0、DBL1，取代图1所示的位线驱动器30、35，设置了位线驱动器250。位线驱动器250具有分别连接在电源电压Vcc与对应的位线或虚设位线DBL0、DBL1之间，以及对应的位线或虚设位线DBL0、DBL1与接地电压Vss之间的驱动晶体管251和252。驱动晶体管251和252与驱动晶体管31、32、35、36一样，由N沟道MOS晶体管构成。
各存储单元列中驱动晶体管251和252的通过电流量和电流通过时刻由数据写入电路40#根据列地址CA和输入数据DIN控制。
在实施例3的MRAM器件中，借助于列选择部27在1单元译码模式与2单元译码模式之间进行存取切换。其细节由于与在实施例1中说明的相同，所以不再重复其说明。
如已说明的那样，由于OUM单元与MTJ存储单元的数据存储原理是相同的，只是电阻随存储数据不同而已，所以其数据读出结构基本上可以用同一结构实现。因此，用于数据读出的结构与图1所示的MRAM器件1的相同，设置了读出数据线RDL1、RDL2，基准数据线DLr0、DLr1，读出选择门RSG，虚设选择门DSG0、DSG1，电流供给晶体管50～53，数据读出电路60以及输出缓冲器70。
图23是说明实施例3的OUM器件4中的数据读出的电路图。
参照图23，选择行的字线驱动器240响应于来自行译码器的译码信号，将对应的字线WL(n层)激活为L电平。据此，与实施例1一样，通过使选择行的存储单元200和虚设存储单元200d中的开关晶体管200导通，在1单元译码模式和2单元译码模式这两种模式下对数据读出电路60中的开关61和62进行控制。由此，可以在各译码模式下进行来自选择存储单元的数据读出。
另外，如已说明的那样，电流供给晶体管50～53的电源电压Vcc#必须设定成考虑到数据读出时的OUM单元的通过电流能被抑制到不引起硫属化物层中的相状态变化，即不导致数据写入的电平。
图24是示出实施例3的OUM器件中的数据写入结构的电路图。在图24中，特别示出了图20所示的数据写入电路40#的结构。
参照图24，数据写入电路40#与图6所示的数据写入电路40一样，包含与各奇数列对应地设置的传输门41、42，闩锁电路44和驱动控制电路260；以及与各偶数列对应地设置的传输门41#、42#，倒相器43，闩锁电路44#和驱动控制电路260#。另外，对虚设单元列的虚设位线DBL0、DBL1设置了驱动控制电路262、264。
传输门41、42、41#、42#，倒相器43，闩锁电路44、44#的工作与用图6说明的相同，因而不再重复其详细说明。即，在1单元译码模式下，在与选择存储单元对应的1个选择列中，输入数据DIN被传送至对应的闩锁电路44或44#中，并作为写入数据WD被保持在其中；在2单元译码模式下，在与选择存储单元对应的成对的2个选择列的每一列中，输入数据DIN及其反转数据分别被传送至闩锁电路44和44#中，并作为写入数据WD被保持在其中。
驱动控制电路260、260#各自根据对应的存储单元列的选择结果和被闩锁在对应的闩锁电路44、44#中的写入数据WD，生成控制对应的位线驱动器250的工作的写入控制信号WTA、WTB。
在数据写入以外的期间(控制信号WE＝L电平)，或者即使在数据写入时，但对应的存储单元列为非选择列的场合，各驱动控制电路260、260#为了进行非写入工作，分别将写入控制信号WTA、WTB的每一个设定为L电平。因此，在非写入工作时，对应的位线BL(BL#)被设定为浮置状态。
与此相对照，在数据写入时(WE＝H电平)，而且在对应的存储单元列被选择的场合，各驱动控制电路260、260#根据被闩锁在对应的闩锁电路44、44#中的写入数据WD，设定写入控制信号WTA、WTB。
具体而言，对应的驱动晶体管251、252的导通或关断受写入控制信号WTA和WTB控制。驱动晶体管251、252的导通或关断被控制成具有使硫属化物层210相变为结晶态与无定形态之中的与写入数据WD相应的某一方的模式(例如供给期间和供给电流量)的数据写入电流流过位线BL、BL#。
与各奇数列和各偶数列相对应地设置了相同的结构。另外，也可以使位线驱动器30、35的驱动电压为接地电压Vss和电源电压Vcc以外的独立的电压。
其结果是，与实施例1的MRAM器件一样，在1单元译码模式下的数据写入时，对1个选择存储单元写入输入数据DIN，在2单元译码模式下的数据写入时，对成组的2个选择存储单元的一个(奇数行)写入输入数据DIN，对另一个存储单元写入输入数据DIN的反转数据(互补数据)。这样，可以响应于作为电信号的模式控制信号MDS，与1单元译码模式和2单元译码模式对应地切换数据读出和数据写入工作。
另外，与虚设位线DBL0对应地设置的驱动控制电路262响应于虚设写指令DWE，对虚设位线DBL0供给与电阻Rmax的写入对应的数据写入电流。同样，与虚设位线DBL1对应地设置的驱动控制电路264响应于虚设写指令DWE，对虚设位线DBL1供给与电阻Rmin的写入对应的数据写入电流。
图25是说明实施例3的OUM器件的工作的工作波形图。
参照图25，与图7一样，具有规定周期的时钟信号CLK的激活边沿分别以时刻T0～T6表示。在OUM单元中，由于数据写入工作经硫属化物器件的加热和冷却而进行，所以需要较多的时间。因此，在图25的工作例中，1次数据读出工作在1个时钟周期内进行，1次数据写入工作在2个时钟周期内进行。于是，在图25中示出了分别进行数据写入或数据读出的周期271～275。
参照图25，在周期271开始的时刻T0，1单元译码模式下的数据写入被指定。因此，根据在时刻T0输入的地址，选择行的字线WL被激活至L电平，在选择列的位线BL上流过超过阈值Ioum的数据写入电流。阈值Ioum表示使硫属化物层发生相变所必须的位线通过电流。
其结果是，在周期271中，对1个选择存储单元写入在时刻T0输入、被闩锁在闩锁电路44中的输入数据DIN(写入数据WD)。
在周期272开始的时刻T2，1单元译码模式下的数据读出被指定。在此周期中，译码控制信号SCD0和SCD1分别被设定为H电平和L电平。
因此，根据在时刻T2输入的地址，选择行的字线WL被激活至L电平，在选择列的位线BL上产生不超过阈值Ioum的电平的、相应于选择存储单元的电阻(Rmax或Rmin)的电流(和电压)。
在1单元译码模式下，可以根据经选择列的位线BL对选择存储单元的存取以及对电阻Rmax和Rmin的虚设存储单元200d的存取，进行数据读出。据此，在下一个时钟周期的时刻T3可以输出从选择存储单元读出的输出数据DOUT(例如“H电平”)。
在周期273开始的时刻T3，1单元译码模式下的数据读出被指定。在此周期中，译码控制信号SCD0和SCD1分别被设定为L电平和H电平。因此，根据在时刻T3输入的地址，选择行的字线WL被激活至L电平，在选择列的位线BL#上产生不超过阈值Ioum的电平的、相应于选择存储单元的电阻(Rmax或Rmin)的电流(和电压)。
可以根据经选择列的位线BL#对选择存储单元的存取以及对电阻Rmax和Rmin的虚设存储单元200d的存取，进行数据读出。据此，在下一个时钟周期的时刻T4可以输出从选择存储单元读出的输出数据DOUT(例如“L电平”)。
在周期274开始的时刻T4，2单元译码模式下的数据写入被指定。因此，根据在时刻T4输入的地址，选择行的字线WL被激活至L电平，对分别与成对的2个选择列对应的位线BL和BL#，根据对应的闩锁电路44、44#所闩锁的写入数据WD，供给分别与输入数据DIN及其反转数据对应的数据写入电流。其结果是，在周期274中，对2个选择存储单元并列地写入与输入数据DIN相应的互补数据。
另外，在下一个周期275开始的时刻T6，2单元译码模式下的数据读出被指定。
在周期275中，响应于在时刻T6输入的地址，选择行的字线WL被激活至L电平。另外，借助于列选择部27，成对的2个选择列的位线BL和BL#分别经读出数据线RDL1、RDL2与数据读出电路60连接。
其结果是，可以根据经选择列的位线BL和BL#对存储互补的数据的2个选择存储单元的每一个的存取，进行数据读出。据此，在下一个时钟周期的时刻T7(未图示)，可以输出从选择存储单元读出的输出数据DOUT(例如“L电平”)。
这样，在取代MTJ存储单元应用OUM单元的OUM器件中，也能得到与实施例1的MRAM器件1相同的效果。
另外，在实施例1的变例1、2以及实施例2及其变例的非易失性存储器中，也能基于同样的布局使用OUM单元。
(实施例4)
在实施例4中，对包含在实施例1至3中说明过的、可以根据电信号的电平执行1单元译码模式和2单元译码模式的多个非易失性存储器的阵列块的系统LSI的结构进行说明。
图26是示出作为实施例4的半导体集成电路器件的代表例而示出的系统LSI的结构的概略方框图。
参照图26，实施例4的系统LSI5包括控制器6和多个阵列块BK(1)～BK(8)。阵列块BK(1)～BK(8)的每一个皆可使用在实施例1至3中说明过的非易失性存储器，即MRAM器件1、2、2#、3、3#和OUM器件4的任何一种。另外，关于阵列块的个数，在图26中例示性地设定为8个，但可以设定成任意多的个数。
控制器6对多个阵列块BK(1)～BK(8)分别施加独立的模式控制信号MDS(1)～MDS(8)。据此，阵列块BK(1)～BK(8)可以响应于作为电信号的模式控制信号MDS(1)～MDS(8)，切换优先考虑数据存储容量的1单元译码模式和重视数据可靠性的2单元译码模式而进行工作。如在实施例1中还说明过的那样，也能在同一阵列块内设置1单元译码模式的工作区和2单元译码模式的工作区这两种工作区。
一般说来，在系统LSI中，存储CPU(中央处理装置)的工作指令的代码存储用存储区和用于进行数据处理的数据存储用存储区并存。一般地说，数据存储用存储区要求大容量，而代码存储用存储区优先要求存储数据的可靠性。这样，数据存储用存储区和代码存储用存储区要求有不同的特点，但如果与各区域对应地设计结构不同的阵列块，则会招致设计烦琐、制造成本复杂，从而不能实现低成本。
因此，如实施例4所示的系统LSI那样，借助于制成在各阵列块中能够利用软件切换优先考虑数据存储容量的1单元译码模式和优先考虑存储数据可靠性的2单元译码模式的结构，可以进行采用了共用阵列结构的灵活的存储器设计。。其结果是，可以提高系统LSI内的存储器区域的设定自由度及节省系统LSI开发中的成本和时间。

Claims (15)

1.一种非易失性存储器，其特征在于，包括：
在分别对应于2值的存储数据的电平的第1和第2状态下，在数据读出时流过的电流发生变化的多个存储单元被配置成行列状的存储单元阵列；
用于在上述多个存储单元的每一个存储1位数据的第1模式与上述多个存储单元中的每2个为一组的每一组存储1位数据的第2模式之间切换来根据输入地址对上述多个存储单元进行存取的存取控制电路；
从上述多个存储单元之中的被上述存取控制电路选择为存取对象的选择部分进行数据读出的数据读出电路；以及
对上述多个存储单元之中的上述选择部分进行数据写入的数据写入电路。
2.如权利要求1所述的非易失性存储器，其特征在于：
上述存取控制电路根据电信号控制上述存取的切换。
3.如权利要求1所述的非易失性存储器，其特征在于：
上述存取控制电路在上述第1模式下根据地址信号将上述多个存储单元中的1个存储单元选择为上述选择部分，
上述存取控制电路在上述第2模式下，根据地址信号，将构成被选择为上述存取对象的上述组的2个存储单元，选择为上述选择部分。
4.如权利要求3所述的非易失性存储器，其特征在于：
上述数据写入电路在上述第2模式下对被上述存取控制电路选择的上述2个存储单元分别写入互补电平的数据。
5.如权利要求3所述的非易失性存储器，其特征在于：
上述存储单元阵列还包含为在上述数据读出时与上述多个存储单元中的1个进行比较而设置的虚设单元，
上述数据读出电路在上述第1模式下，根据对被上述存取控制电路选择的上述1个存储单元与上述虚设单元两者的存取的比较，进行上述数据读出，
上述数据读出电路在上述第2模式下，根据对被上述存取控制电路选择的上述2个存储单元的每一个进行的存取，进行上述数据读出。
6.如权利要求5所述的非易失性存储器，其特征在于：
上述数据读出电路包括：
在上述第1和第2模式下，分别与被上述存取控制电路选择的上述1个存储单元和上述2个存储单元中的一个进行电连接的第1节点；
第2节点，与读出数据线连接；
输出将上述第1与第2节点之间的电压差和电流差中的一个进行放大而得到的电压的第1放大器；
在上述第1模式下将上述虚设单元与上述第1节点电耦合，而在上述第2模式下将被上述存取控制电路选择的上述2个存储单元中的另一个与上述第1节点进行电连接的第1开关电路；
第3节点；
对从上述第1放大器输出的上述电压与第3节点的电压的电压差进行放大的第2放大器；
第2开关电路，连接于所述第3节点与所述第2放大器的输出节点之间，在上述数据读出工作开始后的规定期间，将上述第2放大器的输出节点与上述第3节点进行电连接，并且在经过上述规定期间后使上述输出节点与上述第3节点电隔离；以及
在经过上述规定期间后，根据上述输出节点的电压生成读出数据的闩锁电路。
7.如权利要求1所述的非易失性存储器，其特征在于：
包含多个上述存储单元阵列，
对应于上述多个存储单元阵列中的每一个存储单元，设置上述存取控制电路、上述数据读出电路和上述数据写入电路，
分别与上述多个存储单元阵列对应的多个上述存取控制电路各自根据独立的电信号控制上述存取的切换。
8.如权利要求1所述的非易失性存储器，其特征在于：
上述多个存取单元的每一个包含：
具有固定的磁化方向的第1磁性体层；
在与由根据写入的数据的电平进行控制的数据写入电流产生的磁场相应的方向磁化的第2磁性体层；以及
在上述第1与第2磁性体层之间形成的绝缘膜。
9.如权利要求1所述的非易失性存储器，其特征在于：
上述多个存取单元的每一个包含：
因根据写入的数据的电平进行控制的数据写入电流而发热的加热元件；以及
由上述加热元件进行加热，可以在2个不同的相状态之间转换的相变元件。
10.一种非易失性存储器，其特征在于：
包括：
在分别对应于2值的存储数据的电平的第1和第2状态下，在数据读出时流过的电流发生变化的多个存储单元；以及
作为上述数据读出时的上述多个存储单元的比较对象而设置的、具有与上述多个存储单元相同的特性的多个虚设单元，
上述多个虚设单元中的至少每1个分别被设定为上述第1和第2状态，
还包括：根据对上述多个存储单元之中的被选择为存取对象的选择存储单元和对上述多个虚设单元进行的存取，从上述选择存储单元中读出上述存储数据的数据读出电路。
11.如权利要求10所述的非易失性存储器，其特征在于：
上述数据读出电路根据对上述多个存储单元之中的被设定为上述第1状态的1个与对上述选择存储单元各自进行的存取的比较，以及对上述多个存储单元之中的被设定为上述第2状态的另1个与对上述选择存储单元各自进行的存取的比较，读出上述选择存储单元的上述存储数据。
12.如权利要求10所述的非易失性存储器，其特征在于：
还包括：
在上述数据读出时，与上述多个虚设单元之中的被设定为上述第1状态的1个电连接的第1基准数据线；
在上述数据读出时，与上述多个虚设单元之中的被设定为上述第2状态的另1个电连接的第2基准数据线；以及
在上述数据读出时，用于将上述第1与上述第2基准数据线短路的开关，
上述数据读出电路根据上述第1和第2基准数据线的至少一方与上述选择存储单元之间的电流差和电压差中的一个，读出上述选择存储单元的上述存储数据。
13.一种非易失性存储器，其特征在于：
包括：
多个存储单元块；以及
为上述多个存储单元块共用而设置的数据读出电路，
上述多个存储单元块的每一个包含：
在分别对应于2值的存储数据的电平的第1和第2状态下，数据读出时的通过电流发生变化的多个存储单元；
作为上述数据读出时的上述多个存储单元的比较对象而设置的、具有与上述多个存储单元相同的特性的多个虚设存储单元，
在上述多个存储单元块的1个块中，上述多个存储单元中的1个被选择为数据读出对象单元，
上述数据读出电路根据分别对上述数据读出对象单元和对上述多个存储单元块之中的另一个块中包含的上述多个虚设存储单元中的1个进行的存取，从上述数据读出对象单元中读出上述存储数据。
14.如权利要求13所述的非易失性存储器，其特征在于：
上述多个存储单元的每一个在上述第1和第2状态中分别具有第1电阻和比上述第1电阻大的第2电阻，
上述数据读出电路包括：
用于对包含上述多个虚设单元中的上述1个的第1电流路径附加小于上述第1与第2电阻之差的电阻的电阻附加电路；以及
对包含上述数据读出对象的上述存储单元的第2电流路径与上述第1电流路径的通过电流差进行放大的放大器，
上述数据读出电路根据上述放大器的输出，从上述数据读出对象中读出上述存储数据。
15.一种半导体集成电路器件，其特征在于：
包括多个存储器块，
上述多个存储器块的每一个块包含：
在分别对应于2值的存储数据的电平的第1和第2状态下，在数据读出时流过的电流发生变化的多个存储单元被配置成行列状的存储单元阵列；
用于在上述多个存储单元的每一个存储1位数据的第1模式与上述多个存储单元中的每2个为一组的每一组存储1位数据的第2模式之间切换来根据输入地址对上述多个存储单元进行存取的存取控制电路；
从上述多个存储单元之中的被上述存取控制电路选择为存取对象的选择部分进行数据读出的数据读出电路；以及
对上述多个存储单元之中的上述选择部分进行数据写入的数据写入电路，
与上述多个存储器块分别对应的上述存取控制电路各自根据独立的电信号控制上述存取的切换。
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