CN1191585C - 可与被安装的多个存储电路的容量对应地进行冗余置换的自解析的半导体集成电路装置 - Google Patents

可与被安装的多个存储电路的容量对应地进行冗余置换的自解析的半导体集成电路装置 Download PDF

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Abstract

本发明的课题是，对于多个DRAM芯(100.1～100.n)共同地设置内建自测试电路(300)和内建冗余解析电路(400)。内建冗余解析电路(400)根据来自内建自测试电路(300)的地址信号和有缺陷存储单元的检测结果，决定应该用各多个预备存储单元行和预备存储单元列置换的有缺陷地址。内建冗余解析电路(400)根据成为测试对象的DRAM芯的容量，限制存储有缺陷地址的地址存储电路的有效使用区域。

Description

可与被安装的多个存储电路的容量对应地 进行冗余置换的自解析的半导体集成电路装置
(一)技术领域
本发明涉及半导体集成电路装置，特别是涉及安装进行半导体存储器的试验用的测试电路的半导体集成电路装置的结构。
(二)背景技术
大部分的半导体存储器具备预备的存储单元，在正规的存储单元的一部分中存在有缺陷的存储单元的情况下，将该有缺陷部分与预备的存储单元置换，可进行有缺陷芯片的补救。
另一方面，例如在要求图像处理等、特别是高速的数据处理的领域中，在同一芯片上对半导体存储器和对在该半导体存储器中已存储的数据进行运算处理用的逻辑电路进行了集成化。这是为了通过用宽度宽的总线来连接半导体存储器、例如动态随机存取存储器(以下、称为DRAM)的电路部分(以下，称为DRAM芯)与逻辑电路之间而且使两者的电路接近来使数据授受实现高速化、可进行更高速的运算处理。
图43是说明对于对这样的DRAM芯8010、逻辑电路8020进行了集成化的半导体集成电路装置8000的测试工作用的概略框图。
参照图43，在半导体集成电路装置8000中，为了使用外部测试器8100进行检测DRAM芯部分的有缺陷位用的测试，还设置了进行DRAM芯8010与外部测试器8100的数据授受的测试接口部8030。
假定利用例如具有256位的宽度的内部数据总线对在半导体集成电路装置8000上安装了的DRAM芯8010与测试接口部8030进行了连接。与此不同，利用例如8位宽度的外部数据总线对测试接口部8030与外部测试器进行了连接。
在芯片内部，使内部数据总线的总线宽度、即I/O的数目增加是容易的，而由于外部总线的宽度与连接半导体集成电路装置8000与外部用的焊区数或引脚数有关，故不能太大。
因而，在用外部测试器进行DRAM芯8010的有缺陷位的解析的情况下，必须经小的总线宽度的外部数据总线来进行测试，存在导致测试时间增加的问题。
外部测试器8100经这样的测试接口部8030依次对DRAM芯8010中的存储单元进行测试数据的写入。再者，外部测试器8100经测试接口部8030从DRAM芯8000依次读出数据，根据已被读出的数据与对于读出数据的期待值的比较结果，测试有缺陷位的有无。
因而，为了高速地进行对于DRAM芯8010的测试，外部测试器8100也与高速地工作的DRAM芯8010的工作速度相对应是必要的，存在外部测试器本身的成本也上升这样的问题。在外部测试器8100中，进行是否能利用在DRAM芯8010中设置的冗余存储单元列或冗余存储单元行的组合并通过进行怎样的置换处理对上述那样的已发现的有缺陷位进行有缺陷位的补救的冗余解析。
图44是说明为了解决对于图43中的半导体集成电路装置8000的DRAM芯8010的测试工作的问题而安装了内建自测试/冗余补救解析部8230的半导体集成电路装置8200的结构用的概略框图。以下，关于内建自测试(Built-in self test)，也简称为「BIST」。
半导体集成电路装置8200具备：DRAM芯8210；对于在DRAM芯8210中存储的数据进行逻辑运算用的逻辑电路8220；以及内建自测试/冗余补救解析部8230，进行DRAM芯8210中的有缺陷位的检测、而且用来解析应该用DRAM芯8210中的冗余存储单元行或冗余存储单元列的怎样的组合来置换。
作为这样的内建自测试/冗余补救解析部8230的结构，例如已在特开平2001～6387号、或文献1：T.Kawagoe，J.Ohtani，M.Niiro，T.Ooishi，M.Hamada，and H.Hidaka，“A Built-In Self-RepairAnalyzer(CRESTA)for embedded DRAMs(用于嵌入DRAMs的内建自修复分析器(CRESTA))”，International Test Conference 2000Proceedings，pp.567-574中公开。
因而，如果将图44中示出的那样的内建自测试/冗余补救解析部8230集成在半导体集成电路装置8200中，则可利用位宽比较大的内部数据总线、例如256位的I/O来连接DRAM芯8210与内建自测试/冗余补救解析部8230。因此，可避免图43中已说明那样的测试时间的增大或对外部测试装置所需要的成本的问题。
但是，例如在1个芯片上集成了存储容量不同的多个DRAM芯的情况下，如以下所说明的那样，还存在必须解决的问题。
图45是说明在1个芯片上集成了多个DRAM芯的半导体集成电路装置8400的结构用的概略框图。
在半导体集成电路装置8400中安装了第1 DRAM芯8410和第2DRAM芯8440。对于第1 DRAM芯8410来说，设置了在与该DRAM芯8410之间进行数据的授受、进行逻辑运算用的逻辑电路8420和进行对于DRAM芯8410的有缺陷位的检测和冗余补救的解析用的内建自测试/冗余补救解析部8430。
另一方面，对于第2 DRAM芯8440来说，设置了在与该DRAM芯8440之间进行数据的授受、进行逻辑运算处理用的逻辑电路8450和进行对于DRAM芯8440中的有缺陷位的检测和冗余补救的解析用的内建自测试/冗余补救解析部8460。
在此，假定DRAM芯8440的存储容量比DRAM芯8410的存储容量大。
因而，例如在DRAM芯8410与内建自测试/冗余补救解析部8430之间利用256位的内部数据总线进行了连接，而假定在DRAM芯8440与内建自测试/冗余补救解析部8460之间利用2048位的位宽的内部数据总线进行了连接。
再者，一般来说，在DRAM芯8410和DRAM芯8440中，分别与其对应地设置的冗余存储单元行和冗余存储单元列的数目不同。
根据这样的存储容量的差别和冗余存储单元的结构的差别，必须分别对DRAM芯8410和DRAM芯8440设置不同的内建自测试/冗余补救解析部8430和内建自测试/冗余补救解析部8460。
但是，这样一来，如果对每个DRAM芯设置内建自测试/冗余补救解析部，则存在面积损耗增大、导致芯片面积的增大这样的问题。
(三)发明内容
本发明的目的在于提供安装即使在DRAM芯的存储容量变化了的情况下或对于DRAM芯设置的冗余存储单元行的数目和冗余存储单元列的数目变化了的情况下也能灵活地与之对应的测试电路的半导体集成电路装置。
如果归纳本发明，则本发明是半导体集成电路装置，具备多个存储电路和冗余置换测试电路。
各存储电路包含：包含多个正规存储单元的正规存储单元阵列；以及具有多个预备存储单元行和预备存储单元列的预备存储单元阵列。
冗余置换测试电路在多个存储电路中共同地被设置，决定应置换补救的有缺陷地址。冗余置换测试电路包含自测试电路和冗余解析电路。
自测试电路生成依次选择存储单元用的地址信号，根据从存储单元读出了的数据与期待值数据的比较结果，进行有缺陷存储单元的检测。
冗余解析电路根据来自自测试电路的地址信号和有缺陷存储单元的检测结果，决定应该用各多个预备存储单元行和预备存储单元列来置换的有缺陷地址。冗余解析电路具有地址存储电路，驱动电路和判定电路。地址存储电路存储与有缺陷存储单元对应的有缺陷地址。驱动电路根据多个存储电路中成为测试对象的存储电路的容量，限制地址存储电路的有效的使用区域，进行对地址存储电路的数据存储。判定电路根据在地址存储电路中已被保持的有缺陷地址，判定是否用某个预备存储单元行和预备存储单元列来置换。地址存储电路有选择地存储依次检测到的有缺陷地址中的与已经存储了的有缺陷行地址和有缺陷列地址的任一个都不同的有缺陷地址。
较为理想的是，地址存储电路包含排列成行列状的多个联想存储型单元。
再者，较为理想的是，判定电路包含多个置换判定部，多个置换判定部与在多个存储电路中包含最大个数的预备存储单元行和预备存储单元列的存储电路中依次用预备存储单元行和预备存储单元列来置换包含有缺陷存储单元的正规存储单元行或正规存储单元列的步骤的顺序的组合的每一个对应地设置。各置换判定部具有置换顺序判定电路和判定步骤限制电路。
置换顺序判定电路判定到置换步骤中的最终步骤为止，有缺陷存储单元的置换是否结束。判定步骤限制电路根据多个存储电路中成为测试对象的存储电路中包含的预备存储单元行和预备存储单元列的个数，设定是否将置换步骤中的某个步骤定为最终步骤。
或者，较为理想的是，半导体集成电路装置还具备分别与多个存储电路对应地被设置的、互相串联地连接的多个选择电路。利用依次经由多个选择电路的移位工作，从自测试电路传递对多个存储电路中成为测试对象的存储电路的写入数据。
或者，较为理想的是，冗余置换测试电路还包含根据多个存储电路中成为测试对象的存储电路的存储单元阵列的大小、生成测试工作用的内部地址用的第1内部地址生成电路。各存储电路还包含根据从冗余置换电路供给的初始值、与第1内部地址生成电路同步地生成存储电路的测试工作用的内部地址的第2内部地址生成电路。
因而，本发明的优点是，可在半导体集成电路装置本身上安装即使在同一芯片上形成的多个半导体存储电路的存储容量各不相同的情况下也能以比较小的电路规模进行有缺陷存储单元的检测和冗余解析、具有冗余解析功能的测试电路。
本发明的另一优点是，在本发明的半导体集成电路装置中，可在半导体集成电路装置本身上安装即使在同一芯片上形成的多个半导体存储电路中设置的冗余存储单元的结构不同的情况下也能以比较小的电路规模进行有缺陷存储单元的检测和冗余解析、具有冗余解析功能的测试电路。
本发明的又一优点是，可简化自测试电路与测试对象的存储电路的数据授受用的电路结构，可谋求减少芯片面积。
本发明的再一优点是，由于在存储电路和冗余置换测试电路的每一个中生成测试用的地址，故在测试中没有必要从冗余置换测试电路对存储电路传送地址，可缩短测试时间。
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
(四)附图说明
图1是说明本发明的半导体集成电路装置1000的结构用的概略框图。
图2是说明图1中示出的DRAM芯100.1的结构用的概略框图。
图3是说明图1中示出的内建自测试电路300的结构用的概略框图。
图4是说明有缺陷位的检测和冗余存储单元行和冗余存储单元列的置换工作用的示意图。
图5是示出以图4中示出的顺序检测出有缺陷位的情况的冗余补救用的冗余行和冗余列的置换顺序和置换可能性的关系的图。
图6A～6C是说明对于存储容量不同的DRAM芯的测试工作的概念用的图。
图7是抽出地址置换判定器ARD的部分而示出的概略框图。
图8是示出存储单元列MCR11和MCR12内的CAM单元的结构的电路图。
图9是说明联想存储型单元(CAM单元)的工作用的时序图。
图10是说明图1中示出的内建冗余解析电路400的整体结构用的概略框图。
图11是抽出CAM单元阵列4000和位线驱动器+S/A电路4020和4030的示意图。
图12是说明位线驱动器+S/A电路4020中的驱动器/读出放大器部4020V中包含的电路结构的电路图。
图13是说明位线驱动器+S/A电路4020中的驱动器/读出放大器部4020F中包含的电路结构的电路图。
图14是说明图10中示出的置换判定部4100.1的结构用的概略框图.
图15是图14中示出的选择电路SEL1的结构用的概略框图。
图16是图15中示出的闩锁电路LT451的结构用的概略框图。
图17是说明按照来自指令译码器4010的控制信号设定选择电路SEL1时的工作用的时序图。
图18是说明图1中示出的触发电路500.1的结构用的概略框图。
图19是说明选择电路510.1的结构用的概略框图。
图20是说明选择电路520.1的结构用的概略框图。
图21是说明内建自测试电路300和内建冗余解析电路400的工作用的第1流程图。
图22是说明内建自测试电路300和内建冗余解析电路400的工作用的第2流程图。
图23是说明图2中示出的地址生成电路34的工作用的时序图。
图24是说明地址生成电路330、比较器344和最大地址寄存器342的结构用的概略框图。
图25是说明图24中已说明的地址生成电路330的工作用的时序图。
图26是说明本发明的实施例2的半导体集成电路装置2000的结构用的概略框图。
图27是图26中示出的结构中的DRAM芯的接口部114的结构用的概略框图。
图28是说明开关部116.1～116.n、局部控制电路118.1～118.n、触发电路120.1～120.n的结构用的概略框图。
图29是进行DRAM芯100的测试时的时序图。
图30是说明内建冗余解析电路400中可能包含的CAM单元阵列4000的其它结构用的概略框图。
图31是原理性地示出图30中已示出的CAM单元阵列的结构的图。
图32是更详细地说明图31中已示出的CAM阵列中的用黑的粗线包围的部分PA的结构用的布线图形图。
图33是说明CAM单元阵列4000的其它结构用的概略框图。
图34是概念性地示出图33中已示出的CAM单元阵列的结构的图。
图35是更详细地说明CAM单元MC’n1的结构用的布线图形图。
图36是示出图34中已示出的CAM单元阵列中的行地址用的CAM单元阵列和列地址用的CAM单元阵列的边界部的结构用的布线图形图。
图37是示出CAM单元阵列的其它结构的概略框图。
图38是示出图37中已示出的CAM单元阵列中的CAM单元的结构的电路图。
图39是示出CAM单元阵列的另一结构的示意图。
图40是示出进行内建自测试的测试工作的另一例子的流程图。
图41是说明位线驱动器+S/A电路4020中的驱动器/读出放大器部4020V中包含的另一电路结构的电路图。
图42是说明位线驱动器+S/A电路4020中的驱动器/读出放大器部4020F中包含的另一电路结构的电路图。
图43是说明对于集成了DRAM芯8010和逻辑电路8020的半导体集成电路装置8000的测试工作用的概略框图。
图44是说明安装了内建自测试/冗余补救解析部8230的半导体集成电路装置8200的结构用的概略框图。
图45是说明在1个芯片上集成了多个DRAM芯的半导体集成电路装置8400的结构用的概略框图。
具体实施方式
〔实施例1〕
〔半导体集成电路装置1000的结构〕
图1是说明本发明的半导体集成电路装置1000的结构用的概略框图。
参照图1，半导体集成电路装置1000具备：n个(n：自然数)DRAM芯100.1～100.n；逻辑电路200.1～200.n，用来在与这些DRAM芯100.1～100.n之间进行数据的授受，进行逻辑运算处理；内建自测试电路300，用来进行对于DRAM芯100.1～100.n的内建自测试；以及内建冗余解析电路400，用来对于由内建自测试电路300的测试结果检测到的有缺陷位，在各DRAM芯100.1～100.n的每一个中解析并判定应进行怎样的冗余补救。在此，所谓冗余补救的解析，意味着如果在各DRAM芯中利用多个冗余存储单元行和冗余存储单元列以某种方式置换有缺陷位所存在的正规存储单元行和正规存储单元列，则分析是否能补救。
从外部端子12对内建自测试电路300供给复位信号RST，从外部端子14供给主时钟信号MCLK，从外部端子供给测试开始指示信号TS。再者，从外部端子20对内建自测试电路300供给用来指示表示冗余解析后的冗余解析结果的数据的读出工作用的数据读出指令RDC。所谓「表示冗余解析结果的数据」，具体地说，意味着表示是否可进行冗余补救的数据或在能进行冗余解析的情况下表示应对哪个地址进行冗余置换的数据等。
另一方面，从内建自测试电路对外部端子18供给表示测试结束的测试结束信号TE，对外部端子22供给表示冗余解析结果的数据，对外部端子24输出表示已输出了表示冗余解析结果的数据的数据启动信号DE。
另一方面，在DRAM芯100.1与逻辑电路200.1之间设置保持数据、以串行方式进行数据移位而且可以并行方式输入输出数据的数据保持电路、例如触发电路500.1，控制该DRAM芯100.1与逻辑电路200.1之间的数据授受。
在其它的DRAM芯100.2与逻辑电路200.2之间以及DRAM芯100.n与逻辑电路200.n等之间也分别设置了触发电路500.2～500.n。
为了控制对DRAM芯100.1～100.n的数据输入输出，从内建自测试电路300输出数据启动信号DE1～DEn。将信号DE1～DEn分别供给触发电路500.1～500.n。
以串行方式互相连接了触发电路500.1～500.n，在测试工作中，以串行方式传递并保持从内建自测试电路300供给的信号SDout。在将以这种方式保持的数据从触发电路500.1～500.n供给DRAM芯100.1～100.n并进行了测试工作后，再次在触发电路500.1～500.n中保持与测试结果相当的数据。如以后说明的那样，一般来说，在DRAM芯100.1～100.n中依次选择1个，将已被选择的1个DRAM芯作为测试对象。
这样，再次根据来自内建自测试电路300的控制，将在触发电路500.1～500.n中保持了的与测试结果相当的数据以串行方式进行移位工作，作为数据SDin供给内建自测试电路300。
如果更详细地说明，则从内建自测试电路300对触发电路500.1～500.n供给指定是测试工作模式还是通常工作模式用的模式指令MC。
在模式指令MC为激活状态(高电平)时，选择测试工作模式，从内建自测试电路300对DRAM芯100.1～100.n供给以串行方式已对触发电路500.1～500.n供给的数据。此外，将从DRAM芯100.1～100.n对触发电路500.1～500.n供给了的数据以串行方式传递给内建自测试电路300。
在模式指令MC为激活状态的期间，分别对逻辑电路200.1～200.n供给由倒相器INV1～INVn反转了模式指令MC的信号，逻辑电路200.1～200.n为非激活状态。
与此不同，在模式指令MC为非激活状态(低电平)的期间(通常工作期间)，分别经触发电路500.1～500.n对DRAM芯100.1～100.n供给来自对应的逻辑电路200.1～200.n的数据。此外，从DRAM芯100.1～100.n已输出的数据经触发电路500.1～500.n分别供给对应的逻辑电路200.1～200.n。在通常工作中，逻辑电路200.1～200.n经端子组10与外部之间进行了数据的授受。
从内建自测试电路300对触发电路500.1～500.n供给根据主时钟信号MCLK生成的时钟信号CLK，进行数据的移位工作或数据的授受工作的时序控制。
也将时钟信号CLK供给DRAM芯100.1～100.n，控制指令授受的时序或数据输入输出的时序。
内建冗余解析电路400从内建自测试电路300接受时钟信号CLK，与其同步地工作.从内建自测试电路300对内建冗余解析电路400供给控制如以后说明的那样的冗余解析工作用的控制信号Ct1或指定进行了内建自测试的DRAM芯中的存储单元用的地址信号Add或内建自测试的结果、表示与地址信号Add对应的存储单元是合格品还是不合格品的合格/不合格信号P/F。
此外，如以后说明的那样，从内建冗余解析电路400对内建自测试电路300供给与冗余解析结果相当的数据RD。
在此，作为数据RD，包含表示是否能进行冗余补救的数据或表示进行冗余补救的地址的数据等。
〔DRAM芯的结构〕
图2是说明图1中示出的DRAM芯100.1的结构用的概略框图。
其它的DRAM芯100.2～100.n的结构，除了存储容量或冗余存储单元行的数目及冗余存储单元列的数目外，其结构也基本上相同。
参照图2，DRAM芯100.1具备：指令译码器30，接受经触发电路500.1供给的行地址选通信号RAS、列地址选通信号CAS、写启动信号WE、模式指令MC等的控制信号，生成内部控制信号；地址缓冲电路32，在通常工作中接受经触发电路500.1从逻辑电路200.1供给的地址信号A0～Ai(i：自然数)，生成对应的内部地址信号；地址生成电路34，在测试工作中生成指定写入测试数据的地址用的内部地址信号；以及切换电路36，接受来自地址缓冲电路32的输出和来自地址生成电路34的输出，被指令译码器30控制，有选择地输出。
在此，指令译码器30生成激活存储单元的选择工作用的ACT信号、指定读出工作用的信号READ、指定写入工作用的信号WRITE、指定预充电工作用的信号PCG和控制切换电路36用的内部信号。根据这些内部控制信号，控制与读出工作有关的电路、与写入工作有关的电路和与预充电工作有关的电路的工作。此外，地址生成电路34根据来自内建自测试电路300的计数时钟信号UCCLK生成内部地址信号，响应于复位信号RST而被复位。
所谓内部地址信号，例如意味着从行地址信号RA0-9生成的互补的内部行地址信号RA0-9和/RA0-9、从列地址信号CA0-9生成的互补的内部列地址信号CA0-9和/CA0-9。
DRAM芯100.1还具备具有配置成行列状的多个存储单元MC的存储单元阵列110。存储单元MC由保持数据用的电容器(未图示)和具有连接到与各行对应的字线WL上的栅的存取晶体管GM(未图示)构成。在存储单元阵列110中，相对于存储单元的各行，设置了字线WL，相对于存储单元的各列，设置了位线BL、/BL。
此外，图2中示出的存储单元阵列110包含正规的存储单元阵列RMA、冗余存储单元行(备用行)SR和冗余存储单元列(备用列)SC。例如，作为备用行SR，假定设置了2条备用行SR1和SR2，作为备用列SC，设置了2条备用列SC1和SC2。但是，备用行和备用列的条数根据DRAM芯而不同。
〔DRAM芯的通常工作模式时的工作〕
如上所述，在通常工作时，切换电路36将来自地址缓冲电路32的内部行地址信号和内部列地址信号按原样分别输出给行地址译码器40、列地址译码器50和备用列译码器52。
在此，行地址译码器40包含：正规行地址译码器40R(未图示)，生成选择正规存储单元阵列内的存储单元行用的信号；以及备用行地址译码器40S(未图示)，在内部地址信号与预先以非易失的方式进行了编程的有缺陷行地址对应时，使正规行地址译码器40R的工作停止，生成代之以选择备用行SR内的冗余存储单元行用的信号。同样，列地址译码器50包含：正规列地址译码器50R(未图示)，生成选择正规存储单元阵列内的存储单元列用的信号；以及备用列地址译码器50S(未图示)，在内部地址信号与预先以非易失的方式进行了编程的有缺陷列地址对应时，使正规列地址译码器50R的工作停止，生成代之以选择备用列SC内的冗余存储单元列用的信号。
字线驱动电路42根据来自行地址译码器40的信号，使已被选择的字线的电位电平成为激活电平。
此外，列选择门52在读出工作中，将从属于已被选择的存储单元行(字线)的存储单元MC经位线对BL、/BL被读出、由读出放大器60进行了放大的读出数据中的来自已被选择的存储单元列的数据供给读放大器70。由读放大器70进行了放大的读出数据在被数据闩锁器72进行了存储保持后，与时钟信号CLK同步地作为数据Dout供给触发电路500.1。
另一方面，在写入工作中，从触发电路500.1作为Din供给的写入数据与时钟信号CLK同步地在被数据闩锁器82进行了存储保持后，被写驱动电路80放大，供给列选择门52。列选择门52对已被选择的存储单元列的位线对BL、/BL供给写入数据，利用字线的激活，对已被选择的存储单元进行数据的写入。
〔DRAM芯的测试模式时的工作〕
再者，切换电路36在测试工作中，将根据时钟信号UCCLK在地址生成电路34中生成的内部地址信号、而不是来自地址缓冲电路32的内部地址信号、分别供给行地址译码器40、列地址译码器50。再者，对数据闩锁器82输入的写入数据不是来自逻辑电路200.1的信号，而是由内建自测试电路300生成的测试用写入数据DT。
在这样的测试工作中的写入工作结束后，从内建自测试电路300对DRAM芯100.1供给读出用的地址信号，依次进行已被写入的数据的读出。内建自测试电路300根据该已被读出的数据与期待值数据Exp.DT的比较结果，依次检测出正规存储单元阵列RMA中的有缺陷存储单元位置、内建冗余解析电路400判定如果用备用行SR和备用列SC的某种组合来置换与这样的多个有缺陷存储单元对应的多个有缺陷行地址和有缺陷列地址，则是否可补救。
如果这样的测试工作中的读出工作结束，则按照内建冗余解析电路400的判定，备用行译码器40S和备用列译码器50S分别以非易失的方式存储分别应置换的有缺陷行地址和有缺陷列地址。为此，内建自测试电路300在测试工作结束后，对外部输出应进行这样的置换的地址。此时，也可作成按照该对外部输出的置换地址、外部测试器对修复装置发出指示、修复装置对备用行译码器40S、备用列译码器50S的熔断元件进行修整的结构。或者，备用行译码器40S和备用列译码器50S也可作成具备能以导电性的方式写入读出从内建自测试电路300指示的置换地址的非易失性存储元件的结构。
在结束了由内建自测试电路300和内建冗余解析电路400进行的这样的冗余解析后，就进行通常的读出工作和写入工作。
〔DRAM芯的冗余置换后的通常工作〕
在冗余置换后的通常的读出工作和写入工作中，根据来自对来自地址缓冲电路32的内部地址信号进行了译码的行译码器40的输出，字线驱动器42有选择地激活对应的字线WL。此时，备用行译码器40S在以非易失的方式存储了的有缺陷行地址与来自地址缓冲器的内部行地址一致的情况下，激活备用行SR的字线WL，对正规行地址译码器40R供给不进行行选择工作的指示。
另一方面，列地址译码器50对来自地址缓冲电路32的内部列地址信号进行译码，激活列选择信号。此时，备用列译码器50S在来自地址缓冲电路32的内部列地址信号与以非易失的方式存储了的有缺陷列地址一致的情况下，激活与备用列SC对应的列选择信号，对正规列地址译码器50R指示不进行选择工作。
利用列选择线(未图示)对列选择门52供给列选择信号。列选择门52根据列选择信号有选择地连接放大位线对BL、/BL的数据的读出放大器60与读放大器70。
〔内建自测试电路300的结构〕
图3是说明图1中示出的内建自测试电路300的结构用的概略框图。
内建自测试电路300具备：控制内建自测试工作用的BIST控制部310；控制内建冗余解析电路400的工作用的内建冗余解析控制部320；地址生成电路330，根据从BIST控制部310供给的时钟信号UCCLK，生成进行内建自测试用的内部地址；并串变换部340，用来接受在BIST控制部310中生成的测试数据DT和测试工作用的指令信号，将该并列数据变换为串行的数据，对触发电路500.1输出；最大地址寄存器342，用来按照来自BIST控制部310的控制，保持成为内建自测试的对象的DRAM芯的最大地址；以及比较器344，用来根据从地址生成电路330生成的内部地址信号和在最大地址寄存器342中被保持的最大地址的比较结果，对地址生成电路330的工作进行复位。
从BIST控制电路对触发电路500.1～500.n输出模式指令MC和信号DE1～DEn(其总称用DE<n>来表示)。
从地址生成电路330输出时钟信号UCCLK，也将其供给DRAM芯100.1～100.n内的地址生成电路34.因而，地址生成电路330所生成的地址与地址生成电路34所生成的地址与同一地址相对应。
内建自测试电路300还具备：地址、数据移位闩锁电路350，从BIST控制部310接受对在测试工作中的读出工作中成为测试对象的DRAM芯输出的指令和对于写入数据的期待值数据Exp.DT，而且从地址生成电路330接受进行了与这些指令和期待值数据对应的读出工作的地址，与其对应地进行存储，根据时钟信号CLK依次使其进行移位工作；以及比较电路360，以串行方式接受触发电路500.n的扫描数据Sout作为SDin，在示出了指令数据进行来自成为测试对象的DRAM芯的数据的读出的情况下，将来自BIST控制部310的期待值数据Exp.DT与扫描数据Sout的比较结果作为合格/不合格信号P/F输出。再有，在从比较电路360输出合格/不合格信号P/F的同时，从地址、数据移位闩锁电路350对内建冗余解析电路400输出地址信号Add。因而，在没有示出指令数据进行来自成为测试对象的DRAM芯的数据的读出的情况下，假定都不从内建自测试电路300输出合格/不合格信号P/F和地址信号Add。
内建自测试控制部310接受主时钟信号MCLK，生成时钟信号CLK，根据测试开始信号TS开始测试工作。另一方面，根据复位信号RST，结束测试工作。伴随测试工作的结束，从内建自测试控制部310输出测试结束信号TE。
再者，如果从内部端子20供给数据读出指令，则从内建自测试控制部310输出表示已输出了如后面所说明的那样从内建冗余解析电路400供给的表示冗余解析结果的数据和该解析结果的数据的数据启动信号DE。
〔内建冗余解析电路400的工作的概要〕
以下，在说明内建冗余解析电路400的结构之前，简单地说明内建冗余解析电路400所进行的处理的概要。
图4是说明在图1中示出的DRAM芯中具有最大存储容量的DRAM芯、例如DRAM芯100.2中有缺陷位的检测和冗余存储单元行和冗余存储单元列的置换工作用的示意图。
图4示出按照根据由DRAM芯100.2中的地址生成电路34生成的地址信号，依次对DRAM芯100.2中的正规存储单元阵列140中的存储单元写入数据、从存储单元中已被读出的数据与期待值的比较结果检测出的有缺陷位的配置。假定有缺陷位用图4中的黑圈来表示，以赋予黑图的编号的顺序检测出有缺陷位。
如果简单地归纳用备用行SR和备用列SC来置换图4中示出的那样的有缺陷位的处理手续，则如下所述。
以下，按照检测图4中的与有缺陷位对应的存储单元的顺序，称为有缺陷存储单元DBM1～DBM8。
此时，在用2条备用行SR1和SR2、2条备用列SC1和SC2进行与这些有缺陷存储单元对应的有缺陷地址的置换处理的情况下，依赖于以怎样的顺序将备用行和备用列与对应于有缺陷存储单元的正规存储单元行或正规存储单元列置换，存在全部的有缺陷存储单元被补救的情况和不是这样的情况。
例如，在用备用行Ra置换有缺陷存储单元DBM1和DBM2(行地址是共同的)、用第2备用行存储单元Rb置换有缺陷存储单元DBM5和DBM6(行地址是共同的)、用第1备用列Ca置换有缺陷存储单元DBM3和DBM7(列地址是共同的)、用第2备用列存储单元Cb置换有缺陷存储单元DBM4和DBM8(列地址是共同的)的情况下，可用2条备用行和2条备用列来置换全部的有缺陷存储单元DBM1～DBM8。
但是，例如在依次进行首先用第1备用列Ca置换有缺陷存储单元DBM1、用第2备用列Cb置换有缺陷存储单元DBM2之后，接着用第1备用行Ra置换被检测的有缺陷存储单元DBM3和DBM4、其次用第2备用行Rb置换所出现的有缺陷存储单元DBM5和DBM6这样的处理的情况下，通过用2条备用行和2条备用列来置换全部的有缺陷存储单元则不能进行补救。
如上所述，在一边依次检测出有缺陷存储单元、一边用备用行和备用列来置换的处理中，不仅依赖于有缺陷存储单元在正规存储单元阵列中的分布，还依赖于以怎样的顺序进行备用行和备用列的置换处理，而存在能进行补救和不能补救的情况。
在此，在备用行有2条、备用列有2条的情况下，在以怎样的顺序将依次检测出的有缺陷存储单元与备用行和备用列置换中，根据进行各置换的4个步骤中以第几个步骤进行与备用行和备用列的置换，存在以下的6种组合。
以下，假定用R表示进行与备用行的置换的情况，用C表示进行与备用列的置换的情况。
情况1：R→R→C→C
情况2：R→C→R→C
情况3：R→C→C→R
情况4：C→C→R→R
情况5：C→R→C→R
情况6：C→R→R→C
即，如果决定了以4个步骤中第几个步骤进行与备用行的置换，则这样的组合被决定，因而这样的组合的总数仅为从全部4个(备用行2个+备用列2个)中取出2个的情况的组合的数(2+2)C2＝4！/(2！·2！)＝6。在此，对于自然数k，k！表示自然数k的阶乘。
更一般来说，在备用行有m条、备用列有n条的情况下，这样的组合的数目存在(m+n)Cn＝(m+n)Cm＝(m+n)！/(m！+n！)个。
利用2条备用行和2条备用列，在最终能进行全部的有缺陷存储单元的置换和补救的情况下，在上述6个顺序中，必定存在能完全地进行补救的备用行和备用列的置换处理的顺序。
图5是示出以图4中示出的顺序检测出有缺陷位的情况的冗余补救用的冗余行和冗余列的置换顺序和置换可能性的关系的图。
以下，更详细地说明在图4中已说明的情况作为具体的次序。
在图5中，也用「R」表示用冗余行来置换的情况，用「C」表示用冗余列来置换的情况。即，置换的顺序为「RRCC」～「CRRC」这6种。
例如，考虑用「RRCC」的顺序进行有缺陷位的置换的情况。
此时，首先，「RRGC」的顺序中的最初的「R」、即行地址是应置换的地址。因而，在检测出有缺陷位1时，必须用冗余行Ra来置换。由此，在内建冗余解析电路400内存储有缺陷位1的行地址。接着，在检测出有缺陷位2时，由于有缺陷位2的行地址与有缺陷位1的行地址相等，故也已利用冗余行Ra对有缺陷位2进行了补救。因此，没有必要进行新的冗余置换。
与此不同，在检测出有缺陷位3时，由于有缺陷位3的行地址与有缺陷位1和2的行地址不同，故必须用下一个冗余存储单元行Rb来置换该有缺陷位3。由此，在内建冗余解析电路400内存储有缺陷位3的行地址。至此，相当于进行了「RRCC」中的到「RR」为止的置换。
接着，在检测出有缺陷位4时，由于有缺陷位4的行地址与已发现的有缺陷位3的行地址相同，故此时也不进行新的置换处理。
与此不同，如果检测出有缺陷位5，则由于有缺陷位5的行地址和列地址的任一个与至此发现的有缺陷位的地址不同，故关于有缺陷位5必须进行冗余列Ca的置换。由此，在内建冗余解析电路400内存储了有缺陷位5的列地址。至此，相当于进行了「RRCC」中的到「RRC」为止的置换。
接着，如果检测出有缺陷位6，则有缺陷位6的列地址与已在内建冗余解析电路400内存储了的有缺陷位的任一个行地址和列地址都不同，故必须用下一个冗余存储单元列Cb来置换该有缺陷位6。由此，在内建冗余解析电路400内存储了有缺陷位6的列地址。以上，相当于以「RRCC」的顺序的置换全部结束。
但是，如果检测出有缺陷位7，则该有缺陷位7的地址与在此之前检测出的、在内建冗余解析电路400内存储了的有缺陷位的任一个行地址和列地址都不同。因此，虽然本来必须对有缺陷位7进行冗余存储单元的置换，但由于全部的冗余存储单元行和冗余存储单元列的置换的分配已结束，故在以该「RRCC」的顺序进行了置换的情况下，判定为不能补救全部的有缺陷位。
如上所述，如果利用2条冗余存储单元行和2条冗余存储单元列补救全部的有缺陷位，则在以上述的6种组合的某一顺序进行冗余置换的分配中，理应至少存在一种可补救全部的有缺陷位的组合。以下，将其称为「补救解」。
如果按照与「RRCC」同样的步骤，则可知在以「RCCR」的顺序进行了置换的情况下，可进行全部的有缺陷位的补救。
在图1中示出的内建冗余解析电路400中，在利用2条冗余存储单元行和2条冗余存储单元列进行置换补救的情况下，成为关于上述的6种全部的组合并列地进行是否能进行冗余补救的结构。因而，在全部的有缺陷位的检测已结束的时刻，可得到是否存在补救解的判定结果。
但是，如图1中所示那样，在半导体集成电路装置1000中，存在多个存储容量不同且与其对应地设置的冗余存储单元行的个数和冗余存储单元列的个数不同的DRAM芯。
此时，在内建冗余解析电路400中必须进行不同的处理。
图6A～6C是说明对于那样的存储容量不同的DRAM芯的测试工作的概念用的图。
例如，在存在2条冗余存储单元行和存在1条冗余存储单元列的情况下，如果在上述6种组合中的「RRCC」、「RCRC」和「CRRC」的3种结构中只抽出最初至第3个为止的处理来考虑，则成为相当于这样的冗余结果的处理。
换言之，在存在2条冗余存储单元行和2条冗余存储单元列的情况下，在6种组合中的最后的步骤结束后还检测出有缺陷位的情况下，判定为不能进行用那样的组合的冗余补救。
图6A是在2条冗余存储单元行和1条冗余存储单元列的情况下进行的处理的示意图。此时，在上述3种组合中的到第3个步骤为止的冗余置换结束了后还检测出有缺陷位的情况下，就判定为即使利用该任一组合也不能补救全部的有缺陷位。
因而，如以下说明的那样，在本发明中，这样一来，在到某个步骤为止的处理结束了的时刻，进行是否能进行冗余补救的判定，但根据从内建自测试电路300对内建冗余解析电路400供给的控制信号Ct1而成为可变的结构。
图6B示出1条冗余存储单元行和2条冗余存储单元列的情况的冗余置换的次序。此时，在「RCCR」、「CCRR」和「CRCR」的组合中的第3个步骤结束了后还检测出必须补救的有缺陷位的情况下，就判定为不能进行冗余补救。
图6C示出1条冗余存储单元行和1条冗余存储单元列的情况的同样的次序。
在图6C中，在「RCRC」和「CRCR」的组合中的第2个步骤结束了后还检测出必须进行冗余补救的有缺陷位的情况下，就判定为不能进行冗余补救。
〔内建冗余解析电路400的结构〕
图7是在内建冗余解析电路400内抽出进行在图5和图6A～6C中已说明的那样的是否可进行冗余补救的判定的地址置换判定器ARD的部分而示出的概略框图。
在图7中示出的地址置换判定器ARD中，成为关于6种系统进行并列的处理以便能分别并列地判定上述那样的6种情况的结构。
参照图7，地址置换判定器ARD具备第1至第6置换判定部4100.1～4100.6，该第1至第6置换判定部4100.1～4100.6用来分别判定在与上述情况1至情况6的每一个对应地进行了有缺陷地址的置换处理的情况下利用有缺陷地址的置换是否能补救。
地址置换判定器还与第1置换判定部4100.1至第6置换判定部4100.6相对应，具备分别存储2条备用行和应置换的行地址的行地址存储部RM1～RM6和2条列地址和应被置换的列地址的列地址存储部CM1～CM6。
例如，在上述情况1的情况下，即，在连续2次进行了备用行的置换处理后，与连续2次进行备用列的置换的处理对应地设置的第1置换判定部4100.1相对应，分别设置了行地址存储部RM1和列地址存储部CM1。
行地址存储部RM1包含存储应利用第1备用行Ra置换的行地址用的存储单元列MCR11和存储应利用第2备用行Rb置换的行地址用的存储单元列MCR12。
另一方面，列地址存储部CM1包含存储应利用第1备用列Ca置换的列地址用的存储单元列MCC11和存储应利用第2备用列Cb置换的列地址用的存储单元列MCC12。
由于第1置换判定部4100。1如上所述与情况1的场合相对应，故每当合格/不合格信号P/F以存储单元列MCR11、存储单元列MCR12、存储单元列MCC11、存储单元列MCC12的顺序激活对应的行地址存储部RM1和列地址存储部CM1中的存储单元列时，第1置换判定部4100.1就进行是否将该时刻的内部地址信号写入到存储单元列中的判定。
与存储单元列MCR11、MCR12、MCC11、MCC12相对应，分别设置了预充电电路CPR11、CPR12、CPC11、CPC12。预充电电路CPR11～CPC12分别根据信号PCG将对于对应的存储单元列MCR11～MCC12设置的一致判定线ML预充电到高电平。
存储单元列MCR11和MCR12包含分别与内部行地址信号RA0、/RA0的组～信号RA9、/RA9的组的10个组对应地设置的、存储这些信号的电平用的联想存储型单元(CAM单元：内容可寻址存储单元)。
同样，存储单元列MCC11和MCC12包含分别与内部行地址信号CA0、/CA0的组～信号CA9、/CA9的组的10个组对应地设置的、存储这些信号的电平用CAM单元。
行地址存储部RM1和列地址存储部CM1中的CAM单元根据来自对应的第1置换判定部4100.1的指示，根据写入激活线TWL的电平变成激活电平(高电平)的情况，分别存储对应的内部行地址信号或内部列地址信号的电平。
另一方面，预先被预充电高电平的一致判定线ML的电平，在存储单元列已存储了的地址信号的电平与在该时刻对地址置换判定器ARD供给的行地址信号RA0、/RA0～RA9、/RA9或内部列地址信号CA0、/CA0～CA9、/CA9的电平一致的情况下，维持为高电平。另一方面，在未一致的情况下，一致判定线ML的电平成为低电平。
再者，与存储单元列MCR11、MCR12、MCC11和MCC12相对应，分别设置了触发电路SFR11、SFR12、SFC11、SFC12。触发电路SFR11～SFC12的电平在开始测试工作前，被复位信号RST复位，根据对应的存储单元列的写入选择线TWL成为激活状态(高电平)的情况而被置位。
第2置换判定部4100.2与情况2相对应，与交替地进行备用行的置换处理和备用列的置换的处理对应地分别设置了行地址存储部RM2和列地址存储部CM2。每当合格/不合格信号P/F以存储单元列MCR21、存储单元列MCC21、存储单元列MCR22、存储单元列MCC22的顺序激活对应的行地址存储部RM2和列地址存储部CM2的存储单元列时，第2置换判定部4100.2就进行是否将该时刻的内部地址信号写入到存储单元列中的判定。其它的结构与第1置换判定部4100.1相同。
关于第3至第6置换判定部4100.3～4100.6，也分别与情况3至情况6相对应，只是对应的存储单元列和进行对存储单元列的写入的顺序不同，由于其它的结构与置换判定部4100.1的结构相同，故不重复进行其说明。
在以上那样的结构中，如果叙述置换判定部4100.1的工作的大概，则如下所述。
即，例如在合格/不合格信号P/F成为激活状态的时刻，第1置换判定部4100.1首先将存储单元列MCR11、MCR12、MCC11和MCC12的一致判定线ML的电平预充电到高电平.在预充电结束后，在最初检测出有缺陷位时，任一一致判定线ML的电平都成为低电平。据此，第1置换判定部4100.1使存储单元列MCR11的写入选择线TWL成为激活状态。由此，与存储单元列MCR11对应的触发电路SFR11的电平被置位，将已进行了对该存储单元列MCR11的地址信号的写入的情况作为数据而被保持。
接着，在合格/不合格信号P/F再次成为激活状态时，各自的CAM单元进行在存储单元列MCR11中已保持的内部行地址信号与在该时刻的内部行地址信号的电平的比较，根据该比较结果来驱动存储单元列MCR11的一致判定线ML的电平。据此，第1置换判定部4100.1在已在存储单元列MCR11中保持了的内部行地址与对应于新检测出的有缺陷存储单元对应的内部行地址一致的情况下，不进行存储单元列MCR12的激活。
与此不同，在已在存储单元列MCR11中存储了的内部行地址与对应于新发现的有缺陷存储单元对应的内部行地址不一致的情况下，第1置换判定部4100.1使第2应被激活的存储单元列MCR12的写入选择线TWL成为激活状态。
于是，在第2存储单元列MCR12写入与新发现的有缺陷存储单元对应的内部行地址，同时使与存储单元列MCR12对应的触发电路SFR12的电平处于置位状态。
以下，同样在每当依次检测出有缺陷存储单元时，在已在存储单元列中保持了的内部行地址或内部列地址与对应于新检测出的有缺陷存储单元的内部行地址或内部列地址不一致的情况下，按照第1置换判定部4100.1的对应的情况1的序号，激活存储单元列。
另一方面，在已在存储单元列中存储了的内部行地址或内部列地址与对应于新检测出的有缺陷存储单元的内部行地址或内部列地址一致的情况下，第1置换判定部4100.1不进行与下面的序号对应的存储单元列的激活.
最终，在内建自测试中检查了正规存储单元时，如果依次检测出的全部的有缺陷存储单元的内部行地址和内部列地址与在行地址存储部RM1和列地址存储部CM1中已存储的内部行地址或内部列地址一致，则判定为通过以与第1置换判定部4100.1对应的顺序、用备用行或备用列来置换有缺陷存储单元，可置换补救全部的有缺陷存储单元。将该判定结果作为修复失效信号RF1从地址置换驱动器ARD供给内建自测试电路300。
如上所述，与第2置换判定部4100.2～第6置换判定部4100.6对应地也设置了与第1置换判定部4100.1和与之对应的行地址存储部RM1和列地址存储部CM1对应的同样的结构。而且，根据第2置换判定部4100.2至第6置换判定部4100.6中的每一个分别与情况2至情况6相对应，各置换判定部按照对应的顺序激活行地址存储部的存储单元列和列地址存储部的存储单元列。
因而，如果利用备用行和备用列可进行正规存储单元阵列100R中的有缺陷存储单元的补救，则来自第1置换判定部4100.1至第6置换判定部4100.6的修复失效信号RF1～RF6的至少1个在检测出最后的有缺陷存储单元的时刻维持了非激活状态(低电平)。
在测试工作结束后，经内建自测试电路300读出在与修复失效信号为非激活状态的置换判定部对应的行地址存储部和列地址存储部中保持了的内部行地址信号和内部列地址信号。根据该已被读出的内部行地址信号和内部列地址信号，对备用行地址译码器40S和备用列地址译码器50S，可对于应被置换的行地址和列地址进行编程。
图8是示出图中中示出的存储单元列MCR11和MCR12内的CAM单元的结构的电路图。关于其它的存储单元列内的CAM单元，其结构也是同样的。
CAM单元包含：地址位线CBL1，用来传递与地址信号RA9互补的内部地址信号RA9(一般来说，内部行地址信号RAi或内部列地址信号CAi，i：自然数)；存储元件BSE，由2个倒相器INV1和INV2构成；N沟道型存取晶体管TA1，用来根据信号线TWL的电平连接存储元件BSE的存储节点n1与地址位线CBL1；地址位线/CBL1，用来传递与地址信号RA9互补的内部行地址信号/RA9(一般来说，内部行地址信号/RAi或内部列地址信号/CAi，i：自然数)；N沟道型存取晶体管TA2，用来根据信号线TWL的电平连接存储元件BSE的存储节点n2与地址位线/CBL1；串联地连接在一致判定线ML与接地电位之间的N沟道晶体管T11和T12；以及串联地连接在一致判定线ML与接地电位之间的晶体管T13和T14。
晶体管T11的栅与地址位线CBL1连接，晶体管T12的栅与存储元件BSE的存储节点n2连接。
晶体管T13的栅与存储元件BSE的存储节点n1连接，晶体管T14的栅与地址位线/CBL1连接。
即，根据写入选择线TWL的激活，存储元件BSE与地址位线CBL1和/CBL1连接。另一方面，在存储元件BSE中保持了的数据与地址位线CBL1和/CBL1上的内部地址信号不一致的情况下，一致判定线ML经晶体管T11和T12的路径或晶体管T13和T14的路径的某一个与接地电位连接并放电。
图9是说明在图7和图8中已说明的联想存储型单元(CAM单元)的工作用的时序图。
在图9中，抽出图7中示出的CAM单元中的存储单元列MCR11和MCR12的工作来示出。
此外，在图9中，假定存储单元列MCR11已在之前的工作中存储了行地址B1。
在时刻t1的时钟信号CLK的上升沿处，从内建自测试电路300对联想存储型单元供给进行了内建自测试的地址A1和表示内建自测试的结果的合格/不合格信号P/F。在此，假定相当于在内建自测试的结果行地址A1中已被测试的位是有缺陷位的情况，合格/不合格信号P/F在时刻t1处成为表示有缺陷位的高电平。
接着，预充电信号PCG以脉冲方式成为高电平，存储单元列MCR11的一致判定线ML的电平被预充电高电平。
在预充电信号PCG的非激活后，由于在存储单元列中已存储的地址B1与对应于这次检测出的有缺陷位的地址A1不一致，故存储单元列MCR11的一致判定线ML的电平成为低电平。
据此，与存储单元列MCR12对应的字线TWL被激活为高电平，地址A1被存储在存储单元列MCR12中。
接着，响应于时刻t2的时钟信号CLK的激活，字线TWL的电平成为非激活状态。从内建自测试电路300对内建冗余解析电路400供给B1作为测试对象的地址，而且，成为该测试对象的存储单元也是有缺陷位，假定合格/不合格信号P/F为高电平。
根据预充电信号PCG再次成为高电平的情况，存储单元列MCR11的一致判定线ML再次成为高电平。
此时，由于从内建自测试电路300供给的地址B1与在存储单元列MCR11中已存储的地址相同，则与存储单元列MCR11对应的一致判定线ML的电平在预充电信号PCG成为低电平后也维持高电平。
因而，对于地址信号B1不进行对联想存储型单元的写入工作。
以下，同样在新检测出与迄今为止检测出的有缺陷位的行地址和列地址的哪一个都不同的有缺陷位的情况下，按照对应的置换顺序，例如R→R→C→C的顺序，进行向对应的存储单元列地址的写入。
在其它的存储单元列中的CAM单元的工作也是同样的。
图10是说明图1中示出的内建冗余解析电路400的整体结构用的概略框图。
在以上的说明中，说明了进行用最大数目的备用行和最大数目的备用列(在以上的说明中，2条备用行和2条备用列)的冗余置换的补救可能性的判定的结构。以下，再说明进行用不到最大数目的备用行和不到最大数目的备用列的冗余置换的补救可能性的判定用的结构。
内建冗余解析电路400具备：联想存储型单元阵列(以下，称为CAM单元阵列)4000，用来存储进行冗余置换用的正规存储单元的地址；指令译码器4010，与来自内建自测试电路300的时钟信号CLK同步地接受来自内建自测试电路的控制信号Ct1；位线驱动器+读出放大电路(以下称为位线驱动器+S/A电路)4020，根据按照来自指令译码器4010的控制的设定而工作，接受从内建自测试电路300供给的成为测试对象的正规存储单元的行地址信号TRAin，驱动CAM单元阵列4000的位线电位，而且在来自CAM单元阵列4000的读出工作中，放大CAM单元阵列4000的位线的电位电平，对内建自测试电路输出已被存储的行地址作为信号TRAout；位线驱动器+S/A电路4030，根据按照来自指令译码器4010的控制的设定而工作，接受从内建自测试电路300供给的成为测试对象的正规存储单元的列地址信号TCAin，驱动CAM单元阵列4000的位线，而且在读出工作中，放大在CAM单元阵列4000的位线上已被读出的数据，供给内建自测试电路300作为信号TCAout；以及置换判定部4100.1～4100.6，用来分别与备用行和备用列的置换顺序的可能的组合对应地设置，控制对CAM单元阵列4000的数据写入，而且判定用对应的备用行和备用列的组合是否可进行冗余补救。
置换判定部4100.1～4100.6的每一个如后面所说明的那样，根据按照来自指令译码器4010的控制的设定而工作，接受来自内建自测试电路300的合格/不合格信号P/F，按照对应的备用行和备用列的置换顺序的组合，其次进行执行地址信号的写入的CAM单元阵列4000的字线的激活。
如果内建自测试电路300的测试结束，则从置换判定部4100.1～4100.6分别输出表示判定了是否能利用对应的备用行和备用列的组合进行置换补救的结果的信号RF1～RF6(以下，总称为信号RF)。
再有，在图10中，示出了备用行最多为2条、备用列最多为2条的情况的内建冗余解析电路400的结构，但在DRAM芯中设置的备用行和备用列的最多的条数不同的情况下，以对于该最多条数可能的组合数作成设置置换判定部的结构即可。
〔用来与DRAM芯的存储容量的变化对应的结构〕
以下，说明在作为内建冗余解析电路400的解析对象的DRAM芯的存储容量发生变化，行地址信号和列地址信号的位数发生变化时，也能与之对应用的结构。
图11是抽出图10中示出的CAM单元阵列4000和位线驱动器+S/A电路4020和4030的示意图。
如在图7中已说明的那样，在CAM单元阵列4000中设置了用来存储有缺陷位的行地址、且是应进行置换补救的行地址的联想存储型单元阵列(CAM单元阵列)RM和用来存储应进行置换补救的列地址的联想存储型单元阵列(CAM单元阵列)CM。
联想存储型单元阵列RM包含12行的存储单元列、并对联想存储型单元阵列RM的位线供给行地址RA<0>～RA<9>的结构。
同样，联想存储型单元阵列CM包含1 2行的存储单元列、并对联想存储型单元阵列CM的位线供给列地址信号CA<0>～CA<9>。
再有，在图11中，为了简化图示，位线用1条线表示互补的位线对。因而，例如在图11中，经由2条位线构成的位线对对各联想存储型单元供给信号RA<0>、实际上是信号RA<0>和与之互补的/RA<0>
在CAM单元阵列RM中，在行方向上设置了字线TWL(0)～TWL(11)和一致判定线ML(0)～ML(11)。
在CAM单元阵列CM中，也同样地在行方向上设置了字线TWLL(0)～TWL(11)、在行方向上设置了一致判定线ML(0)～ML(11)。以下，在总称字线TWL(0)～TWL(11)的情况下，称为字线TWL，在总称一致判定线ML(0)～ML(11)的情况下，称为一致判定线ML。
图11中示出的CAM单元阵列4000具有与DRAM芯100.1～100.n中的具有最大的存储容量的DRAM芯的行地址信号和列地址信号的位数对应的容量。因而，在对该具有最大的存储容量的DRAM芯、例如DRAM芯2进行冗余解析时，使用CAM单元阵列4000中的全部的存储单元，进行有缺陷行地址和有缺陷列地址的存储工作。
与此不同，例如在具有最小的存储容量的DRAM芯中，例如假定行地址具有行地址信号RA<0>～RA<6>为止的位数，列地址具有列地址信号CA<0>～CA<3>为止的位数。此时，只使用CAM单元阵列4000中的一部分来进行有缺陷存储单元行地址和有缺陷存储单元列地址的存储即可。
但是，如上所述，由于一致判定线ML(0)～ML(11)连接到在行方向(字线方向)上存在的全部的CAM单元上，故即使在只有地址信号RA<0>～RA<6>作为有效的地址来工作的情况下，也存在由于与地址信号RA<7>～RA<9>对应的CAM单元的状态的缘故而驱动了一致判定线ML(0)～ML(11)等的电平。
因而，在只将与地址信号RA<0>～RA<6>对应的位线作为有效的位线、来对CAM单元阵列RM进行地址信号的写入时，必须对向与地址信号RA<7>～RA<9>对应的位线的写入工作进行掩蔽工作。
因此，如后面所说明的那样，位线驱动器+S/A电路4020成为下述的结构：对于与地址信号RA<0>～RA<6>对应的位线，根据从内建自测试电路300供给的地址信号常时地驱动其电位电平，而与地址信号RA<7>～RA<9>对应的位线的电位电平，则按照来自指令译码器4010的控制，对于已被选择的位线，供给来自内建自测试电路300的地址信号，而对于成为非选择的位线，则保持于固定电位电平。
因而，位线驱动器+S/A电路4020具备：驱动器/读出放大器部4020F，用来在写入工作中常时地将来自内建自测试电路300的地址信号传递给与地址信号RA<0>～RA<6>对应的位线对；以及驱动器/读出放大器部4020V，按照来自指令译码器4010的设定，有选择地驱动位线电位。
同样，位线驱动器+S/A电路4030中也具备：驱动器/读出放大器部4030F，用来在写入工作中常时地将来自内建自测试电路300的地址信号传递给与地址信号CA<0>～CA<3>对应的位线对；以及驱动器/读出放大器部4030V，按照来自指令译码器4010的设定，有选择地驱动位线电位。
图12是说明图11中示出的位线驱动器+S/A电路4020中的驱动器/读出放大器部4020V中包含的、驱动CAM单元阵列4000中的对应的位线对CBL1、/CBL1的电位电平、而且在读出工作中放大来自在该位线对CBL1、/CBL1上被读出的CAM单元的数据并作为读出地址输出用的电路结构的电路图。
参照图12，输入缓冲器IBF1接受列地址信号RA<i>，将进行了缓冲处理的结果输出给内部节点n11。在内部节点n11与内部节点n12之间设置N沟道MOS晶体管TR411。在内部节点n11与晶体管TR411的栅之间设置N沟道MOS晶体管TR412和闩锁电路LT41。晶体管TR412的栅接受来自指令译码器4010的控制信号LS。闩锁电路LT41包含：倒相器INV411，接受经晶体管TR412供给的来自输入缓冲器IBF1的信号并使其反转；以及倒相器INV412，接受INV411的输出并使其反转，将其供给晶体管TR411的栅。
在节点n12与接地电压之间设置晶体管TR413，晶体管TR413的栅接受倒相器INV411的输出。
在内部节点n12与位线CBL1之间设置晶体管TR414，晶体管TR414的栅接受指定对从指令译码器4010供给的位线CBL1的数据的写入时序用的信号CWE。
再者，输入缓冲器IBF2接受与列地址信号RA<i>互补信号的列地址信号/RA<i>，将进行了缓冲处理的结果输出给内部节点n21。在内部节点n21与内部节点n22之间设置N沟道MOS晶体管TR421。在内部节点n21与晶体管TR421的栅之间设置N沟道MOS晶体管TR422和闩锁电路LT42。晶体管TR422的栅接受来自指令译码器4010的控制信号LS。闩锁电路LT42包含：倒相器INV421，接受经晶体管TR422供给的来自输入缓冲器IBF2的信号并使之反转；以及倒相器INV422，接受INV421的输出并使之反转，将其供给晶体管TR421的栅。
在节点n22与电源电压之间设置晶体管TR423，晶体管TR423的栅接受倒相器INV421的输出。
在内部节点n22与位线/CBL1之间设置N沟道MOS晶体管TR424，晶体管TR424的栅接受指定对从指令译码器4010供给的位线/CBL1的数据的写入时序用的信号CWE。
读出放大器S/A放大在位线对CBL1、/CBL1之间产生的电位差电平，作为读出地址TRAout中的第i个位信号TRAout<i>来输出。
与驱动器/读出放大器部4020V的其它的位线对相对应，也设置同样的结构。此外，对于驱动器/读出放大器部4030V，也设置了同样的结构。
根据控制信号LS的激活，为了进行掩蔽工作，进行对闩锁电路LT41和LT42的数据的写入。
图13是说明图11示出的结构中的驱动器/读出放大器部4020F中包含的、驱动CAM单元阵列4000中的对应的位线对CBL2、/CBL2的电位电平、而且放大来自该位线对的读出数据并输出用的电路结构的电路图。
输入缓冲器IBF3接受行地址信号RA<j>，经N沟道MOS晶体管TRTR434驱动位线CBL2的电位电平。同样，输入缓冲器IBF4接受与行地址信号RA<j>互补的地址信号/RA<j>，经晶体管TR444驱动位线/CBL2的电位电平。
晶体管TR434和TR444的栅接受控制信号CWE。
读出放大器S/A放大在位线对CBL2、/CBL2之间产生的电位差，作为读出地址TRAout中的第j个位信号TRAout<j>来输出。
其次，简单地说明图12中示出的电路的工作。
首先，根据来自内建自测试电路300的控制信号Ct1，在进行位线驱动器+S/A电路4020的设定工作时，从指令译码器4010输出的信号LS成为激活状态。
据此，指令译码器4010进而在使位线CBL1和/CBL1成为使用状态的情况下，分别经输入缓冲器IBF1、IBF2将都为高电平的信号RA<i>和信号/RA<i>供给闩锁电路LT41和LT42。
通过闩锁电路LT41和LT42保持该电位电平，晶体管TR411和晶体管TR421成为导通状态，晶体管TR413和晶体管TR423成为关断状态。
因而，例如经输入缓冲器IBF1供给的数据经晶体管TR411供给节点n12，通过信号CWE成为激活状态(高电平)，供给位线CBL1。
另一方面，在位线驱动器+S/A电路4020的设定工作中，对于成为不使用的位线，在指令译码器4010使控制信号LS成为高电平之后，使信号RA<i>和/RA<i>都成为低电平，闩锁电路LT41和LT42保持该低电平。由此，以后晶体管TR411和晶体管TR421成为关断状态，晶体管TR413和晶体管TR423成为导通状态。
因而，对于成为不使用的位线对，不管来自输入缓冲器IBF1和IBF2的输出电平如何，在写入工作中对应的位线对上信号CWE成为激活状态(高电平)时，分别供给低电平和高电平。
〔用来与备用行和备用列的条数的变化对应的结构〕
图14是说明图10中示出的置换判定部4100.1的结构用的概略框图。
图14是说明第1置换判定部4100.1的结构用的概略框图。
第2置换判定部4100.2～第6置换判定部4100.6的结构也只是被连接的存储单元列不同，其基本的结构是同样的。
第1置换判定部4100.1包含：与电路4102，将存储单元列MCR11的一致判定线ML和触发电路SFR11的输出与输入节点连接；与电路4104，将存储单元列MCR12的一致判定线ML和触发电路SFC12的输出与输入节点连接；与电路4106，将存储单元列MCC11的一致判定线ML和触发电路SFC11的输出与输入节点连接；与电路4108，将存储单元列MCC12的一致判定线ML和触发电路SFC12的输出与输入节点连接；4输入端的或非电路4110，接受与电路4102～4108的输出，输出信号MS。
以下，分别用节点MHa、MHb、MHc、MHd来表示第1置换判定部4100.1的与电路4102～4108的输入节点中的与一致判定线ML连接的输入节点，用节点MVa、MVb、MVc、MVd来表示与触发电路SFR11～SFC12的输出连接的输入节点。
第1置换判定部4100.1还包含：逻辑门4200，接受节点MVa的电平的反转信号、节点MVb的电平的反转信号、节点MVc的电平的反转信号、节点MVd的电平的反转信号、信号MS、合格/不合格信号P/F，将这些信号的逻辑积作为供给存储单元列MCR11的写入选择线TWL的写入选择信号WEa输出；逻辑门4202，接受节点MVa的电平的信号、节点MVb的电平的信号、节点MVc的电平的信号、节点MVd的电平的反转信号、信号MS、合格/不合格信号P/F，将这些信号的逻辑积作为供给存储单元列MCR12的写入选择线TWL的写入选择信号WEb输出；逻辑门4204，接受节点MVa的电平的信号、节点MVb的电平的信号、节点MVc的电平的反转信号、节点MVd的电平的反转信号、信号MS、合格/不合格信号P/F，将这些信号的逻辑积作为供给存储单元列MCC11的写入选择线TWL的写入选择信号WEc输出；以及逻辑门4206，接受节点MVa的电平的信号、节点MVb的电平的信号、节点MVc的电平的信号、节点MVd的电平的反转信号、信号MS、合格/不合格信号P/F，将这些信号的逻辑积作为供给存储单元列MCC12的写入选择线TWL的写入选择信号WEd输出。
第1置换判定部4100.1还包含：6输入端的与电路4208，接受节点MVa的电平的信号、节点MVb的电平的信号、节点MVc的电平的信号、节点MVd的电平的信号、信号MS和合格/不合格信号P/F，将这些信号的逻辑积作为WEe输出；选择电路SEL1，根据来自指令译码器4010的控制信号URNS和URN<0:4>，将从信号WEa～WEe中已被选择的信号作为信号URF来输出；以及触发电路FF1，根据复位信号RST被复位，根据信号URF被置位，输出对于情况1的修复失效信号RF1。
图15是图14中示出的选择电路SEL1的结构用的概略框图。
参照图15，选择电路SEL1具备：N沟道MOS晶体管TR451，被设置在接受信号WEa的节点n451与输出给触发电路FF1的信号URF的节点n456之间；N沟道MOS晶体管TR452，被设置在接受信号WEb的节点n452与节点n456之间；N沟道MOS晶体管TR453，被设置在接受信号WEc的节点n453与节点n456之间；N沟道MOS晶体管TR454，被设置在接受信号WEd的节点n454与节点n456之间；N沟道MOS晶体管TR455，被设置在接受信号WEe的节点n455与节点n456之间；以及闩锁电路LT451～LT455，分别与晶体管TR451～TR455对应地被设置，在被来自指令译码器4010的控制信号URNS和时钟信号CLK激活了的时刻，分别保持从指令译码器4010供给的信号URN<0>～URN<4>的电平。闩锁电路LT451～LT455分别输出控制晶体管TR451～455的栅电位用的信号URGS<0>～URGS<4>。
因而，根据从指令译码器4010供给的信号URN<0>～URN<4>的电平，如图6A～6C中已说明的那样，可切换在进行了置换判定部4100.1的对应的置换顺序中的某一个顺序为止的置换的时刻判定为是能进行置换补救还是不能进行置换补救。
例如，在信号URGS<4>为激活、其它的信号URGS<0>～URGS<3>都处于非激活状态的情况下，只有晶体管TR455成为导通状态，此时，将表示是否能用置换顺序「RRCC」的置换来进行冗余补救的信号WEe的电平作为信号URF供给触发电路FF1。
与此不同，在信号URGS<3>为激活、其它的信号URGS<0>～URGS<2>和信号URGS<4>处于非激活状态的情况下，只有晶体管TR454成为导通状态，将信号WEd的电平作为信号URF供给触发电路FF1。即，此时，是否能用置换顺序「RRC」来置换的判定结果供给触发电路FF1。
图16是说明图15中示出的闩锁电路LT451的结构用的概略框图。其它的闩锁电路LT452～LT455的结构，除所接受的信号和输出的信号不同外，也与闩锁电路LT451的结构相同。
闩锁电路LT451包含：接受信号URNS和时钟信号CLK的与非电路NAD1；晶体管TR461，在其栅上接受与非电路NAD1的输出，设置在接受信号URN<0>的节点n461与内部节点n462之间；倒相器INV461，接受内部节点n462的电位电平，输出信号URGS<0>；以及倒相器INV462，接受倒相器INV461的输出，用来驱动内部节点n462的电位电平。
图17是说明按照来自指令译码器4010的控制信号设定图15中示出的选择电路SEL1时的工作用的时序图。
在时刻t1的信号CLK的激活沿，假定从指令译码器4010供给的信号URNS成为激活状态的高电平。
此时，还假定从从指令译码器4010供给的信号URN<0:4>(总称信号URN<0>～URN<4>，表示为信号URN<0:4>)为“00010”。
因而，据此从闩锁电路LT451～LT455输出的信号URGS<0:4>(总称信号URGS<0>～URGS<4>，表示为信号URGS<0:4>)也被设定为“00010”。
由此，只有晶体管TR454成为导通状态，根据否是能用置换顺序「RRC」的置换，使触发电路FF1的输出电平被置位。
假定对于其它的置换判定部4100.2～4100.6也设置了同样的结构。
图18是说明图1中示出的触发电路500.1的结构用的概略框图。
关于其它的触发电路500.2～500.n，其基本的结构是同样的。
经选择电路510.1～510.k(k：自然数)传递从逻辑电路200.1输入到对应的DRAM芯100.1的信号。与此不同，经选择电路520.1～520.m(m：自然数)传递从DRAM芯100.1供给逻辑电路200.1的信号。
选择电路510.1～510.k和520.1～520.m以串行方式连接，依次传递来自内建自测试电路300的信号，选择电路520.m将从内建自测试电路300供给的信号传递给其下一个触发电路500.2。
在此，例如选择电路520.1根据控制信号DE1、时钟信号CLK和模式指令MC而被控制，在通常工作中，在节点UI上接受来自逻辑电路200.1的信号，从节点CI对DRAM芯100.1输出，在测试工作中，在从内建自测试电路300对于输入节点Sin的一系列的串行数据的输入结束后，将串行数据中的在选择电路510.1中被保持的数据从节点CI对DRAM芯100.1输出。关于其它的选择电路510.2～510.k，也进行同样的工作。
另一方面，选择电路520.1也被信号DE1、信号CLK和信号MC所控制，在通常工作中，在节点CO上接受来自DRAM芯100.1的数据，从节点UO对逻辑电路200.1输出，在测试工作中，在接受来自DRAM芯100.1的数据并进行了保持后，从节点Sout输出保持了的数据。这样一来，从选择电路520.1的节点Sout输出的数据经过触发电路500.1～500.n以串行方式被传递，最终输入到内建自测试电路300的节点Sin上。关于其它的选择电路520.2～520.m，也进行同样的工作。
图19是说明图18中示出的选择电路510.1的结构用的概略框图。其它的选择电路510.2～510.k的结构也基本上是同样的。
选择电路510.1包含：开关电路512，接受对节点Sin供给的来自内建自测试电路300的串行数据和从逻辑电路200.1对节点UI供给的信号，根据模式指令MC选择一方而输出；晶体管TR510，设置在开关电路512的输出节点与节点CI之间，在栅上接受信号DE1并被其控制；D触发电路514，以信号CLK作为时钟信号来工作，接受来自开关电路512的输出并加以保持，用来将已保持的数据输出给节点Sout。
图20是说明图18中示出的选择电路520.1的结构用的概略框图。其它的选择电路520.2～520.m的结构也基本上是同样的。
选择电路520.1具备：开关电路522，被模式指令MC所控制；晶体管TR520，设置在开关电路522的一个输入节点与接受来自DRAM芯100.1的数据的节点CO之间，在栅上接受信号DE1；晶体管TR522，设置在接受串行数据的节点Sin与开关电路522的另一个输入节点之间，在栅上接受将信号DE1反转的来自倒相器INV520的输出；D触发电路524，在测试工作中接受来自开关电路522的输出，以信号CLK作为时钟信号来工作，用来将串行数据供给输出节点Sout。
开关电路522根据模式指令MC，在通常工作模式中，将从晶体管TR520中被供给的数据供给输出节点UO。在由模式指令MC指定的测试工作模式中，开关电路522在信号DE1为激活(高电平)的期间内，将经晶体管TR520供给的数据输出给D触发电路524，在信号DE1为非激活(低电平)的期间内，将经晶体管TR522供给的数据输出给D触发电路524。
通过作成这样的触发电路500.1～500.n的结构，可简化内建自测试电路300与测试对象的DRAM芯的数据授受用的电路结构，可谋求芯片面积的减少。
〔内建自测试电路300/内建冗余解析电路400的工作〕
图21和图22是说明以上已说明的内建自测试电路300和内建冗余解析电路400的工作用的流程图。
首先，参照图21，内建自测试电路300根据成为测试对象的DRAM芯、例如DRAM芯100.1的存储容量，进行在地址信号生成电路330中生成的地址值的初始设定，同时设定最大地址寄存器342中的最大地址的值(步骤S100)。
接着，内建自测试电路300输出指定进行在内建冗余解析电路400中的位线驱动器+S/A电路420和430中使用的位线的设定工作以及在置换判定电路4100.1～4100.6中用哪个置换顺序可进行冗余补救的判定用的设定指示(步骤S102)。据此，在内建冗余解析电路400中进行位线驱动器+S/A电路420和430中的闩锁电路LT42和LT42的设定工作和选择电路SEL1中的闩锁电路LT451～LT455的设定工作(步骤S104)。
其次，内建自测试电路300将串行的测试数据供给触发电路500.1～500.n，指示写入工作(步骤S106)。据此，在DRAM芯100.1中进行测试数据的写入，将地址生成电路34的输出加1(步骤S108)。在内建自测试电路300中也将地址生成电路330的输出加1(步骤S110)。
其次，对于全部地址，进行测试数据的写入是否结束的判断(步骤S112)，重复进行这样的测试数据的写入，直到对成为测试对象的DRAM芯100.1的全部的存储单元结束写入为止。
接着，利用复位信号RST将内建自测试电路300的地址生成电路330和DRAM芯100.1的地址生成电路34进行复位。
再者，在内建自测试电路300中，通过对触发电路500.1～500.n供给串行数据，将读出指令供给成为测试对象的DRAM芯100.1(步骤S114).从DRAM芯100.1进行数据读出，将地址生成电路34的输出加1(步骤S116)。在内建自测试电路300中也将地址生成电路330的输出加1(步骤S118)。
利用移位工作，在内建自测试电路300中读入已被读出的数据。对于已被读出的数据，在比较器360中进行比较，将判定结果作为合格/不合格信号P/F输出给内建冗余解析电路400(步骤S120)。
在内建冗余解析电路400中，比较已在CAM单元阵列4000中存储了的地址的数据与新发现的有缺陷位的地址(步骤S122)。在一致的情况下(步骤S124)，不进行对CAM单元阵列4000的地址写入工作等(步骤S132)。
与此不同，在不一致的情况下(步骤S124)，进而，在各置换判定部4100.1～4100.6中，根据读出数据的判定结果是合格(pass)还是不合格(fail)，在判定为不合格时，将地址存储在CAM单元阵列4000中(步骤S128)，进行是否能用对应的置换顺序进行置换补救的判定(步骤S130)。
另一方面，在读出数据的判定结果是合格时(步骤S124)，不进行对CAM单元阵列4000的地址写入工作等(步骤S132)。
其次，对于全部地址，进行数据的读出和判定是否已结束的判断(步骤S140)，重复进行从步骤S114到步骤S140为止的工作，直到对于成为测试对象的DRAM芯的全部的存储单元的测试结束为止。
参照图22，接着，从内建自测试电路300对内建冗余解析电路400供给数据的读出指令(步骤S142)。从内建冗余解析电路400对内建自测试电路300输出表示冗余解析结果的数据(步骤S144)。
从外部对内建自测试电路300供给读数据指令RDC，将表示冗余判定结果的数据作为数据Dout从端子22输出(步骤S146)。
以上，对于DRAM芯100.1的测试结束(步骤S148)。
接着，对于DRAM芯100.2～100.n的每一个进行同样的测试工作(步骤S150)。
通过作成以上的结构，即使在同一芯片上形成的多个DRAM芯的存储容量各不相同的情况、或对于DRAM芯设置的冗余存储单元行的数目和冗余存储单元列的数目各不相同的情况下，也可灵活地与其对应，而且可抑制芯片面积的增大。
〔地址生成电路34和地址生成电路330的结构〕
图23是说明图2中示出的地址生成电路34的工作用的时序图。
地址生成电路34与行地址和列地址的每一个相对应，具备2进制计数器。在图23中，只抽出与一方的地址、例如行地址对应的2进制计数器的工作。2进制计数器的的输出的位数根据对应的存储单元阵列的行地址和列地址的大小来决定。
2进制计数器对时钟输入UCCLK进行计数，生成逐1递增的地址信号A<0>～A<N-1>。
在图23中，根据在时刻tb处的时钟信号UCCLK的激活沿，达到N位部分的地址的计数值的最大值，对地址信号A<0>～A<N-1>的全部的位进行了复位。
图24是说明图3中示出的内建自测试电路300中的地址生成电路330、比较器344和最大地址寄存器342的结构用的概略框图。
在图24中，例如只抽出与行地址对应的结构来示出。
地址生成电路330具备与对应的DRAM芯100.1～100.n的各自的行地址中的具有最大的位数的行地址对应的2进制计数器3302。在此，为了说明起见，假定2进制计数器3302是12位2进制计数器。
比较器3304具备：一致检测电路3304.0～3304.11，分别接受来自2进制计数器3302的输出A<0>～A<11>，进行与最大地址寄存器342中保持的值的比较；全一致信息检测电路3306，用来接受来自一致检测电路3304.0～3304.11的输出，检测来自全部的一致检测电路的输出表示了各结果的一致的情况；复位电路3308，用来根据来自一致检测电路3304.0～3304.11的输出表示了全部一致状态的情况，对2进制计数器3302进行复位。
2进制计数器3302对从BIST控制部310中的时钟发生器输出的时钟信号UCCLK进行向上计数。
另一方面，地址生成电路34中的2进制计数器也对时钟信号UCCLK进行向上计数。
图25是说明图24中已说明的地址生成电路330的工作用的时序图。
在时刻t0处，如果开始时钟信号UCCLK的计数工作，则2进制计数器3302的输出的地址信号A<0>～A<11>中的最低位的信号A<0>成为高电平。据此，一致检测电路3304.0的输出信号MC<0>也成为高电平。
其次，在时刻t1处，响应于时钟信号UCCLK的第2循环的激活沿，根据地址信号A<1>成为高电平的情况，一致检测电路3304.1的输出信号MC<1>成为高电平。
另一方面，一致检测电路3304.0的输出信号MC<0>成为低电平。
以下，以同样的方式，根据在最大地址寄存器342中保持的数据与地址信号A<0>～A<11>的比较结果，信号MC<0>～MC<11>的电平也发生变化。
响应于在时刻t3处的时钟信号UCCLK的激活沿，地址信号A<0>成为激活状态，据此，如果信号MC<0>成为高电平，则来自全部的一致检测电路3304.0～3304.11的输出成为高电平，全一致信息检测电路3306的输出成为高电平。
在时刻t4处的时钟信号UCCLK的非激活沿，根据全一致信息检测电路3306的输出电平是高电平的情况，来自复位电路3308的复位信号成为高电平。
据此，2进制计数器3302的输出电平全部被复位，地址信号A<0>～A<11>全部成为低电平。
在图25中示出的例子中，由于在具有12位的存储区的最大地址寄存器342中对于全部的位存储了“1”，故根据地址信号A<0>～A<11>全部成为低电平的情况，信号MC<0>～MC<11>的电平也成为低电平。据此，全一致信息检测电路3306的输出也成为低电平。
在时刻t6处，根据全一致信息检测电路3306的输出是低电平的情况，复位电路3308的输出也返回到低电平。由此，从下一个时钟信号UCCLK的激活沿开始，再次开始2进制计数器3302的计数工作。
利用以上的那样的结构，与在内建自测试电路300中设置的地址生成电路330和对应于DRAM芯100.1～100.n的每一个设置的地址生成电路34同步地生成地址信号。
因而，在测试工作中，分别在测试工作的开始，从内建自测试电路300对触发电路500.1～500.n以移位工作只供给开始地址即可。其后，在DRAM芯100.1～100.n中分别设置的地址生成电路34生成测试工作用的内部地址信号。因而，在测试工作中，在每次选择存储单元时，由于没有必要利用移位工作对触发电路500.1～500.n供给地址，故可使测试工作实现高速化。
再有，在测试工作时的写入工作中，如果在DRAM芯100.1～100.n的内部不仅自己生成地址信号，而且也生成写入到DRAM芯100.1～100.n中的测试数据本身，则在测试工作的开始，从内建自测试电路300只供给初始值即可。因而，在测试工作中，没有必要在每次数据的写入时利用移位工作对触发电路500.1～500.n供给写入数据，可进行更高速的测试工作。
〔实施例2〕
图26是说明本发明的实施例2的半导体集成电路装置2000的结构用的概略框图。
内建自测试电路300和内建冗余解析电路400的结构与图1中示出的实施例1的半导体集成电路装置1000的结构基本上是同样的。
但是，如以后说明的那样，内建自测试电路300除了实施例1的结构外，还生成测试启动信号TTE，再者，DRAM芯部100的结构也与
实施例1不同。
再者，在半导体集成电路装置2000中，即使对于逻辑电路200，为了在测试工作中能确认其被输入输出的数据，对于逻辑电路200的数据输入部和数据输出部，分别设置了能利用移位工作供给数据或利用移位工作读出数据的触发电路210和220。
再有，在图26中，示出了在半导体集成电路装置2000内分别逐一设置DRAM芯100和逻辑电路200的结构，但本发明并不限定于这样的情况，也可以是在半导体集成电路装置2000中设置多个DRAM芯100并与之对应地设置多个逻辑电路200的结构。
参照图26，DRAM芯100具备：接口部114，接受从逻辑电路200经触发电路210供给的控制信号、地址信号和写入数据；用来存储并保持数据的存储器阵列部112.1～112.n；地址总线ABS，用来从接口部1 14对各存储器阵列部112.1～112.n传递地址信号；指令总线CBS，用来从接口部114对各存储器阵列部112.1～112.n传递控制信号；以及数据总线DBS，用来在接口部114与存储器阵列部112.1～112.n之间进行数据的授受。
DRAM芯100还具备：开关电路116.1～116.n，用来在通常工作中根据从逻辑电路供给的信号、在测试工作中根据从内建自测试电路300供给的激活信号DE1～DEn，启闭与指令数据总线之间的连接；局部控制电路118.1～118.n，从指令总线CBS经地址总线ABS和开关电路116.1～116.n接受控制信号；以及触发电路120.1～120.n，用来闩锁从局部控制电路118.1～118.n供给的地址信号、控制信号和写入数据，供给对应的存储器阵列部112.1～112.n。
从逻辑电路200对DRAM芯100经可进行移位工作的触发电路210，供给控制信号、地址信号和写入数据，从DRAM芯100经触发电路210对逻辑电路200供给读出数据。另一方面，在通常工作中，从数据输入输出端子10供给的数据经可进行移位工作的触发电路220，供给逻辑电路200，而且来自逻辑电路200的输出经触发电路220供给数据输入输出端子10。
在测试工作模式中，在测试逻辑电路200的工作时，从端子25对触发电路210以串行方式供给地址信号、控制信号和写入数据等，来自DRAM芯100的读出数据以串行方式进行移位工作，在通过了触发电路220后，从端子26被读出。此外，对逻辑电路200供给的测试数据也利用串行的移位工作从端子25供给触发电路220，在对触发电路220输出了逻辑电路200的输出信号后，利用串行的移位工作，从端子26读出触发电路220中的数据。
再有，在图26中，假定存储器阵列部112.1～112.n包含了图2中示出的行地址译码器40、字线驱动器42、列地址译码器50、列选择门52、读放大器70、写驱动器80和数据闩锁器72、82那样的在存储单元的选择和数据的输入输出方面必要的电路。
图27是图26中示出的结构中的DRAM芯的接口部114的结构用的概略框图。
如在图26中已说明的那样，在测试工作中，从内建自测试电路300或从半导体集成电路装置2000的外部，以串行方式利用移位工作供给测试数据(与控制信号、地址信号和写入数据对应的数据)，将工作结果的数据以串行方式被读出到内建自测试电路300或半导体集成电路装置2000的外部的测试称为「扫描测试」，这样，将以串行方式传递数据的路径称为「扫描通路」。
以下，主要说明对于DRAM芯100的扫描测试。
DRAM的情况与SRAM不同，在行系统的工作循环中，必须继续字线的激活。此外，在进行读出工作的情况下，在输入了读指令之后到输出数据为止，一般存在时钟等待时间(latency)。
因此，在扫描通路上传送了以串行方式被传递的测试数据(测试矢量)后，首先进行使字线激活的处理(以下，称为ACT处理)。此时，必须在与存储器阵列部112.1～112.n对应的闩锁电路120.1～120.n中在被闩锁的状态下保持进行了ACT处理的状态。这样的保持状态通过输入预充电指令而被复位。
在维持了这样的字线的激活的状态下，再输入数据的写或读等的处理。
参照图27，在通常工作中，在从逻辑电路200接受了存取要求的ACT指令ACT、预充电指令PRE、读指令READ、写指令WRITE以及地址信号的接口部114中，例如在对于存储器阵列部112.1进行了存取要求的情况下，在与存储器阵列部112.1对应地设置了的指令译码器1142.1中进行变换为内部指令的处理。
另一方面，关于地址，在冗余判定部1144.1中，进行被编程了的有缺陷地址与被供给的地址信号的比较，进行执行了冗余置换处理后的变成内部地址的变换。
在触发电路1146中闩锁进行了这样的处理的内部指令和地址。
在下一个时钟沿上，关于地址信号，从触发电路1146供给地址预译码器1148.1，关于控制信号，经与(AND)电路1150.11～1150.14供给驱动电路1152.11～1152.14.
对与电路1150.11～1150.14的各自的一个输入端供给测试启动信号TTE，对各自的另一个输入端，经触发电路1146供给指令译码器1142.1的输出。
将驱动电路1152.11～1152.14的输出分别供给指令总线CBS。
将与存储器阵列部112.1对应地设置的、在测试工作中对来自内建自测试电路300的时钟信号进行计数、自动生成测试地址的地址生成电路1154.1的输出和地址预译码器1148.1的输出供给切换电路1156.1，根据模式指令，在测试工作中选择地址生成电路1154.1的输出，在通常工作中选择地址预译码器的输出，供给地址总线ABS。地址生成电路1154.1的结构与地址生成电路34的结构，除了所生成的地址的位数不同外，基本上是同样的。
与其它的存储器阵列部112.2～112.n对应地也设置了以上那样的结构。
此外，作为经数据总线DBS写入到存储器阵列部112.1～112.n中的数据WDQ，利用被模式指令MC控制的切换电路1162，在通常工作中选择经触发电路1146从逻辑电路200供给的数据，在测试工作中选择以经扫描通路供给的初始数据为基础在数据生成电路1160中已被生成的数据。
在进行扫描测试的情况下，从内建自测试电路300对触发电路1146以串行方式传送测试矢量。在该串行传送中，从内建自测试电路供给的测试启动信号TTE被保持为低电平，使得被触发电路1146中的各保持电路闩锁的数据不对存储器阵列部112.2～112.n的工作产生影响。由此，由于被触发电路1146保持了的数据不供给驱动电路1152.11～1152.14，故可防止存储器阵列部112.1～112.n在测试矢量的工作中进行异常工作。
在测试矢量的传送后，信号TTE成为高电平，据此，从驱动电路1152.11～1152.14经指令总线CBS对存储器阵列部传递控制信号，已被选择的存储器阵列部便进行工作。
此时，通过激活与开关电路116.1～116.n中的已被选择的存储器阵列部对应的信号DEi(i＝1～n)，有选择地对存储器阵列部112.i供给各指令。
图28是说明图26中示出的结构中的开关部116.1～116.n、局部控制电路118.1～118.n、触发电路120.1～120.n的结构用的概略框图。
在与存储器阵列部112.1～112.n对应地分散配置的局部控制电路118.1～118.n中，成为分别利用开关电路116.1～116.n有选择地供给字线的激活/非激活、写控制线激活、读控制线激活等的指令或行地址、列地址的结构。
因而，从接口部114传送的信号，在通常工作中根据从逻辑电路200供给的选择信号IL1～ILn、在测试工作中根据从内建自测试电路300供给的激活信号DE1～DEn，经开关电路116.1～116.n传送给局部控制电路118.1～118.n。
此外，由于在局部控制电路118.1～118.n中已被生成的信号在触发电路120.1～120.n中再次被闩锁，故即使接口部114中的触发电路1146的值因扫描测试的缘故而被改写，阵列工作也保持已被指定的工作状态。
图29是在图26～图28中已说明的半导体集成电路装置2000中进行DRAM芯100的测试时的时序图。
首先，在时刻t1～t2中，利用扫描通路对各触发器传送测试矢量。此时，测试启动信号TTE为低电平。
其次，在时刻t2～t3中，停止传送工作，将测试启动信号TTE激活为高电平，进行ACT工作，进行已被选择的存储器阵列部i的字线的激活。
再者，在时刻t3～t4中，进行测试用的测试矢量的传送。
在时刻t4处，停止传送工作，在时刻t4～t5中，使测试启动信号TTE成为高电平并再次激活，进行写工作。
此时，如果地址和数据在传送时的测试矢量中供给起始的数据，则如上所述，分别与存储器阵列部112.1～112.n对应地自动产生第2循环以后的数据。在此，虽然不对接口部114供给地址，但由于可在内建自测试部中推测在每个存储器阵列部中产生的地址信号和写循环的进行状况，故可预测结束时刻，使测试启动信号TTE非激活。
或者，也可作成在各存储器阵列部中利用信号使内建自测试电路300知道写循环的结束的结构。
这样，在DRAM芯100一侧，通过内置了对于测试图形的地址生成电路，如果设定开始地址和地址的行进一方的模式(pattern)，则可自动地发生写地址。
此外，由于与各存储器阵列部112.1～112.n对应地内置了测试工作中的写入数据的数据生成电路1160，故通过选择初始数据和数据的行进一方的模式，可自动地对于各存储器阵列部产生写数据。
关于这样的模式的选择，可利用另外的多个信号的组合来选择。
在内建自测试电路300一侧，由于可预先预测到写的结束为止的循环数，故将其间的循环作为空循环来计数，为了一到达适当的循环数就使写工作结束，可使测试启动信号TTE非激活。
接着，在时刻t5～t6中，再次进行读用的测试矢量的传送。
在时刻t6处，停止传送工作，在时刻t6～t7中，再次使测试启动信号TTE激活为高电平，进行读工作。此时，在从DRAM芯100到数据的取出中，如果由于等待时间的缘故花费2个循环，则将测试启动信号TTE控制成在触发电路1146中闩锁第2个循环的数据。
在内建自测试电路300一侧，由于预先了解了DRAM芯100的CAS等待时间是2个循环还是其它的循环，故将与该循环对应的循环数作为空循环进行计数，如果达到适当的循环，则使应该使读工作结束的测试启动信号TTE非激活。
最后，从时刻t7开始，为了通过扫描通路取出被触发器取入了的读数据RDQ，对触发电路1146供给时钟信号，使其进行移位工作来进行数据的传送。
利用以上的结构，也可起到与实施例1同样的效果。
〔实施例3〕
图30是说明在实施例1的半导体集成电路装置1000或实施例2的半导体集成电路装置2000中在内建冗余解析电路400中可能包含的CAM单元阵列4000的其它结构用的概略框图。
在图30中，在左右两面上配置了相同数目的位线对CBL1、/CBL1～CBLm、/CBLm和对CBL’1、/CBL’1～CBL’m、/CBL’m，位线被一分为二，供行地址比较用和列地址比较用。分别成为配置位线控制系统(位线驱动器+S/A电路)4020和4030和字线、一致检测线控制系统4100.11及4100.12的结构。因而，在图30的字线、一致检测线控制系统4100.11及4100.12中，分割在实施例1或2的置换判定部4100.1～4100.6的结构中与行地址对应的部分和与列地址对应的部分来配置，相当于利用布线进行了连接，以便分别进行与实施例1或2同样的工作。
通过根据各自的必要位数、字数，如在实施例1中已说明的那样，对不必要部分进行掩蔽工作，行地址和列地址可分别实现必要的CAM单元阵列容量。
在图30示出的结构中，分别从左右的控制系统4020和4030对各位线输入行地址和列地址，进行比较一致工作。
由此，CAM单元阵列400可作成接近于均匀的一面结构，利用阵列结构的简化来缩小面积，再者，利用附带的外围电路配置的简化，可缩小面积。
图31是原理性地示出图30中已示出的CAM单元阵列的结构的图。
在左半面配置行地址用的CAM阵列，在右半面配置列地址用的CAM阵列。
图32是更详细地说明图31中已示出的CAM阵列中的用黑色粗线包围的部分PA的结构用的布线图形图。
用第2多晶硅层、第1金属布线层和第2金属布线层连接了由有源层和第1多晶硅层构成的晶体管。在此，在行地址用CAM阵列与列地址用CAM阵列的边界部分处，如用圆包围的部分中所示，成为互相隔离由第2金属布线层形成的位线CBL、/CBL的结构。
图33是说明CAM单元阵列4000的其它结构用的概略框图。
参照图33，根据CAM单元的结构和必要的行地址和列地址的位数，关于进行掩蔽工作用的结构，与图30的结构基本上是同样的。
在图33中，在上下两面上，配置了相同数目的字线TWLR1～TWLRn和TWLC1～TWLCn、相同数目的一致判定线MLR1～MLRn和MLC1～MLCn。
各字线和一致检测线被一分为二，供行地址比较用和列地址比较用，分别配置了字线和一致检测线控制系统和位线控制系统4020和4030。
分别通过根据必要的位数或字数对不必要的部分进行掩蔽工作，行地址和列地址分别构成必要的CAM阵列。
分别从上下的控制系统对各位线输入行地址和列地址，进行比较一致工作。
利用这样的结构，CAM单元阵列也可作成接近于均匀的一面结构，利用阵列结构的简化来缩小面积，再者，利用附带的外围电路配置的简化，可缩小面积。
图34是原理性地示出图33中已示出的CAM单元阵列的结构的图。
在上半面上配置了与行地址对应的CAM单元阵列，在下半面上配置了与列地址对应的CAM单元阵列。
图35是更详细地说明图34中示出的CAM单元阵列中的与上半面的列地址对应的CAM单元’n1(图34中的PB1)的结构用的布线图形图。
利用第1多晶硅层形成了字线，利用第1金属布线形成了一致检测线和电源布线。利用第2金属布线形成了位线。
再者，字线WL和一致判定线ML延伸到了邻接的存储单元上。
图36是示出图34中已示出的CAM阵列中的行地址用的CAM阵列和列地址用的CAM阵列的边界部的结构用的布线图形图。
在行地址用的CAM阵列和列地址用的CAM阵列的边界部中，与图35不同，如图36中用圆包围示出的那样，成为在邻接的CAM阵列之间隔离字线与一致检测线的结构。但是，成为电源线和接地布线延伸到邻接的CAM单元上的结构。
图37是示出CAM单元阵列的其它结构的概略框图。
在对CAM单元进行一致检测工作时，作成在与行地址对应的CAM单元和与列地址对应的CAM单元中利用各自的一致检测线进行控制的结构。
即，假定字线、一致检测线控制系统4100.13对于单一的CAM单元阵列中的例如与行地址对应的CAM单元，使用一致判定线ML1～MLn，对于单一面上的CAM阵列中的用于列地址的CAM单元，使用一致判定线ML1’～MLn’。
对于位线和字线，根据所存储的行地址和列地址的位数，设置了进行掩蔽工作用的功能。
如果这样做，则作为图形来说，不分割位线、一致检测线和字线，在1个阵列中，可分割成行地址用和列地址用来使用CAM阵列。因此，可使CAM的使用区域实现最佳化来使用，CAM阵列的利用效率上升，可进一步减少CAM阵列4000的面积。
即，例如在图30中示出的结构中，预先与行地址的最大位数和列地址的最大位数以及冗余行和冗余列的最大数目相对应，对于行地址和列地址的每一个，必须分开地形成能与其最大值对应的CAM阵列。
与此不同，在图37中示出的结构中，由于可不区别行地址用和列地址用以设置CAM单元，故可进一步缩小阵列面积。
图38是示出图37中已示出的CAM阵列中的CAM单元的结构的电路图。
CAM单元包含：用来传递内部地址信号的地址位线CBL1；由2个倒相器INV1和INV2构成的存储元件BSE；N沟道型存取晶体管TA1，用来根据信号线TWL的电平连接存储元件BSE的存储节点n1与地址位线CBL1；用来传递与上述内部地址信号互补的内部地址信号的地址位线/CBL1；N沟道型存取晶体管TA2，用来根据信号线TWL的电平连接存储元件BSE的存储节点n2与地址位线/CBL1；N沟道晶体管T111和T121，串联地连接在第1一致判定线ML1与接地电位之间；以及晶体管T131和T141，串联地连接在第1一致判定线ML1与接地电位之间。
CAM单元还包含：N沟道晶体管T112和T122，串联地连接在第2一致判定线ML2与接地电位之间；以及晶体管T132和T142，串联地连接在第2一致判定线ML2与接地电位之间。
晶体管T111的栅与地址位线CBL1连接，晶体管T121的栅与存储元件BSE的存储节点n2连接。此外，晶体管T112的栅与地址位线CBL1连接，晶体管T122的栅与存储元件BSE的存储节点n2连接。
晶体管T131的栅与存储元件BSE的存储节点n1连接，晶体管T141的栅与地址位线/CBL1连接。此外，晶体管T132的栅与存储元件BSE的存储节点n1连接，晶体管T142的栅与地址位线/CBL1连接。
通过作成这样的结构，在CAM单元阵列内不分割地址位线、一致检测线、字线等，与行地址和列地址的位数或冗余行和列的数目相对应，可灵活地构成有缺陷地址存储用的CAM单元阵列。因而，CAM单元的利用效率提高了，作为整体，可减少CAM单元阵列的面积。
图39是示出CAM单元阵列的另一结构的概念图。
在图39中示出的结构中，使单一的CAM单元阵列分成行地址比较工作和列地址比较工作这2次来工作。
即，位线控制系统4020和字线、一致检测线控制系统4100.14，在第1次测试循环中，只对于行地址部分进行有缺陷检测和存储工作，这样，对外部读出已检测出的、应进行冗余置换的有缺陷行地址。
接着，在第2次的测试循环中，这次在CAM单元阵列中只进行列地址的存储和比较工作。
通过行地址比较工作和列地址比较工作根据各自的必要的位数和字线来掩蔽不必要部分，实现在比较工作时必要的CAM阵列结构。
即使利用这样的结构，CAM阵列也可作成接近于均匀的一面结构，利用阵列结构的简化可缩小面积，而且，由于对行地址和列地址来说可共有CAM阵列，故可进一步缩小阵列面积。
〔实施例4〕
图40是示出进行内建自测试的测试工作的另一例的流程图。
首先，进行CAM单元阵列的初始化(步骤S202)。
与存储器测试的执行(步骤S204)并行地分别将有缺陷行和列地址输入到CAM阵列的位线上(步骤S206)。
在CAM阵列上已存储了的地址的情况下(步骤S208)，不进行任何处理，在CAM阵列上没有存储的地址的情况下(步骤S208)，对CAM阵列写入新的有缺陷地址(步骤S210)。重复这样的测试，直到存储器测试结束(步骤S212)。
在存储器测试结束时选择有缺陷补救解，进行结果的输出(步骤S214)。
其次，在实际使用存储器时，按照补救解的信息，进行将存储器存取切换成备用/正常单元的工作。
具体地说，在内建冗余解析结束后，再次在CAM阵列中存储与补救解相当的有缺陷地址(步骤S216)。
在这样的状态下，进入通常工作中的存储器的实际使用，进行下述的处理：在内建冗余解析电路400的CAM阵列中进行存取地址与有缺陷地址的比较一致(步骤S218)，在碰到补救地址的情况下(步骤S220)，对于对应的备用存储单元进行存取(步骤S224)，在未碰到的情况下(步骤S220)，按原样利用存取地址进行存储器存取(步骤S222)。
如果进行这样的工作，则由于也可将为了地址补救一致而设置了的CAM阵列作为进行冗余补救用的编程存储器来使用，故可进一步缩小芯片面积。
〔实施例5〕
在以上已说明的实施例1～实施例4中，对于CAM单元阵列中的规定的地址位线对CBL1和/CBL1，为了进行掩蔽工作，假定使用了图12和图13中示出的电路结构。
在实施例5中，说明可进行这样的掩蔽工作的其它的电路结构。
图41是说明例如在图11中示出了的实施例1的位线驱动器+S/A电路4020中的驱动器/读出放大器部4020V中包含的、驱动CAM单元阵列4000中的对应的位线对CBL1、/CBL1的电位电平、而且在读出工作中放大来自在该位线对CBL1、/CBL1上已被读出的CAM单元的数据、作为读出地址来输出用的另一电路结构的电路图。该电路也可适用于其它的实施例的半导体集成电路装置。
参照图41，输入缓冲器IBF1接受列地址信号RA<i>，输出进行了缓冲处理的结果。在输入缓冲器IBF1与内部节点n11之间，设置N沟道MOS晶体管TR502。在内部节点n11与节点n12之间，设置N沟道MOS晶体管TR504。晶体管TR504的栅接受控制来自指令译码器4010的数据的写入时序用的信号CWE。节点n12与地址位线CBL1连接。
另一方面，倒相器INV504在输入端上接受节点n12的电位电平，将其反转后输出。在倒相器INV504的输出节点与内部节点n21之间，设置N沟道MOS晶体管TR512。在内部节点n21与地址位线/CBL1之间，设置N沟道MOS晶体管TR514。晶体管TR514的栅也接受控制信号CWE。
寄存电路RG502根据来自指令译码器4010的指示，在对于地址位线CBL1和/CBL1进行掩蔽工作的情况下，设定为输出高电平，在不进行掩蔽工作的情况下，设定为输出低电平。
在节点n11与接地电压之间设置晶体管510，晶体管510的栅接受寄存电路RG502的输出。节点n11与节点n21连接。此外，晶体管502和晶体管512的栅都接受倒相器INV502的输出。
再有，在图41中，省略了图12中示出的读出放大器S/A的图示。
与驱动器/读出放大器部4020V的其它的位线对相对应，也设置同样的结构。此外，对于驱动器/读出放大器部4030V，也设置了同样的结构。
根据寄存电路RG502的设定值，在指示了掩蔽工作的情况下，将地址位线CBL1和/CBL1的电平固定为低电平。因此，在图8中示出的CAM单元中，晶体管T11和T14成为关断状态，而与其存储数据的值无关。因此，按照被指示了掩蔽工作的位线对，一致判定线ML的电平不会因放电而从预充电电平的高电平下降。因此，对于CAM单元中的特定的位线对，也具有通过指示掩蔽工作来减少功耗的效果。
图42是说明图11中示出的结构中的驱动器/读出放大器部4020F中包含的、为了驱动CAM单元阵列4000中的对应的位线对CBL2、/CBL2的电位电平、而且放大来自该位线对的读出数据并输出而与图4 1中示出的电路对应地设置的电路结构的概略框图。
参照图42，输入缓冲器IBF3接受列地址信号RA<i’>，输出进行了缓冲处理的结果。在输入缓冲器IBF3与内部节点n31之间，设置N沟道MOS晶体管TR524。晶体管TR524的栅接受控制信号CWE。节点n31与地址位线CBL2连接。
另一方面，倒相器INV524在输入端上接受节点n31的电位电平，将其反转后输出。在倒相器INV524的输出节点与地址位线/CBL2之间，设置N沟道MOS晶体管TR534。晶体管TR534的栅也接受控制信号CWE。
利用这样的结构，也可收到与图12和图13中示出的电路同样的效果。
再有，在以上的说明中，假定在同一芯片中安装的是多个DRAM芯，但本发明不限定于此，更一般的说，也可适用于在同一芯片上安装多个半导体存储器电路、对于各半导体存储器电路设置冗余存储单元行和冗余存储单元列、利用冗余置换来进行有缺陷位的补救那样的半导体集成电路装置。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (15)

1.一种半导体集成电路装置，其特征在于：
具备多个存储电路(100.1～100.n)，
各上述存储电路包括：
包含多个正规存储单元的正规存储单元阵列(RMA)；
包含多个预备存储单元行(SR)和预备存储单元列(SC)的预备存储单元阵列；以及
冗余置换测试电路，在上述多个存储电路中共同地被设置，用来决定应置换补救的有缺陷地址，
上述冗余置换测试电路包含：
自测试电路(300)，用来生成依次选择上述存储单元用的地址信号，根据从上述存储单元读出的数据与期待值数据的比较结果，进行有缺陷存储单元的检测；以及
冗余解析电路(400)，用来根据来自上述自测试电路的上述地址信号和上述有缺陷存储单元的检测结果，决定用各上述多个预备存储单元行和预备存储单元列应置换的有缺陷地址，
上述冗余解析电路(400)具有：
地址存储电路(4000)，用来存储与上述有缺陷存储单元对应的有缺陷地址；
驱动电路(4020，4030)，用来根据上述多个存储电路中成为测试对象的存储电路的容量，限制上述地址存储电路的有效的使用区域，进行对上述地址存储电路的数据存储；以及
判定电路(4100.1～4100.b)，根据在上述地址存储电路中保持的上述有缺陷地址，判定是否用某个上述多个预备存储单元行和预备存储单元列来置换，
上述地址存储电路有选择地存储依次检测出的有缺陷地址中的与已经存储了的有缺陷行地址和有缺陷列地址的任一个都不同的有缺陷地址。
2.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述地址存储电路包含排列成行列状的多个联想存储型单元。
3.如权利要求2中所述的半导体集成电路装置，其特征在于：
上述判定电路包含多个置换判定部(4100.1～4100.6)，上述多个置换判定部(4100.1～4100.6)与在上述多个存储电路中包含最大个数的上述预备存储单元行和预备存储单元列的存储电路中依次用上述预备存储单元行和预备存储单元列来置换包含上述有缺陷存储单元的正规存储单元行或正规存储单元列的步骤的顺序的组合的每一个对应地设置，
各上述置换判定部具有：
置换顺序判定电路，用来判定到上述置换步骤中的最终步骤为止，上述有缺陷存储单元的置换是否结束；以及
判定步骤限制电路，用来根据上述多个存储电路中成为测试对象的存储电路中包含的上述预备存储单元行和预备存储单元列的个数，设定是否将上述置换步骤中的某个步骤定为上述最终步骤。
4.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述多个存储电路中包含的预备存储单元行中的最大个数的预备存储单元行是m个，其中m是自然数，
上述多个存储电路中包含的预备存储单元列中的最大个数的预备存储单元列是n个，其中n是自然数，
上述判定电路包含多个置换判定部(4100.1～4100.6)，上述多个置换判定部(4100.1～4100.6)与将上述m个预备存储单元行和上述n个预备存储单元列与包含上述有缺陷存储单元的正规存储单元行或正规存储单元列依次置换的步骤的顺序的组合的每一个对应地设置，
上述地址存储电路包含：
分别与上述多个置换判定部对应地设置的、可存储上述有缺陷地址中的m个有缺陷行地址的个数的第1存储单元列(MCR11～MCR62)；以及
分别与上述多个置换判定部对应地设置的、可存储上述有缺陷地址中的n个有缺陷列地址的个数的第2存储单元列(MCC11～MCC62)，
各上述置换判定部在检测出行地址或列地址的任一个与已经存储了的上述有缺陷行地址或上述有缺陷列地址都不同的有缺陷存储单元时，按照对应的步骤的顺序激活对应的上述第1存储单元列和上述第2存储单元列。
5.如权利要求4中所述的半导体集成电路装置，其特征在于：
上述第1存储单元列和上述第2存储单元列的每一个包含多个联想存储型单元。
6.如权利要求5中所述的半导体集成电路装置，其特征在于：
上述驱动电路包含：
多个第1位线对，在多个上述第1存储单元列中共同地被设置，用来传递上述有缺陷地址；
第1位线驱动电路(4020)，根据与成为上述测试对象的存储电路的容量对应的行地址的位数，对上述多个第1位线对中与上述行地址的位数相当的个数的第1位线对传递有缺陷行地址，对剩下的第1位线对传递固定电位电平；
多个第2位线对，在多个上述第2存储单元列中共同地被设置，用来传递上述有缺陷地址；以及
第2位线驱动电路(4030)，根据与成为上述测试对象的存储电路的容量对应的列地址的位数，对上述多个第2位线对中与上述列地址的位数相当的个数的第2位线对传递有缺陷列地址，对剩下的第2位线对传递固定电位电平。
7.如权利要求5中所述的半导体集成电路装置，其特征在于：
各上述置换判定部具有：
多个逻辑门(4200～4208)，与上述置换步骤的各步骤对应地被设置，在检测出行地址或列地址的任一个与已经存储了的上述有缺陷行地址或上述有缺陷列地址都不同的有缺陷存储单元时，分别输出用来激活向以对应的步骤的顺序对应的上述第1存储单元列和上述第2存储单元列的写入工作的多个激活信号；以及
判定步骤限制电路(SEL1)，用来根据上述多个存储电路中成为测试对象的存储电路中包含的上述预备存储单元行和预备存储单元列的个数，在激活了上述多个激活信号中的某个激活信号时，设定是否判定为上述有缺陷存储单元的置换步骤到达了最终步骤。
8.如权利要求1中所述的半导体集成电路装置，其特征在于：
还具备分别与上述多个存储电路对应地被设置的、互相串联地连接的多个选择电路(500.1～500.n)，
利用依次经由上述多个选择电路的移位工作，从上述自测试电路传递向上述多个存储电路中成为测试对象的存储电路的写入数据。
9.如权利要求1中所述的半导体集成电路装置，其特征在于：
还具备分别与上述多个存储电路对应地被设置的、互相串联地连接的多个选择电路，
利用依次经由上述多个选择电路的移位工作，向上述自测试电路传递来自上述多个存储电路中成为测试对象的存储电路的读出数据。
10.如权利要求1中所述的半导体集成电路装置，其特征在于：
还具备：
分别与上述多个存储电路对应地被设置的、互相串联地连接的多个选择电路；以及
分别与上述多个存储电路对应地被设置的多个逻辑电路(200.1～200.n)，
在测试工作中，利用依次经由上述多个选择电路的移位工作来进行上述自测试电路与上述多个存储电路中成为测试对象的存储电路之间的数据的授受，在通常工作中，分别经上述多个选择电路，进行上述多个逻辑电路与上述多个存储电路之间的数据的授受。
11.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述冗余置换测试电路还包含根据上述多个存储电路中成为测试对象的存储电路的存储单元阵列的大小、生成测试工作用的内部地址用的第1内部地址生成电路(330)，
各上述存储电路还包含根据从上述冗余置换电路供给的初始值、与上述第1内部地址生成电路同步地生成上述存储电路的测试工作用的内部地址的第2内部地址生成电路(34)。
12.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述地址存储电路包含包括排列成行列状的多个联想存储型单元的联想存储型单元阵列，
上述联想存储型单元阵列包含：
分别与上述联想存储型单元阵列的行对应地设置的多条字线(TWLR1～TWLRn，TWLC1～TWLCn)；以及
分别与上述联想存储型单元阵列的行对应地设置的多条一致检测线(MLR1～MLRn，MLC1～MLCn)，
上述联想存储型单元阵列被分割为沿上述字线方向被分割的第1和第2联想存储型单元阵列，
上述第1联想存储型单元阵列(MC11～MCnm)包含分别与上述第1联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址的多个第1位线对，
上述第2联想存储型单元阵列(MC’11～MC’nm)包含分别与上述第2联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址的多个第2位线对。
13.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述地址存储电路包含包括排列成行列状的多个联想存储型单元的联想存储型单元阵列，
上述联想存储型单元阵列被分割为沿列方向分割的第1和第2联想存储型单元阵列，
上述第1联想存储型单元阵列包含：
分别与上述第1联想存储型单元阵列的行对应地设置的多条第1字线；
分别与上述第1联想存储型单元阵列的行对应地设置的多条第1一致检测线；以及
分别与上述第1联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址的多个第1位线对，
上述第2联想存储型单元阵列包含：
分别与上述第2联想存储型单元阵列的行对应地设置的多条第2字线；
分别与上述第2联想存储型单元阵列的行对应地设置的多条第2一致检测线；以及
分别与上述第2联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址的多个第2位线对。
14.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述地址存储电路包含包括排列成行列状的多个联想存储型单元的联想存储型单元阵列，
上述联想存储型单元阵列包含：
分别与上述联想存储型单元阵列的行对应地设置的多条字线；
分别与上述联想存储型单元阵列的行对应地设置的多条第1一致检测线(ML1)；
分别与上述联想存储型单元阵列的行对应地设置的多条第2一致检测线(ML2)；
分别与上述联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址和有缺陷列地址的多个位线对；以及
一致检测装置，控制成在比较上述多个联想存储型单元中已存储的上述有缺陷行地址与新检测出的有缺陷行地址的情况下，使用上述第1一致检测线，在比较上述多个联想存储型单元中已存储的上述有缺陷列地址与新检测出的有缺陷列地址的情况下，使用上述第2一致检测线。
15.如权利要求1中所述的半导体集成电路装置，其特征在于：
上述地址存储电路包含包括排列成行列状的多个联想存储型单元的联想存储型单元阵列，
上述联想存储型单元阵列包含：
分别与上述联想存储型单元阵列的行对应地设置的多条字线；
分别与上述联想存储型单元阵列的行对应地设置的多条一致检测线；
分别与上述联想存储型单元阵列的列对应地设置的、用来传递被检测出的有缺陷行地址和有缺陷列地址的多个位线对；以及
一致检测装置(4100.14)，控制成在测试工作的第1循环中，进行上述多个联想存储型单元中已存储的上述有缺陷行地址与新检测出的有缺陷行地址的比较处理，在上述测试工作的第2循环中，进行上述多个联想存储型单元中已存储的上述有缺陷列地址与新检测出的有缺陷列地址的比较处理。
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