JP2004296040A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ワード線マルチセレクションの危険性の少ないワード線シフト構成を有する半導体記憶装置を提供する。
【解決手段】各ワード線ドライバＷＤＶにおいて、出力ノードＮＡは、行選択動作前に電源電圧Ｖｃｃへプリチャージされ、行選択動作時に電源電圧Ｖｃｃと切離される。さらに、各ノードＮＣは、行選択動作時にオンする制御スイッチＴＰを介して、ロウアドレスに応じて選択的に接地電圧ＧＮＤへ駆動される対応のノードＮＢと接続される。不良ワード線を除くワード線およびスペアワード線ＳＷＬ１，ＳＷＬ２に対応する出力ノードＮＡは、各シフトスイッチＳＷにおいてシフト制御に従って選択的にオンするトランジスタスイッチＴＳＬ，ＴＳＲ，ＴＳＯを介して、自身または隣接のワード線に対応するノードＮＢと接続される。
【選択図】 図７
【解決手段】各ワード線ドライバＷＤＶにおいて、出力ノードＮＡは、行選択動作前に電源電圧Ｖｃｃへプリチャージされ、行選択動作時に電源電圧Ｖｃｃと切離される。さらに、各ノードＮＣは、行選択動作時にオンする制御スイッチＴＰを介して、ロウアドレスに応じて選択的に接地電圧ＧＮＤへ駆動される対応のノードＮＢと接続される。不良ワード線を除くワード線およびスペアワード線ＳＷＬ１，ＳＷＬ２に対応する出力ノードＮＡは、各シフトスイッチＳＷにおいてシフト制御に従って選択的にオンするトランジスタスイッチＴＳＬ，ＴＳＲ，ＴＳＯを介して、自身または隣接のワード線に対応するノードＮＢと接続される。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、いわゆるワード線シフト構成によって冗長救済を実行する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置における一般的な不良救済手法として、スペア行を構成するように設けられたスペアメモリセルに対応して設けられたスペアワード線と、正規メモリセルの行に対応して設けられたワード線との選択を制御することによって、メモリセル行単位で不良メモリセルを救済するワード線冗長構成が知られている。
【０００３】
特に、このようなワード線冗長構成において、いわゆるシフトリダンダンシを適用したワード線シフト構成が知られている（たとえば特許文献１）。特許文献１の図１に開示された構成では、ワード線ごとに設けられた各ワード線選択回路１１は、出力ノード３２の電圧に応じて、対応のワード線を選択状態または非選択状態に駆動する。各ワード線選択回路１１の内部に、他のワード線選択回路１１中の出力ノード３２との接続を可能にするシフトスイッチ３８を設けることによって、不良ワード線を隣接ワード線で置換するとともに、以降のワード線を順にシフトしてスペアワード線を使用するワード線シフト構成が実現されている。
【０００４】
一般的に、ワード線冗長構成では、スペア行はメモリセルアレイの最端部に配置される。したがって、不良行をスペア行で直接置換する場合には、不良行および他のメモリセル行との間でアクセスタイム差が大きくなる一方で、不良ワード線を隣接ワード線で置換するワード線シフト構成では、不良行選択時のアクセスタイム差を軽減することができる。
【０００５】
また、シフトリダンダンシ方式を用いるワード線シフト構成では、不良行の位置に応じて、スペアワード線およびワード線のシフト状態が予め決定可能であるので、冗長デコーダが不要になり、アクセスごとに冗長判定を実行する必要がなくなるという利点が生じる。この結果、シフトリダンダンシ構成を用いずに、冗長デコーダを用いる構成と比較して、メモリアクセスの高速化が図られる。
【０００６】
【特許文献１】
特開２００２−１５５９２号公報（図１、第４−５頁）
【０００７】
【発明が解決しようとする課題】
一方で、冗長構成の如何によらず、ワード線選択回路においては、対応のワード線の選択／非選択を制御するノード（特許文献１の図１における出力ノード３２）に意図しない電圧変動が生じると、想定外のワード線が選択されてしまい、誤って複数のワード線が同時に選択されてしまう「マルチワード線セレクション」が発生してしまう。マルチワード線セレクションが発生すると、正常なデータ読出やデータ書込が実行できなくなってしまう。
【０００８】
しかし、上述のワード線シフト構成では、各ワード線選択回路において、上記のノード（特許文献１での出力ノード３２）に接続される電気経路が、シフトスイッチの配置によって必然的に増加する。このため、ワード線シフト構成の採用により、マルチワード線セレクションの危険性が高まってしまう。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ワード線マルチセレクションの危険性の少ないワード線シフト構成を有する半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に従う半導体記憶装置は、行列状に配置された複数のメモリセルおよび、複数のメモリセルに隣接する領域のそれぞれに第１および第２のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、第１および第２のスペア行にそれぞれ対応して設けられた第１および第２のスペアワード線と、複数のワード線にそれぞれ対応して設けられ、各々が対応するワード線の電圧を制御する複数のワード線ドライバと、第１および第２のスペアワード線にそれぞれ対応して設けられ、各々が第１および第２のスペアワード線の対応する一方の電圧を制御する第１および第２のスペアワード線ドライバとを備え、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバは、メモリセルアレイにおける複数のワード線ならびに第１および第２のスペアワード線の配置に従って順に配列され、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバの各々は、複数のワード線、第１および第２のスペアワード線のうちの対応する１本を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、行選択動作前に出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に出力ノードを第１の電圧から切離すプリチャージスイッチとを含み、複数のワード線ドライバの各々は、さらに、行選択時に、行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードユニットと、第２の内部ノードおよび第１の内部ノードの間に設けられ、行選択動作時に両者を接続するとともに、行選択動作前に両者を切離す制御スイッチと、複数のワード線ドライバ、第１および第２のスペアワード線ドライバのうちの、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバが配列される方向に沿って第１の側で自身と隣接する１つの出力ノードと、自身の第２の内部ノードとの間に接続される第１のシフトスイッチと、自身の出力ノードおよび自身の第２の内部ノードの間に接続される第２のシフトスイッチと、複数のワード線ドライバ、第１および第２のスペアワード線ドライバのうちの、第１の側と反対側の第２の側で自身に隣接する１つの出力ノードと、自身の第２の内部ノードとの間に接続される第３のシフトスイッチとを含み、半導体記憶装置は、不良メモリセル行のアドレスに基づき、複数のワード線ドライバの各々において行選択時に第１から第３のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える。
【００１１】
本発明の他の構成に従う半導体記憶装置は、行列状に配置された複数のメモリセルおよび、Ｊ個（Ｊ：自然数）のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、Ｊ個のスペア行にそれぞれ対応して設けられたＪ本のスペアワード線と、複数のワード線にそれぞれ対応して設けられ、各々が対応するワード線の電圧を制御する複数のワード線ドライバと、Ｊ本のスペアワード線にそれぞれ対応して設けられ、各々が対応するスペアワード線の電圧を制御するＪ個のスペアワード線ドライバとを備え、複数のワード線ドライバおよびＪ個のスペアワード線ドライバは、メモリセルアレイにおける複数のワード線およびＪ本のスペアワード線の配置に従って順に配列され、複数のワード線ドライバおよびＪ個のスペアワード線ドライバの各々は、対応のワード線またはスペアワード線を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、行選択動作時前に出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に出力ノードを第１の電圧から切離すプリチャージスイッチとを含み、複数のワード線ドライバの各々は、さらに、行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードスイッチと、第１の内部ノードおよび第２の内部ノードの間に設けられ、行選択動作時に両者を接続するとともに、行選択動作前に両者を切離す制御スイッチと、自身の出力ノード、ならびに、他のワード線ドライバおよびＪ個スペアワード線ドライバのうちの近傍のＪ個中の出力ノードと、自身の第２の内部ノードとの間にそれぞれ設けられ、行選択時において選択的に１つがオンし残りがオフされる（Ｊ＋１）個のシフトスイッチとを含み、半導体記憶装置は、不良メモリセル行のアドレスに基づき、複数のワード線ドライバの各々において行選択時に（Ｊ＋１）個のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える。
【００１２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１３】
［実施の形態１］
図１は、本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【００１４】
図１を参照して、本発明に従う半導体記憶装置１０は、メモリセルアレイ２０と、ロウ系回路３０と、コラム系回路４０と、制御回路５０とを備え、ロウアドレスＲＡおよびコラムアドレスＣＡに応じて選択されたメモリセルに対する、入力データＤｉｎの書込および読出データＤｏｕｔの出力を実行可能である。
【００１５】
メモリセルアレイ２０は、行列状に配置された複数の正規メモリセルＭＣと、たとえばメモリセルアレイの端部にスペア行を構成するように配置された複数のスペアメモリセルＳＭＣとを含む。図１においては、複数の正規メモリセルＭＣが配置される外側の領域のそれぞれにスペア行を構成するように、スペアメモリセルＳＭＣが配置される構成が示されている。各スペアメモリセルＳＭＣは、複数の正規メモリセルＭＣ中の不良メモリセルを置換するために設けられ、各正規メモリセルＭＣと同様の構成を有する。
【００１６】
なお、図１には、一例として、正規メモリセルＭＣおよびスペアメモリセルＳＭＣを、１Ｔｒ（トランジスタ）−１Ｃ（キャパシタ）構成のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルとして示しているが、以下の説明で明らかになるように、本発明は、ワード線による行選択を実行する半導体記憶装置に対して、メモリセル形式を問わず共通に適用できる。すなわち、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｒ）等のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ／Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）等にも本発明は適用可能である。
【００１７】
メモリセルアレイ２０全体にわたって、正規メモリセルＭＣおよびスペアメモリセルＳＭＣは、メモリセル列を共有するように行列状に配置されている。正規メモリセルＭＣの行にそれぞれ対応してワード線ＷＬが配置され、２個のスペア行にそれぞれ対応してスペアワード線ＳＷＬ１およびＳＷＬ２が配置される。また、正規メモリセルＭＣおよびスペアメモリセルＳＭＣによって共有されるメモリセル列ごとにビット線ＢＬが配置される。
【００１８】
ロウ系回路３０は、ロウアドレスＲＡをプリデコードしてプリデコード信号を生成するロウプリデコーダ６０と、スペアワード線ＳＷＬ１，ＳＷＬ２およびワード線ＷＬのワード線シフトを制御するシフト制御回路７０と、ワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の各々の選択および非選択を制御するワード線選択回路８０とを含む。
【００１９】
コラム系回路４０は、コラムアドレスＣＡに応じてコラム選択を実行するコラム選択回路ならびにデータ読出およびデータ書込時にビット線ＢＬの電圧あるいは電流を制御するためのビット線ドライバやセンスアンプを総括的に示すものである。制御回路５０は、半導体記憶装置１０の全体動作を制御するために、指示コマンドに応じて、各回路の動作タイミングを規定する制御信号等を生成する。
【００２０】
図２は、ロウプリデコーダ６０の動作を説明する概念図である。
図２を参照して、ロウプリデコーダ６０は、ロウアドレスＲＡの下位ビットをプリデコードして、プリデコード信号Ｘｉ（０）〜Ｘｉ（ｍ）を生成し、ロウアドレスＲＡの上位ビットをプリデコードしてプリデコード信号Ｘｋ（０）〜Ｘｋ（ｍ）を出力する。ここで、ｍは自然数である。
【００２１】
本発明の適用において、ロウアドレスＲＡのビット数は任意であるが、以下においては、ロウアドレスＲＡが６ビットであり、アドレスビットＲＡ（０）〜ＲＡ（５）で構成される場合を例示して説明する。したがって、ロウプリデコーダ６０は、下位３ビットのＲＡ（０）〜ＲＡ（２）をプリデコードしてプリデコード信号Ｘｉ（０）〜Ｘｉ（７）を生成し、上位３ビットのＲＡ（３）〜ＲＡ（５）をプリデコードしてプリデコード信号Ｘｋ（０）〜Ｘｋ（７）を生成する。すなわちｍ＝７である。このように、図１に示したメモリセルアレイ２０では、６ビットのロウアドレスＲＡに基づいて、２６＝８×８＝６４本のワード線ＷＬ（０）〜ＷＬ（６３）のうちの１本が選択される。
【００２２】
なお、以下においては、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）を総称してプリデコード信号Ｘｉとも表記し、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）を総称してプリデコード信号Ｘｋとも表記する。また、ワード線ＷＬ（０）〜ＷＬ（６３）を総括的に、ワード線ＷＬとも表記する。
【００２３】
図３および図４は、ロウプリデコーダ６０の構成を示す回路図である。
図３には、ロウアドレスＲＡの下位ビットＲＡ（０）〜ＲＡ（２）からプリデコード信号Ｘｉ（０）〜Ｘｉ（７）を生成する構成が示され、図４には、ロウアドレスＲＡの上位ビットＲＡ（３）〜ＲＡ（５）からプリデコード信号Ｘｋ（０）〜Ｘｋ（７）を生成する構成が示される。
【００２４】
図３を参照して、ロウプリデコーダ６０は、ロウアドレスビットＲＡ（０）〜ＲＡ（２）の反転ビット／ＲＡ（０）〜／ＲＡ（２）をそれぞれ生成するインバータ１００〜１０２と、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）をそれぞれ出力するための論理回路１１０〜１１７を含む。図３に示した接続関係とすることにより、ロウアドレスビット（ＲＡ（０），ＲＡ（１），ＲＡ（２））＝（０，０，０）〜（１，１，１）の８通りの組合せにそれぞれに対応して、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）のうちの１つが論理ハイレベル（以下、単に「Ｈレベル」とも称する）に設定され、残りが論理ローレベル（以下、単に「Ｌレベル」とも称する）に設定される。
【００２５】
図４を参照して、ロウプリデコーダ６０は、さらに、ロウアドレスビットＲＡ（３）〜ＲＡ（５）の反転ビット／ＲＡ（３）〜／ＲＡ（５）をそれぞれ生成するインバータ１０３〜１０５と、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）をそれぞれ出力するための論理回路１２０〜１２７を含む。図４に示した接続関係とすることにより、ロウアドレスビット（ＲＡ（３），ＲＡ（４），ＲＡ（５））＝（０，０，０）〜（１，１，１）の８通りの組合せにそれぞれに対応して、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）のうちの１つがＨレベルに設定され、残りがＬレベルに設定される。
【００２６】
図５は、実施の形態１に従うワード線シフト構成を説明するブロック図である。
【００２７】
図５を参照して、図１に示したワード線選択回路８０は、ワード線ＷＬ（０）〜ＷＬ（６３）およびスペアワード線ＳＷＬ１，ＳＷＬ２のそれぞれに対応して設けられた複数のドライブユニットＤＵ（０）〜ＤＵ（６３）およびＤＵ（Ｓ１），ＤＵ（Ｓ２）を含む。
【００２８】
ドライブユニットＤＵ（０）〜ＤＵ（６３）は、出力ノードＮＡ（０）〜ＮＡ（６３）の電圧にそれぞれ応じて、対応のワード線ＷＬ（０）〜ＷＬ（６３）を選択状態および非選択状態のいずれかに駆動する。同様に、ドライブユニットＤＵ（Ｓ１）およびＤＵ（Ｓ２）は、出力ノードＮＡ（Ｓ１）およびＮＡ（Ｓ２）の電圧にそれぞれ応じて、対応のスペアワード線ＳＷＬ１およびＳＷＬ２を選択状態および非選択状態のいずれかに駆動する。
【００２９】
以下では、ドライブユニットＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２）および出力ノードＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ１），ＮＡ（Ｓ２）のそれぞれを総括的に、ドライブユニットＤＵおよび出力ノードＮＡとも表記するものとする。
【００３０】
各出力ノードＮＡは、後程詳細に説明するように、行選択動作前には各ワード線および各スペアワード線を非選択状態へ固定的に駆動するようにプリチャージされ、かつ、行選択動作時には、当該プリチャージ電圧から切離される。
【００３１】
ワード線選択回路８０は、ノードＮＢ（０）〜ＮＢ（６３）にそれぞれ対応して設けられるロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）と、シフトスイッチＳＷ（０）〜ＳＷ（６３）とをさらに含む。
【００３２】
以下においては、ノードＮＢ（０）〜ＮＢ（６３）、ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）およびシフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれを総括的に表記する場合には、単にノードＮＢ、ロウデコードユニットＲＤＵおよびシフトスイッチＳＷとそれぞれ表記することとする。
【００３３】
ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）のそれぞれへは、対応する１つずつのプリデコード信号Ｘｉおよびプリデコード信号Ｘｋが入力される。たとえば、ロウデコードユニットＲＤＵ（０）には、プリデコード信号Ｘｉ（０）およびＸｋ（０）が入力され、ロウデコードユニットＲＤＵ（１）には、プリデコード信号Ｘｉ（０）およびＸｋ（１）が入力され、ロウデコードユニットＲＤＵ（６３）には、プリデコード信号Ｘｉ（７）およびＸｋ（７）が入力される。各ロウデコードユニットＲＤＵは、入力されたプリデコード信号ＸｉおよびＸｋの両方がＨレベルであるときに、対応のノードＮＢを出力ノードＮＡのプリチャージ電圧とは異なる所定電圧で駆動する。
【００３４】
図２〜４で説明したように、ロウプリデコーダ６０は、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）のうちの１つおよび、Ｘｋ（０）〜Ｘｋ（７）のうちの１つずつをＨレベルに設定する一方で、残りのプリデコード信号をＬレベルに設定する。したがって、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）の８通りの設定と、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）の８通りの設定との６４通りの組合せで、対応する２個のプリデコード信号の両方がＨレベルに設定されたワード線を選択状態に駆動し、残りのワード線を非選択状態とすることによって、６４：１のワード線選択を実行できる。
【００３５】
一方、各ロウデコードユニットＲＤＵは、入力されたプリデコード信号ＸｉおよびＸｋの少なくとも一方がＬレベルであるときに、対応のノードＮＢを所定電圧では駆動しない。
【００３６】
シフトスイッチＳＷ（０）〜ＳＷ（６３）は、シフトスイッチＳＷごとに独立に生成されるシフト制御信号ＳＲ，ＳＬ，ＳＯに対応して、ノードＮＢ（０）〜ＮＢ（６３）と、出力ノードＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ１），ＮＡ（Ｓ２）との間の接続を制御する。たとえば、シフトスイッチＳＷ（０）の接続は、シフト制御信号ＳＲ（０），ＳＬ（０），ＳＯ（０）によって制御される。
【００３７】
図６は、シフト制御信号を生成するシフト制御回路の構成を示すブロック図である。
【００３８】
図６を参照して、シフト制御回路７０は、不良メモリセルに対応する不良ワード線の行アドレスを記憶するためのヒューズセット５１および５２と、ヒューズセット５１および５２に記憶された行アドレスをプリデコードするシフトプリデコーダ５５と、シフトスイッチＳＷ（０）〜ＳＷ（６３）にそれぞれ対応するシフト制御信号ＳＲ（０），ＳＯ（０），ＳＬ（０）〜ＳＲ（６３），ＳＯ（６３），ＳＬ（６３）をそれぞれ生成するためのシフトデコーダＳＦＤ（０）〜ＳＦＤ（６３）を含む。
【００３９】
以下では、シフト制御信号ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３）のそれぞれを総括的に示す場合には、単にシフト制御信号ＳＲ，ＳＬ，ＳＯとも表記する。シフトデコーダＳＦＤ（０）〜ＳＦＤ（６３）により、各シフトスイッチＳＷに対応して、シフト制御信号ＳＲ，ＳＬ，ＳＯの１つが選択的にＨレベルに設定され、残りがＬレベルに設定される。
【００４０】
再び図５を参照して、シフトスイッチＳＷ（ｉ）は、対応のシフト制御信号ＳＯ（ｉ）がＨレベルのときには非シフト接続とされて、ノードＮＢ（ｉ）を出力ノードＮＡ（ｉ）と接続する（ｉ：０〜６３の整数）。
【００４１】
また、シフト制御信号ＳＬ（ｉ）がＨレベルのときには、シフトスイッチＳＷ（ｉ）がＬ側へのシフト接続（「Ｌ側シフト」とも称する）に設定されて、ノードＮＢ（ｉ）は出力ノードＮＡ（ｉ−１）と接続される。ただし、シフトスイッチＳＷ（０）は、Ｌ側シフト時には、ノードＮＢ（０）を出力ノードＮＡ（Ｓ１）と接続する。
【００４２】
一方、シフト制御信号ＳＲ（ｉ）がＨレベルのときには、シフトスイッチＳＷ（ｉ）がＲ側へのシフト接続（「Ｒ側シフト」とも称する）に設定されて、ノードＮＢ（ｉ）は出力ノードＮＡ（ｉ＋１）と接続される。ただし、シフトスイッチＳＷ（６３）は、Ｒ側シフト時には、ノードＮＢ（６３）を出力ノードＮＡ（Ｓ２）と接続する。
【００４３】
不良ワード線が存在しない場合には、シフトスイッチＳＷ（０）〜ＳＷ（６３）の各々が非シフト接続とされて、ノードＮＢ（０）〜ＮＢ（６３）は、出力ノードＮＡ（０）〜ＮＡ（６３）とそれぞれ接続される。この場合には、スペア行の選択が不要なので、出力ノードＮＡ（Ｓ１）およびＮＡ（Ｓ２）がノードＮＢ（０）〜ＮＢ（６３）のいずれとも接続されることはなく、スペアワード線ＳＷＬ１およびＳＷＬ２の各々は、非選択状態に固定される。したがって、不良ワード線が存在しない場合には、シフト制御信号ＳＯ（０）〜ＳＯ（６３）の各々がＨレベルに設定される一方で、シフト制御信号ＳＬ（０）〜ＳＬ（６３）およびＳＲ（０）〜ＳＲ（６３）の各々は、いずれもＬレベルに設定される。
【００４４】
これに対して、ワード線ＷＬのうちに不良ワード線が存在する場合には、必要に応じて、シフトスイッチＳＷ（０）〜ＳＷ（６３）の接続がシフトするように制御される。このシフトにより、不良ワード線を除く他のワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２に対応する６４個の出力ノードＮＡが、ノードＮＢ（０）〜ＮＢ（６３）とそれぞれ順に接続される。
【００４５】
この結果、ヒューズセット５１および５２に記憶された不良行アドレスに対応する不良ワード線に対応する出力ノードＮＡは、ノードＮＢ（０）〜ＮＢ（６３）のいずれとも非接続とされるので、不良ワード線は、非選択状態に固定される。図５には、一例として、ワード線ＷＬ（０）およびＷＬ（２）が不良ワード線である場合におけるシフト接続例が示されている。
【００４６】
この場合には、不良ワード線ＷＬ（０）をスキップするために、シフトスイッチＳＷ（０）は、Ｌ側シフトに設定されて、ノードＮＢ（０）を出力ノードＮＡ（Ｓ１）と接続する。さらに、シフトスイッチＳＷ（１）は、非シフト接続とされてノードＮＢ（１）を出力ノードＮＡ（１）と接続する。この結果、不良ワード線ＷＬ（０）に対応する出力ノードＮＡ（０）がノードＮＢ（０）〜ＮＢ（６３）のいずれとも接続されないため、不良ワード線ＷＬ（０）は、非選択状態に固定される。
【００４７】
同様に、不良ワード線ＷＬ（２）をスキップするために、シフトスイッチＳＷ（２）〜ＳＷ（６３）は、Ｒ側シフトに設定されて、ノードＮＢ（２）〜ＮＢ（６３）は、出力ノードＮＡ（３）〜ＮＡ（６３），ＮＡ（Ｓ１）とそれぞれ接続される。この結果、不良ワード線ＷＬ（０）およびＷＬ（２）を除く残りのワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の合計６４本のワード線選択によって、行単位での不良メモリセル救済が、不良ワード線を隣接のワード線で置換するようにして実現される。
【００４８】
なお、シフトスイッチＳＷの設定は、不良メモリセル行のアドレスに対応して一意的に定めることができる。したがって、たとえば半導体記憶装置の起動時に、シフト制御回路７０によって、ヒューズセットから読出された不良アドレス行に基づいて生成されたシフト制御信号ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３）を電源起動中にラッチする構成としておけば、電源投入中を通じて、不良ワード線を置換救済するためのシフトスイッチＳＷ（０）〜ＳＷ（６３）のシフト接続形態を維持することができる。すなわち、アクセスごとに冗長判定を実行することなく、不良メモリセル行の冗長救済が実現できることになる。
【００４９】
次に、ワード線選択回路８０の詳細な構成について説明していく。
図７は、図１に示したワード線選択回路８０の構成を詳細に示す回路図である。
【００５０】
図７を参照して、ワード線選択回路８０は、スペアワード線ＳＷＬ１およびＳＷＬ２にそれぞれ対応して設けられるスペアワード線ドライバＳＤＶ（１）およびＳＤＶ（２）と、ワード線ＷＬ（０）〜ＷＬ（６３）にそれぞれ対応して設けられるワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）とを含む。
【００５１】
スペアワード線ドライバＳＤＶ（１）は、プリチャージ信号ＰＣＧを反転するインバータ１３０と、Ｈレベルに対応する電源電圧Ｖｃｃおよび出力ノードＮＡ（Ｓ１）の間に並列に接続されるプリチャージスイッチ１３２，１３４と、出力ノードＮＡ（Ｓ１）の電圧に応じてスペアワード線ＳＷＬ１の電圧を制御するドライブユニットＤＵ（Ｓ１）とを有する。ドライブユニットＤＵ（Ｓ１）は、出力ノードＮＡ（Ｓ１）の電圧を反転するインバータ１３６と、インバータ１３６の出力電圧に応じてスペアワード線ＳＷＬ１を駆動するドライバ１３８とを有する。ドライバ１３８は、必要に応じてレベル変換機能を有し、対応のスペアワード線ＳＷＬ１を選択状態時に電源電圧Ｖｃｃより高い昇圧電圧で駆動するように設計される。
【００５２】
プリチャージスイッチ１３２，１３４はＰ−ＭＯＳトランジスタで構成され、トランジスタ１３２のゲートへはインバータ１３０の出力が入力され、トランジスタ１３４のゲートへはインバータ１３６の出力が入力される。
【００５３】
スペアワード線ドライバＳＤＶ（２）においても、スペアワード線ドライバＳＤＶ（１）と同様の構成が設けられ、出力ノードＮＡ（Ｓ２）に対して、インバータ１３０、プリチャージスイッチ１３２，１３４およびドライブユニットＤＵ（Ｓ２）が配置される。
【００５４】
さらに、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）においても、出力ノードＮＡ（０）〜ＮＡ（６３）にそれぞれ対応して、プリチャージ信号ＰＣＧを受けるインバータ１３０、プリチャージスイッチ１３２，１３４および図５にも示したドライブユニットＤＵ（０）〜ＤＵ（６３）がそれぞれ設けられる。
【００５５】
以下では、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）を総括的にワード線ドライバＷＤＶとも表記し、スペアワード線ドライバＳＤＶ（１）およびＳＤＶ（２）を総括的にスペアワード線ドライバＳＤＶとも表記し、ドライブユニットＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２）を総括的にドライブユニットＤＵとも表記する。
【００５６】
プリチャージ信号ＰＣＧがＬレベルに設定される行選択動作開始前では、プリチャージスイッチ１３２，１３４によって、出力ノードＮＡ（Ｓ１），ＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ２）の各々は電源電圧Ｖｃｃ（Ｈレベル）にプリチャージされる。これに対応してスペアワード線ＳＷＬ１，ＳＷＬ２およびワード線ＷＬ（０）〜ＷＬ（６３）の各々は、非選択状態（Ｌレベル）に設定される。
【００５７】
これに対して、行選択動作が開始され、プリチャージ信号ＰＣＧがＬレベルに設定されると、各ドライブユニットＤＵにおいてプリチャージスイッチ１３２，１３４がオフされて、出力ノードＮＡ（Ｓ１），ＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ２）の各々は、電源電圧Ｖｃｃから切り離された状態となる。
【００５８】
各ワード線ドライバＷＤＶは、さらに、図５にも示したシフトスイッチＳＷおよびロウデコードユニットＲＤＵと、制御スイッチＴＰとを有する。以下では、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）に制御スイッチＴＰ（０）〜ＴＰ（６３）がそれぞれ含まれるものとし、制御スイッチＴＰ（０）〜ＴＰ（６３）を総括的に示す場合は、単に制御スイッチＴＰと表記する。
【００５９】
各ワード線ドライバＷＤＶの構成は同様であるので、ここでは、ワード線ＷＬ（８）に対応するワード線ドライバＷＤＶ（８）の詳細な構成について代表的に説明する。
【００６０】
ロウデコードユニットＲＤＵ（８）は、Ｌレベルに相当する接地電圧ＧＮＤおよびノードＮＢ（８）の間に直列に接続されたトランジスタスイッチＴＸｉ（８）およびＴＸｋ（８）を有する。トランジスタスイッチＴＸｉ（８）およびＴＸｋ（８）の各々はＮ−ＭＯＳトランジスタで構成され、それぞれのゲートには、対応のプリデコード信号Ｘｉ（０）およびＸｋ（１）がそれぞれ入力されている。制御スイッチＴＰ（８）は、ノードＮＣ（８）およびノードＮＢ（８）の間に接続されたＮ−ＭＯＳトランジスタで構成され、そのゲートには、インバータ１３０の出力、すなわちプリチャージ信号ＰＣＧの反転信号が入力される。したがって、制御スイッチＴＰ（８）は、プリチャージスイッチ１３２，１３４と相補的にオン・オフし、行選択動作時にターンオンされて、行選択動作前においてはターンオフされる。
【００６１】
シフトスイッチＳＷ（８）は、自身の出力ノードＮＡ（８）およびノードＮＣ（８）との間に接続されたトランジスタスイッチＴＳＯ（８）と、自身のノードＮＣ（８）および左隣（Ｌ側）のワード線ドライバＷＤＶ（７）中の出力ノードＮＡ（７）の間に接続されたトランジスタスイッチＴＳＬ（８）と、自身のノードＮＣ（８）および右隣（Ｒ側）のワード線ドライバＷＤＶ（９）中の出力ノードＮＡ（９）の間に接続されたトランジスタスイッチＴＳＲ（８）とを有する。トランジスタスイッチＴＳＯ（８）、ＴＳＬ（８）およびＴＳＲ（８）は、Ｎ−ＭＯＳトランジスタで構成され、それぞれのゲートには対応のシフト制御信号ＳＯ（８）、ＳＬ（８）およびＳＲ（８）が入力される。
【００６２】
同様の構成は、他のワード線ドライバＷＤＶにおいても同様に設けられる。ただし、スペアワード線ＳＷＬ１に隣接する最もＬ側のワード線ドライバＷＤＶ（０）においては、シフト制御信号ＳＬ（０）をゲートに受けるトランジスタスイッチＴＳＬ（０）は、ノードＮＣ（０）と、スペアワード線ＳＷＬ１に対応する出力ノードＮＡ（Ｓ１）との間に接続される。一方、シフト制御信号ＳＯ（０）をゲートに受けるトランジスタスイッチＴＳＯ（０）は、ノードＮＣ（０）および出力ノードＮＡ（０）の間に設けられ、シフト制御信号ＳＲ（０）をゲートにおけるトランジスタスイッチＴＳＲ（０）は、ノードＮＣ（０）と、右隣（Ｒ側）のワード線ＷＬ（１）に対応する出力ノードＮＡ（１）（図示せず）との間に接続される。
【００６３】
同様に、シフトワード線ＳＷＬ２に隣接する最もＲ側のワード線ドライバＷＤＶ（６３）においては、シフト制御信号ＳＲ（６３）をゲートに受けるトランジスタスイッチＴＳＲ（６３）は、ノードＮＣ（６３）と、スペアワード線ＳＷＬ２に対応する出力ノードＮＡ（Ｓ２）の間に接続される。一方、シフト制御信号ＳＯ（６３）をゲートに受けるトランジスタスイッチＴＳＯ（６３）は、ノードＮＣ（６３）および出力ノードＮＡ（６３）の間に設けられ、シフト制御信号ＳＬ（６３）をゲートにおけるトランジスタスイッチＴＳＲ（６３）は、ノードＮＣ（６３）と、左隣（Ｌ側）のワード線ＷＬ（６２）に対応する出力ノードＮＡ（６２）との間に接続される。
【００６４】
ロウアドレスＲＡに応じて、ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）のうちの１つにおいて、直列に接続されたトランジスタスイッチＴＸｉ（ＴＸｉ（０）〜ＴＸｉ（６３）を総括的に表記したもの）およびトランジスタスイッチＴＸｋ（ＴＸｋ（０）〜ＴＸｋ（６３）を総括的に表記したもの）の両方がターンオンする。この結果、ロウアドレスＲＡに応じて、ノードＮＢ（０）〜ＮＢ（６３）のうちの１つのみが接地電圧ＧＮＤ（Ｌレベル）で駆動され、残りのノードは接地電圧ＧＮＤでは駆動されない。
【００６５】
したがって、制御スイッチＴＰ（０）〜ＴＰ（６３）の各々のターンオンと、シフトスイッチＳＷ（０）〜ＳＷ（６３）の各々におけるトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲのうちの１個のターンオンとの組合せによって、図５で説明したシフト接続が実現されて、不良ワード線を除く他のワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の合計６４本のうちの１本が選択状態に設定され、その他は非選択状態に設定される。
【００６６】
図８は、図７に示したワード線選択回路おける行選択動作を説明する動作波形図である。
【００６７】
図８においては、不良ワード線であるワード線ＷＬ（８）を、スペアワード線ＳＷＬ２を用いたワード線シフトによって置換する動作例が示される。この場合には、シフトスイッチＳＷ（０）〜ＳＷ（７）が非シフト接続とされて、ノードＮＢ（０）〜ＮＢ（７）と出力ノードＮＡ（０）〜ＮＡ（７）とがそれぞれ接続される一方で、シフトスイッチＳＷ（８）〜ＳＷ（６３）がＲ側シフトに設定されて、ノードＮＢ（８）〜ＮＢ（６３）は、出力ノードＮＡ（９）〜ＮＡ（６３），ＮＡ（Ｓ２）とそれぞれ接続される。すなわち、シフト制御信号ＳＯ（０）〜ＳＯ（７）およびＳＲ（８）〜ＳＲ（６３）がＨレベルに設定される一方で、残りのシフト制御信号ＳＬ（０）〜ＳＬ（６３）、ＳＲ（０）〜ＳＲ（７）およびＳＯ（８）〜ＳＯ（６３）の各々はＬレベルに設定される。
【００６８】
図８を参照して、行選択動作が開始される時刻ｔ１以前では、プリチャージ信号ＰＣＧがＨレベルに設定されるのに応じて、各出力ノードＮＡがＨレベルにプリチャージされるので、ワード線ＷＬ（０）〜ＷＬ（６３）およびスペアワード線ＳＷＬ１，ＳＷＬ２の各々は、非選択状態（Ｌレベル）へ駆動される。
【００６９】
行選択動作が開始される時刻ｔ１において、プリチャージ信号ＰＣＧがＬレベルに変化するのに応じて、各出力ノードＮＡは、Ｈレベルに相当する電源電圧Ｖｃｃから切離される。
【００７０】
さらに、ワード線ＷＬ（８）に本来対応するロウアドレスＲＡが入力され、プリデコード信号Ｘｉ（０）およびＸｋ（１）がＨレベルに設定され、残りのプリデコード信号Ｘｉ（１）〜Ｘｉ（７）およびＸｋ（０），Ｘｋ（２）〜Ｘｋ（７）の各々はＬレベルに設定される。これに対応して、ノードＮＢ（８）が接地電圧ＧＮＤに駆動され、他のノードＮＢ（０）〜ＮＢ（７）およびＮＢ（９）〜ＮＢ（６３）は接地電圧ＧＮＤへは駆動されない。
【００７１】
ここで、上述したようなシフトスイッチＳＷ（０）〜ＳＷ（６３）の設定によって、ノードＮＢ（８）が出力ノードＮＡ（９）と接続されているので、時刻ｔ２において、ワード線ＷＬ（９）が選択状態（Ｈレベル）に駆動される。一方、残りのワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２は非選択状態（Ｌレベル）にされる。このように、不良ワード線を隣接のワード線・スペアワード線で置換するワード線シフト構成によって、不良有無でのアクセスタイム差の小さい、スペア行単位の冗長救済が実現される。
【００７２】
再び図７を参照して、ワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の選択および非選択が出力ノードＮＡの電圧に応じて設定されるので、ワード線マルチセレクションの発生を避けて安定的な行選択を実行するためには、出力ノードＮＡにおける意図しない電圧変動は小さいほうが望ましい。
【００７３】
特に、各シフトスイッチＳＷでのトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲの選択的なオンによって、電源投入後の最初のアクセス時にも、不良ワード線に対応するものを除いた出力ノードＮＡの各々は、ノードＮＢのうちの対応する１つと制御スイッチＴＰを介して接続されることになる。この時点では、各ノードＮＢは接地電圧ＧＮＤレベルであるから、出力ノードＮＡの容量が小さいと、プリチャージ信号ＰＣＧがＬレベルに変化するとともに出力ノードＮＡの電圧が低下してしまい、対応のワード線ＷＬ，スペアワード線ＳＷＬ１，ＳＷＬ２が誤って選択状態へ駆動される危険性がある。
【００７４】
また、既に指摘したように、ワード線シフト構成では、各出力ノードＮＡに対してシフト接続を可能とするための複数の経路が設けられるので、出力ノードＮＡに対して微小なリーク経路が発生する危険性も相対的に大きい。これらの理由から、ワード線シフト構成において安定的な行選択を実現するためには、出力ノードＮＡでの意図しない電圧変動が小さくなるように、各出力ノードＮＡにおけるプリチャージレベルの充電容量を大きく確保することが望ましい。
【００７５】
図７に示した本発明に従う構成では、シフトスイッチＳＷを構成する複数のトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲを介して、出力ノードＮＡと制御スイッチ（トランジスタ）ＴＰとが接続されている。このため、各出力ノードＮＡに対しては、接続されたトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲ、ならびに、シフトスイッチＳＷを介して接続された１個の制御スイッチ（トランジスタ）ＴＰの合計４個分のトランジスタスイッチの寄生容量（ドレイン容量）および付随する配線容量が、プリチャージレベルの充電容量として確保される。
【００７６】
たとえば、ワード線ドライバＷＤＶ（９）の出力ノードＮＡ（９）に対しては、トランジスタスイッチＴＳＲ（８），ＴＳＯ（９）およびＴＳＬ（１０）と、ターンオンしたトランジスタスイッチＴＳＲ（８）を介して接続される制御スイッチＴＰ（８）の合計４個分のトランジスタスイッチのドレイン容量および付随する配線容量が、プリチャージレベルの充電容量として作用する。
【００７７】
これに対して、制御スイッチＴＰおよびシフトスイッチＳＷの接続順を図７の構成と入れ換えて、制御スイッチＴＰを出力ノードＮＡとシフトスイッチＳＷ（トランジスタスイッチＴＳＯ，ＴＳＲ，ＴＳＬ）との間に配置する構成を比較例として検討すると、この比較例では、各出力ノードＮＡに対する充電容量は、対応の制御スイッチＴＰによるトランジスタ１個分のドレイン容量および付随する配線容量しか確保することができない。
【００７８】
したがって、図７に示した本発明に従うワード線選択回路の構成とすることにより、ワード線ＷＬ，スペアワード線ＳＷＬの選択／非選択を制御する電圧が現われる出力ノードＮＡの充電容量を確保できる。したがって、出力ノードＮＡでの意図しない電圧変動を抑制して、ワード線マルチセレクションの危険性が低い安定的な行選択を、ワード線シフト構成においても行なうことができる。
【００７９】
［実施の形態２］
実施の形態１においては、複数の正規メモリセルの両側に、スペアワード線ＳＷＬ１およびＳＷＬ２にそれぞれ対応するスペア行を配置する構成を説明したが、片側にのみスペア行を配置した構成としても本発明を同様に適用することが可能である。
【００８０】
図９には、ワード線ＷＬ（０）に隣接するスペアワード線ＳＷＬに対応するスペア行のみが配置された場合における、ワード線選択回路の構成が示されている。
【００８１】
このような構成では、正規メモリセルに対応するワード線ＷＬ（０）〜ＷＬ（６３）に対しては、Ｌ側に対してのみスペア行（スペアワード線ＳＷＬ）が配置されているので、シフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれにおいて、シフト接続はＬ側のみが必要でありＲ側のシフト接続は必要ない。
【００８２】
したがって、図９に示した構成では、図７の構成と比較して、シフトスイッチＳＷの各々において、トランジスタスイッチＴＳＲの配置を省略すればよい。すなわち、各シフトスイッチＳＷは、デコード結果が伝達されるノードＮＢと、対応の出力ノードＮＡおよびＬ側に隣接する出力ノードＮＡとの間にそれぞれ設けられたトランジスタスイッチＴＳＯおよびＴＳＬによって構成される。各ワード線ドライバＷＤＶにおいて、トランジスタスイッチＴＳＯおよびＴＳＬのゲートには、対応のシフト制御信号ＳＯおよびＳＬがそれぞれ入力される。シフト制御信号ＳＯおよびＳＬは、Ｌ側へのシフト接続によって不良ワード線を置換するように、各ワード線ドライバＷＤＶにおいて、いずれか一方が選択的にＨレベルへ設定される。
【００８３】
具体的には、シフト制御信号ＳＯおよびＳＬは、不良ワード線およびそれよりもＬ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＬがＨレベルに設定される一方で、不良ワード線よりもＲ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＯがＨレベルに設定される。
【００８４】
図９において、スペアワード線ドライバＳＤＶの構成は、図７におけるスペアワード線ドライバＳＤＶ１，ＳＤＶ２の各々と同様であり、さらに、各ワード線ドライバＷＤＶにおける、シフトスイッチＳＷ以外の部分の構成は、図７と同様であるので詳細な説明は繰り返さない。
【００８５】
同様に、図１０には、ワード線ＷＬ（６３）に隣接するスペアワード線ＳＷＬに対応するスペア行のみが配置された場合における、ワード線選択回路の構成が示されている。
【００８６】
このような構成では、正規メモリセルに対応するワード線ＷＬ（０）〜ＷＬ（６３）に対しては、Ｒ側に対してのみスペア行（スペアワード線ＳＷＬ）が配置されているので、シフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれにおいて、シフト接続はＲ側のみが必要でありＬ側のシフト接続は必要ない。
【００８７】
したがって、図１０に示した構成では、図７の構成と比較して、シフトスイッチＳＷの各々において、トランジスタスイッチＴＳＬの配置を省略すればよい。すなわち、各シフトスイッチＳＷは、デコード結果が伝達されるノードＮＢと、対応の出力ノードＮＡおよびＲ側に隣接する出力ノードＮＡとの間にそれぞれ設けられたトランジスタスイッチＴＳＯおよびＴＳＲによって構成される。各ワード線ドライバＷＤＶにおいて、トランジスタスイッチＴＳＯおよびＴＳＲのゲートには、対応のシフト制御信号ＳＯおよびＳＲがそれぞれ入力される。シフト制御信号ＳＯおよびＳＲは、Ｒ側へのシフト接続によって不良ワード線を置換するように、各ワード線ドライバＷＤＶにおいて、いずれか一方が選択的にＨレベルへ設定される。
【００８８】
シフト制御信号ＳＯおよびＳＲは、不良ワード線およびそれよりもＲ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＲがＨレベルに設定される一方で、不良ワード線よりもＬ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＯがＨレベルに設定される。
【００８９】
図１０において、スペアワード線ドライバＳＤＶの構成は、図７におけるスペアワード線ドライバＳＤＶ１，ＳＤＶ２の各々と同様であり、さらに、各ワード線ドライバＷＤＶにおける、シフトスイッチＳＷ以外の部分の構成は、図７と同様であるので詳細な説明は繰り返さない。
【００９０】
このように、メモリセルアレイの片側にのみスペア行を配置する構成としても、実施の形態１と同様のワード線のマルチセレクション防止効果の高いワード線選択回路を構成することが可能である。
【００９１】
なお、詳細は図示しないが、実施の形態１に従うワード線選択構成を、３個以上のスペア行が配置されたワード線シフト構成に適用することも可能である。この場合には、配置されるスペア行の個数に合わせて、シフトスイッチＳＷの各々における、可能なシフト数をさらに増やす必要がある。
【００９２】
たとえば、Ｊ個（Ｊ：自然数）のスペア行（すなわちスペアワード線）が配置されたワード線シフト構成においては、各シフトスイッチＳＷにおいて、（Ｊ＋１）個のトランジスタスイッチを設けて、自身および近傍のＪ個の間で選択的に対応の出力ノードＮＡとノードＮＢとの間の接続を制御する構成とする必要がある。
【００９３】
また、実施の形態１および２では、メモリセルアレイの端部にスペア行が配置される構成を示したが、本発明を適用においてスペア行の配置位置は特に限定されない。すなわち、ワード線およびスペアワード線の配置順序に対応付けてワード線ドライバＷＤＶおよびスペアワード線ドライバＳＤＶを配置して、不良ワード線の位置とスペアワード線との位置関係に応じて、シフトスイッチＳＷでの接続設定、すなわちシフト制御信号を適切に設定すれば、スペア行の配置位置を限定することなく本発明を適用することが可能である。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
以上説明したように、本発明に従う半導体記憶装置では、ワード線およびスペアワード線の選択／非選択を制御する電圧が現われる出力ノードの充電容量を確保できる。したがって、出力ノードでの意図しない電圧変動を抑制して、ワード線マルチセレクションの危険性が低い安定的な行選択を、ワード線シフト構成においても行なうことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示したロウプリデコーダの動作を説明する概念図である。
【図３】ロウプリデコーダの構成を示す第１の回路図である。
【図４】ロウプリデコーダの構成を示す第２の回路図である。
【図５】実施の形態１に従うワード線シフト構成を説明するブロック図である。
【図６】シフト制御信号を生成するシフト制御回路の構成を示すブロック図である。
【図７】図１に示したワード線選択回路の構成を詳細に示す回路図である。
【図８】図７に示したワード線選択回路おける行選択動作を説明する動作波形図である。
【図９】実施の形態２に従うワード線選択回路の第１の構成例を詳細に示す回路図である。
【図１０】実施の形態２に従うワード線選択回路の第２の構成例を詳細に示す回路図である。
【符号の説明】
１０ 半導体記憶装置、２０ メモリセルアレイ、３０ ロウ系回路、６０ ロウプリデコーダ、７０ シフト制御回路、８０ ワード線選択回路、１３２，１３４ プリチャージスイッチ、ＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２） ドライブユニット、ＧＮＤ 接地電圧、ＭＣ 正規メモリセル、ＮＡ（０）〜ＮＡ（６３） 出力ノード、ＮＢ（０）〜ＮＢ（６３），ＮＣ（０）〜ＮＣ（６３） ノード、ＰＣＧ プリチャージ信号、ＲＡ ロウアドレス、ＲＡ（０）〜ＲＡ（５） ロウアドレスビット、ＲＤＵ（０）〜ＲＤＵ（６３） ロウデコードユニット、ＳＤＶ，ＳＤＶ１，ＳＤＶ２ スペアワード線ドライバ、ＳＭＣ スペアメモリセル、ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３） シフト制御信号、ＳＷ（０）〜ＳＷ（６３）シフトスイッチ、ＳＷＬ，ＳＷＬ１，ＳＷＬ２ スペアワード線、ＴＰ（０）〜ＴＲ（６３） 制御スイッチ、ＴＳＬ（０）〜ＴＳＬ（６３），ＴＳＯ（０）〜ＴＳＯ（６３），ＴＳＲ（０）〜ＴＳＲ（６３），ＴＸｉ（０）〜ＴＸｉ（６３），ＴＸｋ（０）〜ＴＸｋ（６３） トランジスタスイッチ、Ｖｃｃ 電源電圧、ＷＤＶ（０）〜ＷＤＶ（６３） ワード線ドライバ、ＷＬ（０）〜ＷＬ（６３） ワード線、Ｘｉ（０）〜Ｘｉ（７），Ｘｋ（０）〜Ｘｋ（７） プリデコード信号。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、いわゆるワード線シフト構成によって冗長救済を実行する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置における一般的な不良救済手法として、スペア行を構成するように設けられたスペアメモリセルに対応して設けられたスペアワード線と、正規メモリセルの行に対応して設けられたワード線との選択を制御することによって、メモリセル行単位で不良メモリセルを救済するワード線冗長構成が知られている。
【０００３】
特に、このようなワード線冗長構成において、いわゆるシフトリダンダンシを適用したワード線シフト構成が知られている（たとえば特許文献１）。特許文献１の図１に開示された構成では、ワード線ごとに設けられた各ワード線選択回路１１は、出力ノード３２の電圧に応じて、対応のワード線を選択状態または非選択状態に駆動する。各ワード線選択回路１１の内部に、他のワード線選択回路１１中の出力ノード３２との接続を可能にするシフトスイッチ３８を設けることによって、不良ワード線を隣接ワード線で置換するとともに、以降のワード線を順にシフトしてスペアワード線を使用するワード線シフト構成が実現されている。
【０００４】
一般的に、ワード線冗長構成では、スペア行はメモリセルアレイの最端部に配置される。したがって、不良行をスペア行で直接置換する場合には、不良行および他のメモリセル行との間でアクセスタイム差が大きくなる一方で、不良ワード線を隣接ワード線で置換するワード線シフト構成では、不良行選択時のアクセスタイム差を軽減することができる。
【０００５】
また、シフトリダンダンシ方式を用いるワード線シフト構成では、不良行の位置に応じて、スペアワード線およびワード線のシフト状態が予め決定可能であるので、冗長デコーダが不要になり、アクセスごとに冗長判定を実行する必要がなくなるという利点が生じる。この結果、シフトリダンダンシ構成を用いずに、冗長デコーダを用いる構成と比較して、メモリアクセスの高速化が図られる。
【０００６】
【特許文献１】
特開２００２−１５５９２号公報（図１、第４−５頁）
【０００７】
【発明が解決しようとする課題】
一方で、冗長構成の如何によらず、ワード線選択回路においては、対応のワード線の選択／非選択を制御するノード（特許文献１の図１における出力ノード３２）に意図しない電圧変動が生じると、想定外のワード線が選択されてしまい、誤って複数のワード線が同時に選択されてしまう「マルチワード線セレクション」が発生してしまう。マルチワード線セレクションが発生すると、正常なデータ読出やデータ書込が実行できなくなってしまう。
【０００８】
しかし、上述のワード線シフト構成では、各ワード線選択回路において、上記のノード（特許文献１での出力ノード３２）に接続される電気経路が、シフトスイッチの配置によって必然的に増加する。このため、ワード線シフト構成の採用により、マルチワード線セレクションの危険性が高まってしまう。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ワード線マルチセレクションの危険性の少ないワード線シフト構成を有する半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に従う半導体記憶装置は、行列状に配置された複数のメモリセルおよび、複数のメモリセルに隣接する領域のそれぞれに第１および第２のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、第１および第２のスペア行にそれぞれ対応して設けられた第１および第２のスペアワード線と、複数のワード線にそれぞれ対応して設けられ、各々が対応するワード線の電圧を制御する複数のワード線ドライバと、第１および第２のスペアワード線にそれぞれ対応して設けられ、各々が第１および第２のスペアワード線の対応する一方の電圧を制御する第１および第２のスペアワード線ドライバとを備え、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバは、メモリセルアレイにおける複数のワード線ならびに第１および第２のスペアワード線の配置に従って順に配列され、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバの各々は、複数のワード線、第１および第２のスペアワード線のうちの対応する１本を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、行選択動作前に出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に出力ノードを第１の電圧から切離すプリチャージスイッチとを含み、複数のワード線ドライバの各々は、さらに、行選択時に、行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードユニットと、第２の内部ノードおよび第１の内部ノードの間に設けられ、行選択動作時に両者を接続するとともに、行選択動作前に両者を切離す制御スイッチと、複数のワード線ドライバ、第１および第２のスペアワード線ドライバのうちの、複数のワード線ドライバならびに第１および第２のスペアワード線ドライバが配列される方向に沿って第１の側で自身と隣接する１つの出力ノードと、自身の第２の内部ノードとの間に接続される第１のシフトスイッチと、自身の出力ノードおよび自身の第２の内部ノードの間に接続される第２のシフトスイッチと、複数のワード線ドライバ、第１および第２のスペアワード線ドライバのうちの、第１の側と反対側の第２の側で自身に隣接する１つの出力ノードと、自身の第２の内部ノードとの間に接続される第３のシフトスイッチとを含み、半導体記憶装置は、不良メモリセル行のアドレスに基づき、複数のワード線ドライバの各々において行選択時に第１から第３のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える。
【００１１】
本発明の他の構成に従う半導体記憶装置は、行列状に配置された複数のメモリセルおよび、Ｊ個（Ｊ：自然数）のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、Ｊ個のスペア行にそれぞれ対応して設けられたＪ本のスペアワード線と、複数のワード線にそれぞれ対応して設けられ、各々が対応するワード線の電圧を制御する複数のワード線ドライバと、Ｊ本のスペアワード線にそれぞれ対応して設けられ、各々が対応するスペアワード線の電圧を制御するＪ個のスペアワード線ドライバとを備え、複数のワード線ドライバおよびＪ個のスペアワード線ドライバは、メモリセルアレイにおける複数のワード線およびＪ本のスペアワード線の配置に従って順に配列され、複数のワード線ドライバおよびＪ個のスペアワード線ドライバの各々は、対応のワード線またはスペアワード線を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、行選択動作時前に出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に出力ノードを第１の電圧から切離すプリチャージスイッチとを含み、複数のワード線ドライバの各々は、さらに、行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードスイッチと、第１の内部ノードおよび第２の内部ノードの間に設けられ、行選択動作時に両者を接続するとともに、行選択動作前に両者を切離す制御スイッチと、自身の出力ノード、ならびに、他のワード線ドライバおよびＪ個スペアワード線ドライバのうちの近傍のＪ個中の出力ノードと、自身の第２の内部ノードとの間にそれぞれ設けられ、行選択時において選択的に１つがオンし残りがオフされる（Ｊ＋１）個のシフトスイッチとを含み、半導体記憶装置は、不良メモリセル行のアドレスに基づき、複数のワード線ドライバの各々において行選択時に（Ｊ＋１）個のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える。
【００１２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１３】
［実施の形態１］
図１は、本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【００１４】
図１を参照して、本発明に従う半導体記憶装置１０は、メモリセルアレイ２０と、ロウ系回路３０と、コラム系回路４０と、制御回路５０とを備え、ロウアドレスＲＡおよびコラムアドレスＣＡに応じて選択されたメモリセルに対する、入力データＤｉｎの書込および読出データＤｏｕｔの出力を実行可能である。
【００１５】
メモリセルアレイ２０は、行列状に配置された複数の正規メモリセルＭＣと、たとえばメモリセルアレイの端部にスペア行を構成するように配置された複数のスペアメモリセルＳＭＣとを含む。図１においては、複数の正規メモリセルＭＣが配置される外側の領域のそれぞれにスペア行を構成するように、スペアメモリセルＳＭＣが配置される構成が示されている。各スペアメモリセルＳＭＣは、複数の正規メモリセルＭＣ中の不良メモリセルを置換するために設けられ、各正規メモリセルＭＣと同様の構成を有する。
【００１６】
なお、図１には、一例として、正規メモリセルＭＣおよびスペアメモリセルＳＭＣを、１Ｔｒ（トランジスタ）−１Ｃ（キャパシタ）構成のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルとして示しているが、以下の説明で明らかになるように、本発明は、ワード線による行選択を実行する半導体記憶装置に対して、メモリセル形式を問わず共通に適用できる。すなわち、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｒ）等のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ／Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）等にも本発明は適用可能である。
【００１７】
メモリセルアレイ２０全体にわたって、正規メモリセルＭＣおよびスペアメモリセルＳＭＣは、メモリセル列を共有するように行列状に配置されている。正規メモリセルＭＣの行にそれぞれ対応してワード線ＷＬが配置され、２個のスペア行にそれぞれ対応してスペアワード線ＳＷＬ１およびＳＷＬ２が配置される。また、正規メモリセルＭＣおよびスペアメモリセルＳＭＣによって共有されるメモリセル列ごとにビット線ＢＬが配置される。
【００１８】
ロウ系回路３０は、ロウアドレスＲＡをプリデコードしてプリデコード信号を生成するロウプリデコーダ６０と、スペアワード線ＳＷＬ１，ＳＷＬ２およびワード線ＷＬのワード線シフトを制御するシフト制御回路７０と、ワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の各々の選択および非選択を制御するワード線選択回路８０とを含む。
【００１９】
コラム系回路４０は、コラムアドレスＣＡに応じてコラム選択を実行するコラム選択回路ならびにデータ読出およびデータ書込時にビット線ＢＬの電圧あるいは電流を制御するためのビット線ドライバやセンスアンプを総括的に示すものである。制御回路５０は、半導体記憶装置１０の全体動作を制御するために、指示コマンドに応じて、各回路の動作タイミングを規定する制御信号等を生成する。
【００２０】
図２は、ロウプリデコーダ６０の動作を説明する概念図である。
図２を参照して、ロウプリデコーダ６０は、ロウアドレスＲＡの下位ビットをプリデコードして、プリデコード信号Ｘｉ（０）〜Ｘｉ（ｍ）を生成し、ロウアドレスＲＡの上位ビットをプリデコードしてプリデコード信号Ｘｋ（０）〜Ｘｋ（ｍ）を出力する。ここで、ｍは自然数である。
【００２１】
本発明の適用において、ロウアドレスＲＡのビット数は任意であるが、以下においては、ロウアドレスＲＡが６ビットであり、アドレスビットＲＡ（０）〜ＲＡ（５）で構成される場合を例示して説明する。したがって、ロウプリデコーダ６０は、下位３ビットのＲＡ（０）〜ＲＡ（２）をプリデコードしてプリデコード信号Ｘｉ（０）〜Ｘｉ（７）を生成し、上位３ビットのＲＡ（３）〜ＲＡ（５）をプリデコードしてプリデコード信号Ｘｋ（０）〜Ｘｋ（７）を生成する。すなわちｍ＝７である。このように、図１に示したメモリセルアレイ２０では、６ビットのロウアドレスＲＡに基づいて、２６＝８×８＝６４本のワード線ＷＬ（０）〜ＷＬ（６３）のうちの１本が選択される。
【００２２】
なお、以下においては、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）を総称してプリデコード信号Ｘｉとも表記し、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）を総称してプリデコード信号Ｘｋとも表記する。また、ワード線ＷＬ（０）〜ＷＬ（６３）を総括的に、ワード線ＷＬとも表記する。
【００２３】
図３および図４は、ロウプリデコーダ６０の構成を示す回路図である。
図３には、ロウアドレスＲＡの下位ビットＲＡ（０）〜ＲＡ（２）からプリデコード信号Ｘｉ（０）〜Ｘｉ（７）を生成する構成が示され、図４には、ロウアドレスＲＡの上位ビットＲＡ（３）〜ＲＡ（５）からプリデコード信号Ｘｋ（０）〜Ｘｋ（７）を生成する構成が示される。
【００２４】
図３を参照して、ロウプリデコーダ６０は、ロウアドレスビットＲＡ（０）〜ＲＡ（２）の反転ビット／ＲＡ（０）〜／ＲＡ（２）をそれぞれ生成するインバータ１００〜１０２と、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）をそれぞれ出力するための論理回路１１０〜１１７を含む。図３に示した接続関係とすることにより、ロウアドレスビット（ＲＡ（０），ＲＡ（１），ＲＡ（２））＝（０，０，０）〜（１，１，１）の８通りの組合せにそれぞれに対応して、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）のうちの１つが論理ハイレベル（以下、単に「Ｈレベル」とも称する）に設定され、残りが論理ローレベル（以下、単に「Ｌレベル」とも称する）に設定される。
【００２５】
図４を参照して、ロウプリデコーダ６０は、さらに、ロウアドレスビットＲＡ（３）〜ＲＡ（５）の反転ビット／ＲＡ（３）〜／ＲＡ（５）をそれぞれ生成するインバータ１０３〜１０５と、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）をそれぞれ出力するための論理回路１２０〜１２７を含む。図４に示した接続関係とすることにより、ロウアドレスビット（ＲＡ（３），ＲＡ（４），ＲＡ（５））＝（０，０，０）〜（１，１，１）の８通りの組合せにそれぞれに対応して、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）のうちの１つがＨレベルに設定され、残りがＬレベルに設定される。
【００２６】
図５は、実施の形態１に従うワード線シフト構成を説明するブロック図である。
【００２７】
図５を参照して、図１に示したワード線選択回路８０は、ワード線ＷＬ（０）〜ＷＬ（６３）およびスペアワード線ＳＷＬ１，ＳＷＬ２のそれぞれに対応して設けられた複数のドライブユニットＤＵ（０）〜ＤＵ（６３）およびＤＵ（Ｓ１），ＤＵ（Ｓ２）を含む。
【００２８】
ドライブユニットＤＵ（０）〜ＤＵ（６３）は、出力ノードＮＡ（０）〜ＮＡ（６３）の電圧にそれぞれ応じて、対応のワード線ＷＬ（０）〜ＷＬ（６３）を選択状態および非選択状態のいずれかに駆動する。同様に、ドライブユニットＤＵ（Ｓ１）およびＤＵ（Ｓ２）は、出力ノードＮＡ（Ｓ１）およびＮＡ（Ｓ２）の電圧にそれぞれ応じて、対応のスペアワード線ＳＷＬ１およびＳＷＬ２を選択状態および非選択状態のいずれかに駆動する。
【００２９】
以下では、ドライブユニットＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２）および出力ノードＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ１），ＮＡ（Ｓ２）のそれぞれを総括的に、ドライブユニットＤＵおよび出力ノードＮＡとも表記するものとする。
【００３０】
各出力ノードＮＡは、後程詳細に説明するように、行選択動作前には各ワード線および各スペアワード線を非選択状態へ固定的に駆動するようにプリチャージされ、かつ、行選択動作時には、当該プリチャージ電圧から切離される。
【００３１】
ワード線選択回路８０は、ノードＮＢ（０）〜ＮＢ（６３）にそれぞれ対応して設けられるロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）と、シフトスイッチＳＷ（０）〜ＳＷ（６３）とをさらに含む。
【００３２】
以下においては、ノードＮＢ（０）〜ＮＢ（６３）、ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）およびシフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれを総括的に表記する場合には、単にノードＮＢ、ロウデコードユニットＲＤＵおよびシフトスイッチＳＷとそれぞれ表記することとする。
【００３３】
ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）のそれぞれへは、対応する１つずつのプリデコード信号Ｘｉおよびプリデコード信号Ｘｋが入力される。たとえば、ロウデコードユニットＲＤＵ（０）には、プリデコード信号Ｘｉ（０）およびＸｋ（０）が入力され、ロウデコードユニットＲＤＵ（１）には、プリデコード信号Ｘｉ（０）およびＸｋ（１）が入力され、ロウデコードユニットＲＤＵ（６３）には、プリデコード信号Ｘｉ（７）およびＸｋ（７）が入力される。各ロウデコードユニットＲＤＵは、入力されたプリデコード信号ＸｉおよびＸｋの両方がＨレベルであるときに、対応のノードＮＢを出力ノードＮＡのプリチャージ電圧とは異なる所定電圧で駆動する。
【００３４】
図２〜４で説明したように、ロウプリデコーダ６０は、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）のうちの１つおよび、Ｘｋ（０）〜Ｘｋ（７）のうちの１つずつをＨレベルに設定する一方で、残りのプリデコード信号をＬレベルに設定する。したがって、プリデコード信号Ｘｉ（０）〜Ｘｉ（７）の８通りの設定と、プリデコード信号Ｘｋ（０）〜Ｘｋ（７）の８通りの設定との６４通りの組合せで、対応する２個のプリデコード信号の両方がＨレベルに設定されたワード線を選択状態に駆動し、残りのワード線を非選択状態とすることによって、６４：１のワード線選択を実行できる。
【００３５】
一方、各ロウデコードユニットＲＤＵは、入力されたプリデコード信号ＸｉおよびＸｋの少なくとも一方がＬレベルであるときに、対応のノードＮＢを所定電圧では駆動しない。
【００３６】
シフトスイッチＳＷ（０）〜ＳＷ（６３）は、シフトスイッチＳＷごとに独立に生成されるシフト制御信号ＳＲ，ＳＬ，ＳＯに対応して、ノードＮＢ（０）〜ＮＢ（６３）と、出力ノードＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ１），ＮＡ（Ｓ２）との間の接続を制御する。たとえば、シフトスイッチＳＷ（０）の接続は、シフト制御信号ＳＲ（０），ＳＬ（０），ＳＯ（０）によって制御される。
【００３７】
図６は、シフト制御信号を生成するシフト制御回路の構成を示すブロック図である。
【００３８】
図６を参照して、シフト制御回路７０は、不良メモリセルに対応する不良ワード線の行アドレスを記憶するためのヒューズセット５１および５２と、ヒューズセット５１および５２に記憶された行アドレスをプリデコードするシフトプリデコーダ５５と、シフトスイッチＳＷ（０）〜ＳＷ（６３）にそれぞれ対応するシフト制御信号ＳＲ（０），ＳＯ（０），ＳＬ（０）〜ＳＲ（６３），ＳＯ（６３），ＳＬ（６３）をそれぞれ生成するためのシフトデコーダＳＦＤ（０）〜ＳＦＤ（６３）を含む。
【００３９】
以下では、シフト制御信号ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３）のそれぞれを総括的に示す場合には、単にシフト制御信号ＳＲ，ＳＬ，ＳＯとも表記する。シフトデコーダＳＦＤ（０）〜ＳＦＤ（６３）により、各シフトスイッチＳＷに対応して、シフト制御信号ＳＲ，ＳＬ，ＳＯの１つが選択的にＨレベルに設定され、残りがＬレベルに設定される。
【００４０】
再び図５を参照して、シフトスイッチＳＷ（ｉ）は、対応のシフト制御信号ＳＯ（ｉ）がＨレベルのときには非シフト接続とされて、ノードＮＢ（ｉ）を出力ノードＮＡ（ｉ）と接続する（ｉ：０〜６３の整数）。
【００４１】
また、シフト制御信号ＳＬ（ｉ）がＨレベルのときには、シフトスイッチＳＷ（ｉ）がＬ側へのシフト接続（「Ｌ側シフト」とも称する）に設定されて、ノードＮＢ（ｉ）は出力ノードＮＡ（ｉ−１）と接続される。ただし、シフトスイッチＳＷ（０）は、Ｌ側シフト時には、ノードＮＢ（０）を出力ノードＮＡ（Ｓ１）と接続する。
【００４２】
一方、シフト制御信号ＳＲ（ｉ）がＨレベルのときには、シフトスイッチＳＷ（ｉ）がＲ側へのシフト接続（「Ｒ側シフト」とも称する）に設定されて、ノードＮＢ（ｉ）は出力ノードＮＡ（ｉ＋１）と接続される。ただし、シフトスイッチＳＷ（６３）は、Ｒ側シフト時には、ノードＮＢ（６３）を出力ノードＮＡ（Ｓ２）と接続する。
【００４３】
不良ワード線が存在しない場合には、シフトスイッチＳＷ（０）〜ＳＷ（６３）の各々が非シフト接続とされて、ノードＮＢ（０）〜ＮＢ（６３）は、出力ノードＮＡ（０）〜ＮＡ（６３）とそれぞれ接続される。この場合には、スペア行の選択が不要なので、出力ノードＮＡ（Ｓ１）およびＮＡ（Ｓ２）がノードＮＢ（０）〜ＮＢ（６３）のいずれとも接続されることはなく、スペアワード線ＳＷＬ１およびＳＷＬ２の各々は、非選択状態に固定される。したがって、不良ワード線が存在しない場合には、シフト制御信号ＳＯ（０）〜ＳＯ（６３）の各々がＨレベルに設定される一方で、シフト制御信号ＳＬ（０）〜ＳＬ（６３）およびＳＲ（０）〜ＳＲ（６３）の各々は、いずれもＬレベルに設定される。
【００４４】
これに対して、ワード線ＷＬのうちに不良ワード線が存在する場合には、必要に応じて、シフトスイッチＳＷ（０）〜ＳＷ（６３）の接続がシフトするように制御される。このシフトにより、不良ワード線を除く他のワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２に対応する６４個の出力ノードＮＡが、ノードＮＢ（０）〜ＮＢ（６３）とそれぞれ順に接続される。
【００４５】
この結果、ヒューズセット５１および５２に記憶された不良行アドレスに対応する不良ワード線に対応する出力ノードＮＡは、ノードＮＢ（０）〜ＮＢ（６３）のいずれとも非接続とされるので、不良ワード線は、非選択状態に固定される。図５には、一例として、ワード線ＷＬ（０）およびＷＬ（２）が不良ワード線である場合におけるシフト接続例が示されている。
【００４６】
この場合には、不良ワード線ＷＬ（０）をスキップするために、シフトスイッチＳＷ（０）は、Ｌ側シフトに設定されて、ノードＮＢ（０）を出力ノードＮＡ（Ｓ１）と接続する。さらに、シフトスイッチＳＷ（１）は、非シフト接続とされてノードＮＢ（１）を出力ノードＮＡ（１）と接続する。この結果、不良ワード線ＷＬ（０）に対応する出力ノードＮＡ（０）がノードＮＢ（０）〜ＮＢ（６３）のいずれとも接続されないため、不良ワード線ＷＬ（０）は、非選択状態に固定される。
【００４７】
同様に、不良ワード線ＷＬ（２）をスキップするために、シフトスイッチＳＷ（２）〜ＳＷ（６３）は、Ｒ側シフトに設定されて、ノードＮＢ（２）〜ＮＢ（６３）は、出力ノードＮＡ（３）〜ＮＡ（６３），ＮＡ（Ｓ１）とそれぞれ接続される。この結果、不良ワード線ＷＬ（０）およびＷＬ（２）を除く残りのワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の合計６４本のワード線選択によって、行単位での不良メモリセル救済が、不良ワード線を隣接のワード線で置換するようにして実現される。
【００４８】
なお、シフトスイッチＳＷの設定は、不良メモリセル行のアドレスに対応して一意的に定めることができる。したがって、たとえば半導体記憶装置の起動時に、シフト制御回路７０によって、ヒューズセットから読出された不良アドレス行に基づいて生成されたシフト制御信号ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３）を電源起動中にラッチする構成としておけば、電源投入中を通じて、不良ワード線を置換救済するためのシフトスイッチＳＷ（０）〜ＳＷ（６３）のシフト接続形態を維持することができる。すなわち、アクセスごとに冗長判定を実行することなく、不良メモリセル行の冗長救済が実現できることになる。
【００４９】
次に、ワード線選択回路８０の詳細な構成について説明していく。
図７は、図１に示したワード線選択回路８０の構成を詳細に示す回路図である。
【００５０】
図７を参照して、ワード線選択回路８０は、スペアワード線ＳＷＬ１およびＳＷＬ２にそれぞれ対応して設けられるスペアワード線ドライバＳＤＶ（１）およびＳＤＶ（２）と、ワード線ＷＬ（０）〜ＷＬ（６３）にそれぞれ対応して設けられるワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）とを含む。
【００５１】
スペアワード線ドライバＳＤＶ（１）は、プリチャージ信号ＰＣＧを反転するインバータ１３０と、Ｈレベルに対応する電源電圧Ｖｃｃおよび出力ノードＮＡ（Ｓ１）の間に並列に接続されるプリチャージスイッチ１３２，１３４と、出力ノードＮＡ（Ｓ１）の電圧に応じてスペアワード線ＳＷＬ１の電圧を制御するドライブユニットＤＵ（Ｓ１）とを有する。ドライブユニットＤＵ（Ｓ１）は、出力ノードＮＡ（Ｓ１）の電圧を反転するインバータ１３６と、インバータ１３６の出力電圧に応じてスペアワード線ＳＷＬ１を駆動するドライバ１３８とを有する。ドライバ１３８は、必要に応じてレベル変換機能を有し、対応のスペアワード線ＳＷＬ１を選択状態時に電源電圧Ｖｃｃより高い昇圧電圧で駆動するように設計される。
【００５２】
プリチャージスイッチ１３２，１３４はＰ−ＭＯＳトランジスタで構成され、トランジスタ１３２のゲートへはインバータ１３０の出力が入力され、トランジスタ１３４のゲートへはインバータ１３６の出力が入力される。
【００５３】
スペアワード線ドライバＳＤＶ（２）においても、スペアワード線ドライバＳＤＶ（１）と同様の構成が設けられ、出力ノードＮＡ（Ｓ２）に対して、インバータ１３０、プリチャージスイッチ１３２，１３４およびドライブユニットＤＵ（Ｓ２）が配置される。
【００５４】
さらに、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）においても、出力ノードＮＡ（０）〜ＮＡ（６３）にそれぞれ対応して、プリチャージ信号ＰＣＧを受けるインバータ１３０、プリチャージスイッチ１３２，１３４および図５にも示したドライブユニットＤＵ（０）〜ＤＵ（６３）がそれぞれ設けられる。
【００５５】
以下では、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）を総括的にワード線ドライバＷＤＶとも表記し、スペアワード線ドライバＳＤＶ（１）およびＳＤＶ（２）を総括的にスペアワード線ドライバＳＤＶとも表記し、ドライブユニットＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２）を総括的にドライブユニットＤＵとも表記する。
【００５６】
プリチャージ信号ＰＣＧがＬレベルに設定される行選択動作開始前では、プリチャージスイッチ１３２，１３４によって、出力ノードＮＡ（Ｓ１），ＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ２）の各々は電源電圧Ｖｃｃ（Ｈレベル）にプリチャージされる。これに対応してスペアワード線ＳＷＬ１，ＳＷＬ２およびワード線ＷＬ（０）〜ＷＬ（６３）の各々は、非選択状態（Ｌレベル）に設定される。
【００５７】
これに対して、行選択動作が開始され、プリチャージ信号ＰＣＧがＬレベルに設定されると、各ドライブユニットＤＵにおいてプリチャージスイッチ１３２，１３４がオフされて、出力ノードＮＡ（Ｓ１），ＮＡ（０）〜ＮＡ（６３），ＮＡ（Ｓ２）の各々は、電源電圧Ｖｃｃから切り離された状態となる。
【００５８】
各ワード線ドライバＷＤＶは、さらに、図５にも示したシフトスイッチＳＷおよびロウデコードユニットＲＤＵと、制御スイッチＴＰとを有する。以下では、ワード線ドライバＷＤＶ（０）〜ＷＤＶ（６３）に制御スイッチＴＰ（０）〜ＴＰ（６３）がそれぞれ含まれるものとし、制御スイッチＴＰ（０）〜ＴＰ（６３）を総括的に示す場合は、単に制御スイッチＴＰと表記する。
【００５９】
各ワード線ドライバＷＤＶの構成は同様であるので、ここでは、ワード線ＷＬ（８）に対応するワード線ドライバＷＤＶ（８）の詳細な構成について代表的に説明する。
【００６０】
ロウデコードユニットＲＤＵ（８）は、Ｌレベルに相当する接地電圧ＧＮＤおよびノードＮＢ（８）の間に直列に接続されたトランジスタスイッチＴＸｉ（８）およびＴＸｋ（８）を有する。トランジスタスイッチＴＸｉ（８）およびＴＸｋ（８）の各々はＮ−ＭＯＳトランジスタで構成され、それぞれのゲートには、対応のプリデコード信号Ｘｉ（０）およびＸｋ（１）がそれぞれ入力されている。制御スイッチＴＰ（８）は、ノードＮＣ（８）およびノードＮＢ（８）の間に接続されたＮ−ＭＯＳトランジスタで構成され、そのゲートには、インバータ１３０の出力、すなわちプリチャージ信号ＰＣＧの反転信号が入力される。したがって、制御スイッチＴＰ（８）は、プリチャージスイッチ１３２，１３４と相補的にオン・オフし、行選択動作時にターンオンされて、行選択動作前においてはターンオフされる。
【００６１】
シフトスイッチＳＷ（８）は、自身の出力ノードＮＡ（８）およびノードＮＣ（８）との間に接続されたトランジスタスイッチＴＳＯ（８）と、自身のノードＮＣ（８）および左隣（Ｌ側）のワード線ドライバＷＤＶ（７）中の出力ノードＮＡ（７）の間に接続されたトランジスタスイッチＴＳＬ（８）と、自身のノードＮＣ（８）および右隣（Ｒ側）のワード線ドライバＷＤＶ（９）中の出力ノードＮＡ（９）の間に接続されたトランジスタスイッチＴＳＲ（８）とを有する。トランジスタスイッチＴＳＯ（８）、ＴＳＬ（８）およびＴＳＲ（８）は、Ｎ−ＭＯＳトランジスタで構成され、それぞれのゲートには対応のシフト制御信号ＳＯ（８）、ＳＬ（８）およびＳＲ（８）が入力される。
【００６２】
同様の構成は、他のワード線ドライバＷＤＶにおいても同様に設けられる。ただし、スペアワード線ＳＷＬ１に隣接する最もＬ側のワード線ドライバＷＤＶ（０）においては、シフト制御信号ＳＬ（０）をゲートに受けるトランジスタスイッチＴＳＬ（０）は、ノードＮＣ（０）と、スペアワード線ＳＷＬ１に対応する出力ノードＮＡ（Ｓ１）との間に接続される。一方、シフト制御信号ＳＯ（０）をゲートに受けるトランジスタスイッチＴＳＯ（０）は、ノードＮＣ（０）および出力ノードＮＡ（０）の間に設けられ、シフト制御信号ＳＲ（０）をゲートにおけるトランジスタスイッチＴＳＲ（０）は、ノードＮＣ（０）と、右隣（Ｒ側）のワード線ＷＬ（１）に対応する出力ノードＮＡ（１）（図示せず）との間に接続される。
【００６３】
同様に、シフトワード線ＳＷＬ２に隣接する最もＲ側のワード線ドライバＷＤＶ（６３）においては、シフト制御信号ＳＲ（６３）をゲートに受けるトランジスタスイッチＴＳＲ（６３）は、ノードＮＣ（６３）と、スペアワード線ＳＷＬ２に対応する出力ノードＮＡ（Ｓ２）の間に接続される。一方、シフト制御信号ＳＯ（６３）をゲートに受けるトランジスタスイッチＴＳＯ（６３）は、ノードＮＣ（６３）および出力ノードＮＡ（６３）の間に設けられ、シフト制御信号ＳＬ（６３）をゲートにおけるトランジスタスイッチＴＳＲ（６３）は、ノードＮＣ（６３）と、左隣（Ｌ側）のワード線ＷＬ（６２）に対応する出力ノードＮＡ（６２）との間に接続される。
【００６４】
ロウアドレスＲＡに応じて、ロウデコードユニットＲＤＵ（０）〜ＲＤＵ（６３）のうちの１つにおいて、直列に接続されたトランジスタスイッチＴＸｉ（ＴＸｉ（０）〜ＴＸｉ（６３）を総括的に表記したもの）およびトランジスタスイッチＴＸｋ（ＴＸｋ（０）〜ＴＸｋ（６３）を総括的に表記したもの）の両方がターンオンする。この結果、ロウアドレスＲＡに応じて、ノードＮＢ（０）〜ＮＢ（６３）のうちの１つのみが接地電圧ＧＮＤ（Ｌレベル）で駆動され、残りのノードは接地電圧ＧＮＤでは駆動されない。
【００６５】
したがって、制御スイッチＴＰ（０）〜ＴＰ（６３）の各々のターンオンと、シフトスイッチＳＷ（０）〜ＳＷ（６３）の各々におけるトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲのうちの１個のターンオンとの組合せによって、図５で説明したシフト接続が実現されて、不良ワード線を除く他のワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の合計６４本のうちの１本が選択状態に設定され、その他は非選択状態に設定される。
【００６６】
図８は、図７に示したワード線選択回路おける行選択動作を説明する動作波形図である。
【００６７】
図８においては、不良ワード線であるワード線ＷＬ（８）を、スペアワード線ＳＷＬ２を用いたワード線シフトによって置換する動作例が示される。この場合には、シフトスイッチＳＷ（０）〜ＳＷ（７）が非シフト接続とされて、ノードＮＢ（０）〜ＮＢ（７）と出力ノードＮＡ（０）〜ＮＡ（７）とがそれぞれ接続される一方で、シフトスイッチＳＷ（８）〜ＳＷ（６３）がＲ側シフトに設定されて、ノードＮＢ（８）〜ＮＢ（６３）は、出力ノードＮＡ（９）〜ＮＡ（６３），ＮＡ（Ｓ２）とそれぞれ接続される。すなわち、シフト制御信号ＳＯ（０）〜ＳＯ（７）およびＳＲ（８）〜ＳＲ（６３）がＨレベルに設定される一方で、残りのシフト制御信号ＳＬ（０）〜ＳＬ（６３）、ＳＲ（０）〜ＳＲ（７）およびＳＯ（８）〜ＳＯ（６３）の各々はＬレベルに設定される。
【００６８】
図８を参照して、行選択動作が開始される時刻ｔ１以前では、プリチャージ信号ＰＣＧがＨレベルに設定されるのに応じて、各出力ノードＮＡがＨレベルにプリチャージされるので、ワード線ＷＬ（０）〜ＷＬ（６３）およびスペアワード線ＳＷＬ１，ＳＷＬ２の各々は、非選択状態（Ｌレベル）へ駆動される。
【００６９】
行選択動作が開始される時刻ｔ１において、プリチャージ信号ＰＣＧがＬレベルに変化するのに応じて、各出力ノードＮＡは、Ｈレベルに相当する電源電圧Ｖｃｃから切離される。
【００７０】
さらに、ワード線ＷＬ（８）に本来対応するロウアドレスＲＡが入力され、プリデコード信号Ｘｉ（０）およびＸｋ（１）がＨレベルに設定され、残りのプリデコード信号Ｘｉ（１）〜Ｘｉ（７）およびＸｋ（０），Ｘｋ（２）〜Ｘｋ（７）の各々はＬレベルに設定される。これに対応して、ノードＮＢ（８）が接地電圧ＧＮＤに駆動され、他のノードＮＢ（０）〜ＮＢ（７）およびＮＢ（９）〜ＮＢ（６３）は接地電圧ＧＮＤへは駆動されない。
【００７１】
ここで、上述したようなシフトスイッチＳＷ（０）〜ＳＷ（６３）の設定によって、ノードＮＢ（８）が出力ノードＮＡ（９）と接続されているので、時刻ｔ２において、ワード線ＷＬ（９）が選択状態（Ｈレベル）に駆動される。一方、残りのワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２は非選択状態（Ｌレベル）にされる。このように、不良ワード線を隣接のワード線・スペアワード線で置換するワード線シフト構成によって、不良有無でのアクセスタイム差の小さい、スペア行単位の冗長救済が実現される。
【００７２】
再び図７を参照して、ワード線ＷＬおよびスペアワード線ＳＷＬ１，ＳＷＬ２の選択および非選択が出力ノードＮＡの電圧に応じて設定されるので、ワード線マルチセレクションの発生を避けて安定的な行選択を実行するためには、出力ノードＮＡにおける意図しない電圧変動は小さいほうが望ましい。
【００７３】
特に、各シフトスイッチＳＷでのトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲの選択的なオンによって、電源投入後の最初のアクセス時にも、不良ワード線に対応するものを除いた出力ノードＮＡの各々は、ノードＮＢのうちの対応する１つと制御スイッチＴＰを介して接続されることになる。この時点では、各ノードＮＢは接地電圧ＧＮＤレベルであるから、出力ノードＮＡの容量が小さいと、プリチャージ信号ＰＣＧがＬレベルに変化するとともに出力ノードＮＡの電圧が低下してしまい、対応のワード線ＷＬ，スペアワード線ＳＷＬ１，ＳＷＬ２が誤って選択状態へ駆動される危険性がある。
【００７４】
また、既に指摘したように、ワード線シフト構成では、各出力ノードＮＡに対してシフト接続を可能とするための複数の経路が設けられるので、出力ノードＮＡに対して微小なリーク経路が発生する危険性も相対的に大きい。これらの理由から、ワード線シフト構成において安定的な行選択を実現するためには、出力ノードＮＡでの意図しない電圧変動が小さくなるように、各出力ノードＮＡにおけるプリチャージレベルの充電容量を大きく確保することが望ましい。
【００７５】
図７に示した本発明に従う構成では、シフトスイッチＳＷを構成する複数のトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲを介して、出力ノードＮＡと制御スイッチ（トランジスタ）ＴＰとが接続されている。このため、各出力ノードＮＡに対しては、接続されたトランジスタスイッチＴＳＬ，ＴＳＯ，ＴＳＲ、ならびに、シフトスイッチＳＷを介して接続された１個の制御スイッチ（トランジスタ）ＴＰの合計４個分のトランジスタスイッチの寄生容量（ドレイン容量）および付随する配線容量が、プリチャージレベルの充電容量として確保される。
【００７６】
たとえば、ワード線ドライバＷＤＶ（９）の出力ノードＮＡ（９）に対しては、トランジスタスイッチＴＳＲ（８），ＴＳＯ（９）およびＴＳＬ（１０）と、ターンオンしたトランジスタスイッチＴＳＲ（８）を介して接続される制御スイッチＴＰ（８）の合計４個分のトランジスタスイッチのドレイン容量および付随する配線容量が、プリチャージレベルの充電容量として作用する。
【００７７】
これに対して、制御スイッチＴＰおよびシフトスイッチＳＷの接続順を図７の構成と入れ換えて、制御スイッチＴＰを出力ノードＮＡとシフトスイッチＳＷ（トランジスタスイッチＴＳＯ，ＴＳＲ，ＴＳＬ）との間に配置する構成を比較例として検討すると、この比較例では、各出力ノードＮＡに対する充電容量は、対応の制御スイッチＴＰによるトランジスタ１個分のドレイン容量および付随する配線容量しか確保することができない。
【００７８】
したがって、図７に示した本発明に従うワード線選択回路の構成とすることにより、ワード線ＷＬ，スペアワード線ＳＷＬの選択／非選択を制御する電圧が現われる出力ノードＮＡの充電容量を確保できる。したがって、出力ノードＮＡでの意図しない電圧変動を抑制して、ワード線マルチセレクションの危険性が低い安定的な行選択を、ワード線シフト構成においても行なうことができる。
【００７９】
［実施の形態２］
実施の形態１においては、複数の正規メモリセルの両側に、スペアワード線ＳＷＬ１およびＳＷＬ２にそれぞれ対応するスペア行を配置する構成を説明したが、片側にのみスペア行を配置した構成としても本発明を同様に適用することが可能である。
【００８０】
図９には、ワード線ＷＬ（０）に隣接するスペアワード線ＳＷＬに対応するスペア行のみが配置された場合における、ワード線選択回路の構成が示されている。
【００８１】
このような構成では、正規メモリセルに対応するワード線ＷＬ（０）〜ＷＬ（６３）に対しては、Ｌ側に対してのみスペア行（スペアワード線ＳＷＬ）が配置されているので、シフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれにおいて、シフト接続はＬ側のみが必要でありＲ側のシフト接続は必要ない。
【００８２】
したがって、図９に示した構成では、図７の構成と比較して、シフトスイッチＳＷの各々において、トランジスタスイッチＴＳＲの配置を省略すればよい。すなわち、各シフトスイッチＳＷは、デコード結果が伝達されるノードＮＢと、対応の出力ノードＮＡおよびＬ側に隣接する出力ノードＮＡとの間にそれぞれ設けられたトランジスタスイッチＴＳＯおよびＴＳＬによって構成される。各ワード線ドライバＷＤＶにおいて、トランジスタスイッチＴＳＯおよびＴＳＬのゲートには、対応のシフト制御信号ＳＯおよびＳＬがそれぞれ入力される。シフト制御信号ＳＯおよびＳＬは、Ｌ側へのシフト接続によって不良ワード線を置換するように、各ワード線ドライバＷＤＶにおいて、いずれか一方が選択的にＨレベルへ設定される。
【００８３】
具体的には、シフト制御信号ＳＯおよびＳＬは、不良ワード線およびそれよりもＬ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＬがＨレベルに設定される一方で、不良ワード線よりもＲ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＯがＨレベルに設定される。
【００８４】
図９において、スペアワード線ドライバＳＤＶの構成は、図７におけるスペアワード線ドライバＳＤＶ１，ＳＤＶ２の各々と同様であり、さらに、各ワード線ドライバＷＤＶにおける、シフトスイッチＳＷ以外の部分の構成は、図７と同様であるので詳細な説明は繰り返さない。
【００８５】
同様に、図１０には、ワード線ＷＬ（６３）に隣接するスペアワード線ＳＷＬに対応するスペア行のみが配置された場合における、ワード線選択回路の構成が示されている。
【００８６】
このような構成では、正規メモリセルに対応するワード線ＷＬ（０）〜ＷＬ（６３）に対しては、Ｒ側に対してのみスペア行（スペアワード線ＳＷＬ）が配置されているので、シフトスイッチＳＷ（０）〜ＳＷ（６３）のそれぞれにおいて、シフト接続はＲ側のみが必要でありＬ側のシフト接続は必要ない。
【００８７】
したがって、図１０に示した構成では、図７の構成と比較して、シフトスイッチＳＷの各々において、トランジスタスイッチＴＳＬの配置を省略すればよい。すなわち、各シフトスイッチＳＷは、デコード結果が伝達されるノードＮＢと、対応の出力ノードＮＡおよびＲ側に隣接する出力ノードＮＡとの間にそれぞれ設けられたトランジスタスイッチＴＳＯおよびＴＳＲによって構成される。各ワード線ドライバＷＤＶにおいて、トランジスタスイッチＴＳＯおよびＴＳＲのゲートには、対応のシフト制御信号ＳＯおよびＳＲがそれぞれ入力される。シフト制御信号ＳＯおよびＳＲは、Ｒ側へのシフト接続によって不良ワード線を置換するように、各ワード線ドライバＷＤＶにおいて、いずれか一方が選択的にＨレベルへ設定される。
【００８８】
シフト制御信号ＳＯおよびＳＲは、不良ワード線およびそれよりもＲ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＲがＨレベルに設定される一方で、不良ワード線よりもＬ側のワード線ドライバＷＤＶでは、対応のシフト制御信号ＳＯがＨレベルに設定される。
【００８９】
図１０において、スペアワード線ドライバＳＤＶの構成は、図７におけるスペアワード線ドライバＳＤＶ１，ＳＤＶ２の各々と同様であり、さらに、各ワード線ドライバＷＤＶにおける、シフトスイッチＳＷ以外の部分の構成は、図７と同様であるので詳細な説明は繰り返さない。
【００９０】
このように、メモリセルアレイの片側にのみスペア行を配置する構成としても、実施の形態１と同様のワード線のマルチセレクション防止効果の高いワード線選択回路を構成することが可能である。
【００９１】
なお、詳細は図示しないが、実施の形態１に従うワード線選択構成を、３個以上のスペア行が配置されたワード線シフト構成に適用することも可能である。この場合には、配置されるスペア行の個数に合わせて、シフトスイッチＳＷの各々における、可能なシフト数をさらに増やす必要がある。
【００９２】
たとえば、Ｊ個（Ｊ：自然数）のスペア行（すなわちスペアワード線）が配置されたワード線シフト構成においては、各シフトスイッチＳＷにおいて、（Ｊ＋１）個のトランジスタスイッチを設けて、自身および近傍のＪ個の間で選択的に対応の出力ノードＮＡとノードＮＢとの間の接続を制御する構成とする必要がある。
【００９３】
また、実施の形態１および２では、メモリセルアレイの端部にスペア行が配置される構成を示したが、本発明を適用においてスペア行の配置位置は特に限定されない。すなわち、ワード線およびスペアワード線の配置順序に対応付けてワード線ドライバＷＤＶおよびスペアワード線ドライバＳＤＶを配置して、不良ワード線の位置とスペアワード線との位置関係に応じて、シフトスイッチＳＷでの接続設定、すなわちシフト制御信号を適切に設定すれば、スペア行の配置位置を限定することなく本発明を適用することが可能である。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
以上説明したように、本発明に従う半導体記憶装置では、ワード線およびスペアワード線の選択／非選択を制御する電圧が現われる出力ノードの充電容量を確保できる。したがって、出力ノードでの意図しない電圧変動を抑制して、ワード線マルチセレクションの危険性が低い安定的な行選択を、ワード線シフト構成においても行なうことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示したロウプリデコーダの動作を説明する概念図である。
【図３】ロウプリデコーダの構成を示す第１の回路図である。
【図４】ロウプリデコーダの構成を示す第２の回路図である。
【図５】実施の形態１に従うワード線シフト構成を説明するブロック図である。
【図６】シフト制御信号を生成するシフト制御回路の構成を示すブロック図である。
【図７】図１に示したワード線選択回路の構成を詳細に示す回路図である。
【図８】図７に示したワード線選択回路おける行選択動作を説明する動作波形図である。
【図９】実施の形態２に従うワード線選択回路の第１の構成例を詳細に示す回路図である。
【図１０】実施の形態２に従うワード線選択回路の第２の構成例を詳細に示す回路図である。
【符号の説明】
１０ 半導体記憶装置、２０ メモリセルアレイ、３０ ロウ系回路、６０ ロウプリデコーダ、７０ シフト制御回路、８０ ワード線選択回路、１３２，１３４ プリチャージスイッチ、ＤＵ（０）〜ＤＵ（６３），ＤＵ（Ｓ１），ＤＵ（Ｓ２） ドライブユニット、ＧＮＤ 接地電圧、ＭＣ 正規メモリセル、ＮＡ（０）〜ＮＡ（６３） 出力ノード、ＮＢ（０）〜ＮＢ（６３），ＮＣ（０）〜ＮＣ（６３） ノード、ＰＣＧ プリチャージ信号、ＲＡ ロウアドレス、ＲＡ（０）〜ＲＡ（５） ロウアドレスビット、ＲＤＵ（０）〜ＲＤＵ（６３） ロウデコードユニット、ＳＤＶ，ＳＤＶ１，ＳＤＶ２ スペアワード線ドライバ、ＳＭＣ スペアメモリセル、ＳＲ（０）〜ＳＲ（６３），ＳＬ（０）〜ＳＬ（６３），ＳＯ（０）〜ＳＯ（６３） シフト制御信号、ＳＷ（０）〜ＳＷ（６３）シフトスイッチ、ＳＷＬ，ＳＷＬ１，ＳＷＬ２ スペアワード線、ＴＰ（０）〜ＴＲ（６３） 制御スイッチ、ＴＳＬ（０）〜ＴＳＬ（６３），ＴＳＯ（０）〜ＴＳＯ（６３），ＴＳＲ（０）〜ＴＳＲ（６３），ＴＸｉ（０）〜ＴＸｉ（６３），ＴＸｋ（０）〜ＴＸｋ（６３） トランジスタスイッチ、Ｖｃｃ 電源電圧、ＷＤＶ（０）〜ＷＤＶ（６３） ワード線ドライバ、ＷＬ（０）〜ＷＬ（６３） ワード線、Ｘｉ（０）〜Ｘｉ（７），Ｘｋ（０）〜Ｘｋ（７） プリデコード信号。
Claims (7)
- 行列状に配置された複数のメモリセルおよび、前記複数のメモリセルに隣接する領域のそれぞれに第１および第２のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、
前記複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、
前記第１および第２のスペア行にそれぞれ対応して設けられた第１および第２のスペアワード線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が対応する前記ワード線の電圧を制御する複数のワード線ドライバと、
前記第１および第２のスペアワード線にそれぞれ対応して設けられ、各々が前記第１および第２のスペアワード線の対応する一方の電圧を制御する第１および第２のスペアワード線ドライバとを備え、
前記複数のワード線ドライバならびに前記第１および第２のスペアワード線ドライバは、前記メモリセルアレイにおける前記複数のワード線ならびに前記第１および第２のスペアワード線の配置に従って順に配列され、
前記複数のワード線ドライバならびに前記第１および第２のスペアワード線ドライバの各々は、
前記複数のワード線、前記第１および第２のスペアワード線のうちの対応する１本を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、
行選択動作前に前記出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に前記出力ノードを前記第１の電圧から切離すプリチャージスイッチとを含み、
前記複数のワード線ドライバの各々は、さらに、
前記行選択時に、行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードユニットと、
第２の内部ノードおよび前記第１の内部ノードの間に設けられ、前記行選択動作時に両者を接続するとともに、前記行選択動作前に前記両者を切離す制御スイッチと、
前記複数のワード線ドライバ、前記第１および第２のスペアワード線ドライバのうちの、前記複数のワード線ドライバならびに前記第１および第２のスペアワード線ドライバが配列される方向に沿って第１の側で自身と隣接する１つの前記出力ノードと、自身の前記第２の内部ノードとの間に接続される第１のシフトスイッチと、
自身の前記出力ノードおよび自身の前記第２の内部ノードの間に接続される第２のシフトスイッチと、
前記複数のワード線ドライバ、前記第１および第２のスペアワード線ドライバのうちの、前記第１の側と反対側の第２の側で自身に隣接する１つの前記出力ノードと、自身の前記第２の内部ノードとの間に接続される第３のシフトスイッチとを含み、
不良メモリセル行のアドレスに基づき、前記複数のワード線ドライバの各々において前記行選択時に前記第１から第３のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える、半導体記憶装置。 - 不良メモリセル行の存在時において、前記シフト制御回路は、前記不良メモリセル行に対応する不良ワード線に対応する前記ワード線ドライバ中の前記出力ノードがいずれの前記ワード線ドライバ中の前記第２の内部ノードとも切離され、かつ、前記第１および第２のスペアワード線のうちの少なくとも一方および前記不良ワード線を除く残りの前記ワード線にそれぞれ対応する前記出力ノードが、前記複数のワード線ドライバ中の前記第２の内部ノードとそれぞれ接続されるように、各前記ワード線ドライバにおける前記第１から第３のシフトスイッチのオンおよびオフを制御する、請求項１記載の半導体記憶装置。
- 前記駆動回路は、対応の前記出力ノードが前記第１の電圧であるときに前記複数のワード線、第１および第２のスペアワード線のうちの対応する１本を前記非選択状態へ駆動する一方で、対応の前記出力ノードが前記第２の電圧であるときに前記対応する１本を前記選択状態へ駆動する、請求項１記載の半導体記憶装置。
- 行列状に配置された複数のメモリセルおよび、Ｊ個（Ｊ：自然数）のスペア行を成すように配置された複数のスペアメモリセルを含むメモリセルアレイと、
前記複数のメモリセルの行にそれぞれ対応して設けられた複数のワード線と、
前記Ｊ個のスペア行にそれぞれ対応して設けられたＪ本のスペアワード線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が対応する前記ワード線の電圧を制御する複数のワード線ドライバと、
前記Ｊ本のスペアワード線にそれぞれ対応して設けられ、各々が対応する前記スペアワード線の電圧を制御するＪ個のスペアワード線ドライバとを備え、
前記複数のワード線ドライバおよび前記Ｊ個のスペアワード線ドライバは、前記メモリセルアレイにおける前記複数のワード線および前記Ｊ本のスペアワード線の配置に従って順に配列され、
前記複数のワード線ドライバおよび前記Ｊ個のスペアワード線ドライバの各々は、
対応の前記ワード線または前記スペアワード線を、出力ノードの電圧に応じて選択状態および非選択状態の一方へ駆動する駆動回路と、
行選択動作時前に前記出力ノードを第１の電圧にプリチャージするとともに、行選択動作時に前記出力ノードを前記第１の電圧から切離すプリチャージスイッチとを含み、
前記複数のワード線ドライバの各々は、さらに、
行選択結果に応じて、第１の内部ノードを第２の電圧と接続するデコードスイッチと、
前記第１の内部ノードおよび第２の内部ノードの間に設けられ、前記行選択動作時に両者を接続するとともに、前記行選択動作前に前記両者を切離す制御スイッチと、
自身の前記出力ノード、ならびに、他の前記ワード線ドライバおよび前記Ｊ個スペアワード線ドライバのうちの近傍のＪ個中の前記出力ノードと、自身の前記第２の内部ノードとの間にそれぞれ設けられ、前記行選択時において選択的に１つがオンし残りがオフされる（Ｊ＋１）個のシフトスイッチとを含み、
不良メモリセル行のアドレスに基づき、前記複数のワード線ドライバの各々において前記（Ｊ＋１）個のシフトスイッチのオンおよびオフを制御するシフト制御回路をさらに備える、半導体記憶装置。 - 前記不良メモリセル行の存在時において、前記シフト制御回路は、前記不良メモリセル行に対応する不良ワード線に対応する前記ワード線ドライバ中の前記出力ノードがいずれの前記ワード線ドライバ中の前記第２の内部ノードとも切離され、かつ、前記Ｊ本のスペアワード線のうちの少なくとも１本および前記不良ワード線を除く残りの前記ワード線にそれぞれ対応する前記出力ノードが、前記複数のワード線ドライバ中の前記第１の内部ノードとそれぞれ接続されるように、各前記ワード線ドライバにおける前記複数のシフトスイッチのオンおよびオフを制御する、請求項４記載の半導体記憶装置。
- 前記駆動回路は、対応の前記出力ノードが前記第１の電圧であるときに前記対応のワード線またはスペアワード線を前記非選択状態へ駆動する一方で、対応の前記出力ノードが前記第２の電圧であるときに前記対応のワード線またはスペアワード線を前記選択状態へ駆動する、請求項４記載の半導体記憶装置。
- 前記複数のワード線ドライバのうちの前記行選択結果に応じた１つにおいて、前記デコードスイッチは、前記第１の内部ノードと前記第２の電圧との間を接続し、その他の前記ワード線ドライバにおいて、前記デコードスイッチは、前記第１の内部ノードと前記第２の電圧との間を切離す、請求項１または４記載の半導体記憶装置。
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