KR20040013727A - 불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동장치 및 방법 - Google Patents

불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동장치 및 방법 Download PDF

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Abstract

플레이트 라인의 로드(Load)를 획기적으로 줄일 수 있는 스플릿워드라인 구조이면서, 아울러 칩 면적 역시 최소화하기 위한 구조를 갖는 불휘발성 강유전체 메모리 장치의 셀 어레이 및 그 구동장치가 개시되어 있는 바, 본 발명의 셀 어레이 구조는 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 셀어레이영역; 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 셀어레이영역의 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역 ; 및 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인이 함께 연결공유된 제 2 스플릿워드라인부을 구동하기 위하여, 상기 셀어레이영역의 상기 제 2 셀어레이블록에만 인접하여 배치된 제 2 드라이버영역을 포함하며, 상기 제 1 및 제 2 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 및 제2 셀어레이블록의 플레이트라인에 직접 연결된 것을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동 장치 및 방법{Cell array structure in nonvolatile ferroelectric memory device and scheme for operating the same}
본 발명은 반도체 메모리 장치에 대한 것으로, 특히 불휘발성 강유전체 메모리 장치의 셀 어레이 구조와, 그의 구동을 위한 장치 및 방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FeRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic Random Access Memory)정도의 데이터 처리 속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FeRAM은 DRAM과 거의 유사한 셀 구조 즉, 하나의 스위칭 소자(트랜지스터)와 하나의 커패시터로 구성되는 1T/1C 구조의 단위 셀을 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다. 이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1을 참조하면, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d상태, a상태)을 유지하고 있는 것을 알 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d상태 및 a상태를 각각 로직 '1' 및 로직 '0'으로 대응시켜 기억소자로 응용한 것이다.
첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리 장치의 셀 어레이 및 그 구동방법에 대하여 설명하면 다음과 같다.
도 2a는 종래기술에 따른 스플릿워드라인 구조를 나타낸 두개의 단위 셀 구성도이고, 도 2b는 도 2a의 단위셀을 구동하기 위한 회로적 구성을 간략화한 것이며, 도 3은 도 2b의 동작 타이밍도이다.
도 2a를 참조하면, 스플릿워드라인 구조의 단위 셀은 로우(Row) 방향으로 형성되는 제 1 스플릿워드라인 SWL1 및 제 2 스플릿워드라인 SWL2와, 제 1 및 제 2 스플릿워드라인 SWL1 및 SWL2 들을 가로지르는 방향으로 형성된 제 1 비트라인 BL1 및 제 2 비트라인 BL2와, 게이트가 제 1 스플릿워드라인 SWL1에 연결되고 드레인이 제 1 비트라인 BL1에 연결되는 제 1 트랜지스터 T1과, 제 1 트랜지스터 T1의 소스와 상기 제 2 스플릿워드라인 SWL2 사이에 연결된 제 1 강유전체 커패시터 FC1과, 게이트가 제 2 스플릿워드라인 SWL2에 연결되고 드레인이 제 2 비트라인 BL2에 연결되는 제 2 트랜지스터 T1과, 제 2 트랜지스터 T2의 소스와 제 1 스플릿워드라인 SWL1 사이에 연결된 제 2 강유전체 커패시터 FC2를 포함하여 구성된다.
이와 같은 단위 셀을 복수개 형성하여 셀 어레이부를 구성하는데, 데이터 저장단위로 보면 한 쌍의 스플릿워드라인 SWL1 및 SWL2와, 1개의 비트라인(BL1)과, 1개의 트랜지스터 T1과, 1개의 강유전체 커패시터 FC1이 단위 셀이 되지만, 구조적으로 보면 한 쌍의 스플릿워드라인 SWL1 및 SWL2와, 2개의 비트라인 BL1 및 BL1과, 2개의 트랜지스터 T1 및 T2와, 2개의 강유전체 커패시터 FC1 및 FC2가 단위 셀이 된다.
다음에 이와 같은 스플릿워드라인 구조의 단위 셀을 구동시키기 위한 회로적 구성을 좀 더 자세하게 설명하면 다음과 같다.
도 2b에 도시한 바와 같이, 제 1, 제 2 스플릿워드라인 SWL1 및 SWL2를 한 쌍으로 하는 복수개의 스플릿워드라인 쌍들이 로우(Row) 방향으로 형성되고, 상기 스플릿워드라인 쌍들을 가로지르는 컬럼(Column) 방향으로 복수개의 비트라인들 - 로우(Row) 방향으로 n개의 1T/1C 셀이 존재한다면 상기 비트라인은 n+1 개가 형성된다 - 이 형성되고, 각각의 비트라인과 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 정데이터버스라인 DL 또는 부데이터버스라인 /DL으로 전달하는 센스앰프 SA들이 형성된다.
이때, 비트라인 BL과 데이터버스라인 DL들은 컬럼선택신호 CS에 응답하여 구동하는 스위칭소자에 의해 전기적으로 스위칭 접속, 센스앰프 SA들을 센스앰프인에이블신호 SEN에 응답하여 구동하는 인에이블소자를 구비한다.
이와 같은 불휘발성 강유전체 메모리 장치의 동작을 도 3에 도시된 타이밍도를 참조하여 설명하기로 한다.
도 3의 'tO' 구간은 칩인에이블신호 /CE가 '로우(Low)'로 활성화되고 비트라인 프리차지신호 EQ가 '하이(High)'로 활성화된 상태에서 제 1 스플릿워드라인SWL1과 제 2 스플릿워드라인 SWL2가 '하이'로 활성화되기 이전의 구간이다.
이 구간에서 비트라인 BL1 및 BL2는 프리챠지(Precharge) 된다. 비트라인 프리차지 전압 레벨은 다양하게 구성할 수 있으며 NMOS 트랜지스터의 문턱전압 레벨이 통상적이다.
't1' 구간은 비트라인 프리차지신호 EQ가 '로우'로 비활성화되고 제1 및 제2 스플릿워드라인 SWL1 및 SWL2가 '하이'로 활성화시키는 구간으로써, 셀의 강유전체 커패시터의 데이터가 비트라인 BL1 및 BL2에 전달되어 비트라인의 레벨이 변화된다.
이때, 로직 '1'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿워드라인 사이에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.
반면에 로직 상태 '0'으로 저장되었던 강유전체 커패시터는 비트라인과 스플릿워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.
도 1의 히스테리시스 루프에서, 강유전체의 극성이 파괴된 경우는 'd'에서 'f'로 변경되는 경우이고, 강유전체의 극성이 파괴되지 않는 경우는 'a'에서 'f'로 변경되는 경우이다.
't2' 구간에서는 비트라인에 셀 데이터가 충분히 실린 이후, 제 1 및 제 2 스플릿워드라인 SWL1 및 SWL2가 둘 다 활성화된 상태에서 센스앰프인에이블신호 SEN를 '하이'로 천이시켜 비트라인의 레벨을 증폭하게 된다.
한편, 파괴된 셀의 로직 '1' 데이터는 제 1 스플릿워드라인 SWL1과 제 2 스플릿워드라인 SWL2가 '하이'인 상태에서 복구할 수 없으므로 다음의 't3' 구간에서 재저장(Restore)될 수 있도록 한다.
't3' 구간은 칼럼선택신호 CS가 '하이'로 활성화되는 구간으로써, 셀의 비트라인과 데이터버스라인이 서로 연결되는 구간이다. 리드 모드시에는 비트라인 데이터를 데이터 버스에 전달하거나, 라이트 모드시에는 데이터 버스를 비트라인에 전달하는 역할을 하게 된다.
또한 't3' 구간은 제 1 스플릿워드라인 SWL1은 '로우'로 천이되고 제2 스플릿워드라인(SWL2)은 '하이' 상태를 계속 유지하여 제 2 트랜지스터 T2가 온(ON) 상태가 되는 구간이다.
이때, 해당 비트라인 BL2가 '하이' 상태라면, 그에 상응하는 전압 레벨이 제 2 강유전체 커패시터 FC2의 일측 전극에 전달되고 타측 전극은 제 1 스플릿워드라인 SWL1의 '로우' 레벨이므로 해당 셀에 로직 '1' 상태가 복구된다.
't4' 구간은 비트라인 BL1 또는 비트라인 BL2의 데이터가 로직 '0'으로써, 로직 '0'을 라이트 하려고 할 때 제 1스플릿워드라인 SWL1을 '하이'로 함으로써 각각의 강유전체 커패시터에 로직 '0'을 라이트하게 된다.
한편, 비트라인 BL1과 BL2가 '하이'일 경우는 셀 데이터에 변동이 일어나지 않게 된다.
't5' 구간은 제 1 스플릿워드라인 SWL1이 '하이' 상태이고 제 2 스플릿워드라인 SWL2는 '로우' 상태로 천이되는 구간으로써, 제 1 트랜지스터 T1이 온(ON) 상태가 된다.
이때, 해당 비트라인 BL1이 '하이' 상태라면, 그에 상응하는 전압 레벨이 제1 강유전체 커패시터 FC1의 일측 전극에 전달되고 타측 전극은 제 2 스플릿워드라인 SWL2의 '로우' 레벨이므로 로직 '1' 상태가 복구된다.
't6' 구간은 다음 사이클 동작을 준비하기 위한 프리차아지(precharge) 구간이다.
불휘발성 강유전체 메모리 장치에 있어서, 스플릿워드라인 구조는 플레이트 라인의 로드(Load)를 줄일 수 있는 방식인 바, 스플릿워드라인을 적용하면서 칩 면적을 최소화하기 위한 셀 어레이와 그의 구동 장치 및 방법이 절실히 요구된다.
본 발명의 목적은 플레이트 라인의 로드(Load)를 더욱더 획기적으로 줄일 수 있는 스플릿워드라인 구조이면서, 아울러 칩 면적 역시 최소화하기 위한 구조를 갖는 불휘발성 강유전체 메모리 장치의 셀 어레이를 제공하는데 있다.
본 발명의 다른 목적은 상기한 본 발명의 셀 어레이를 구동하기 위한 장치 및 방법를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 본 발명의 셀 어레이를 구동하기 위한 스플릿워드라인 드라이버를 구성함에 있어 셀프-부스트(Self-Boost) 효율을 높여 동작 전압을 낮출 수 있는 구동장치를 제공하는데 있다.
도 1은 일반적인 불휘발성 강유전체 메모리 장치의 히스테리시스 특성도.
도 2a는 종래기술에 따른 스플릿워드라인(SWL) 구조의 단위 셀 구성도.
도 2b는 도 2a의 단위셀을 구동하기 위한 회로 구성도.
도 3은 도 2b 회로의 동작 타이밍도.
도 4는 본 발명의 일실시예에 따른 불휘발성 강유전체 메모리 장치의 개략적인 블록 구성도.
도 5는 서로 인접한 2개의 셀어레이블록의 각 셀의 구성과 그에 연결된 SWL 및 SWL 드라이버의 관계를 도시한 도면.
도 6은 서로 인접한 4개의 셀어레이블록의 각 셀의 구성과 그에 연결된 SWL 및 SWL 드라이버의 관계를 도시한 도면.
도 7은 SWL드라이버를 포함하는 구동장치의 블록 구성도.
도 8은 본 발명에 따른 어드레스패스변경조정부의 일예를 보여주는 상세 회로도.
도 9는 본 발명에 따른 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부의 일예를 보여주는 회로도.
도 10는 본 발명의 SWL드라이버를 도시한 상세 회로도.
도 11은 본 발명에 의한 SWL드라이버의 동작을 설명하기 위한 타이밍도.
도 12은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이 구조를 도시한 개략적인 블록 구성도.
도 13은 서로 인접한 두개의 셀어레이블록과 그에 연결된 스플릿워드라인 및 서브드라이버(SDR)의 관계를 도시한 도면.
도 14는 서로 인접한 두개의 셀어레이블록과 그에 연결된 스플릿워드라인 및 서브드라이버(SDR)의 관계를 도시한 도면.
도 15는 서브드라이버(SDR)의 상세 회로도를 관련된 메모리 셀들과 함께 도시한 도면.
도 16는 서브드라이버(SDR)를 포함하는 본 발명의 다른 실시예에서의 SWL드라이버 구성을 나타내는 회로도.
도 17은 도 14의 동작을 설명하기 위한 타이밍도.
도 18은 서브드라이버(SDR) 및 그와 접속된 일련의 구성을 도시한 도면.
도 19는 도 16의 타이밍도.
도 20은 본 발명의 셀어레이블록을 구성하는 계층적 비트라인(Hierarchy BL) 셀 어레이 구조를 도시한 구성도.
도 21은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작 타이밍도.
도 22는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작 타이밍도.
상기 목적을 달성하기 위한 본 발명의 제 1 특징적인 셀 어레이 구조는, 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 셀어레이영역; 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 셀어레이영역의 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역 ; 및 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인이 함께 연결공유된 제 2 스플릿워드라인부을 구동하기 위하여, 상기 셀어레이영역의 상기 제 2 셀어레이블록에만 인접하여 배치된 제 2 드라이버영역을 포함하며, 상기 제 1 및 제 2 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 및 제2 셀어레이블록의 플레이트라인에 직접 연결된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 1 특징적인 셀 어레이 구조는, 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 제 1 셀어레이영역; 서로 독립적으로 동작하며 서로 인접하여 배치된 제 3 및 제 4 셀어레이블록으로 구성되는 제 2 셀어레이영역; 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역; 상기 제 2 및 제3 셀어레이블록의 각 플레이트라인과 상기 제 1 및 제 4 셀어레이블록의 각 워드라인이 함께 연결 공유된 제 2 스플릿워드라인부를구동하기 위하여, 상기 제 1 및 제 2 셀어레이영역 사이에서 상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치된 제 2 드라이브영역; 및 상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인이 함께 연결 공유된 제 3 스플릿워드라인부를 구동하기 위하여, 상기 제 4 셀어레이블록에만 인접하여 배치된 제 3 드라이버영역을 포함하며, 상기 제 1 내지 제 4 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 내지 제4 셀어레이블록의 플레이트라인에 직접 연결된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 구동장치는, 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비한 불휘발성 강유전체 메모리 장치의 구동장치에 있어서, 복수개의 로우 어드레스 프리디코더 입력신호를 디코딩하여 복수개의 스플릿워드라인에 대응되는 복수개의 로우 어드레스 프리디코더 출력신호를 생성하여 출력하되, 제어신호에 응답하여 상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록의 활성화 여부에 따라 상기 로우 어드레스 프리디코더 입력신호의 순서를 달리하여 로우 어드레스 프리디코더 출력신호를 생성하는 어드레스패스변경조정부; 상기 어드레스패스변경조정부의 출력신호인 로우 어드레스 프리디코더 출력신호와, 워드라인제어신호 및 플레이트라인제어신호를 입력받아 복수개의 스플릿워드라인 구동신호를 생성하여 출력하되, 상기 제어신호에 응답하여 상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록의 활성화 여부에 따라 상기 스플릿워드라인의 워드라인 또는 플레이트라인 역할이 변경된 상기 스플릿워드라인 구동신호를 생성하는 워드라인/플레이트라인 제어신호패스 변경조정부; 및 상기 워드라인/플레이트라인 제어신호패스 변경조정부의 출력신호에 응답하여 스플릿 워라인을 구동하는 복수의 스플릿워드라인드라이버부을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버는, 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고, 상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버에 있어서, 스플릿워드라인에 접속된 출력단; 복수개의 로우 어드레스 신호를 입력받아 스플릿워드라인을 활성화시키는 디코딩부; 상기 스플릿워드라인의 비활성화시 상기 출력단을 풀다운 구동하는 풀다운 트랜지스터; 상기 디코딩부의 출력노드(N3)의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터의 게이트를 제어하는 풀다운제어부; 제1노드(N1)의 전압 레벨에 응답하여 스플릿워드라인을 승압전압(VPP) 레벨의 구동신호로 풀업 구동하는 풀업 트랜지스터; 및 상기 디코딩부의 출력노드(N3)와 제1노드(N1) 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호(WLCON)를 인가받는 NMOS 트랜지스터를 포함하며, 상기 워드라인제어신호는 상기 스플릿워드라인이 활성화기전에 전원전압(VCC) 레벨을 유지하다가 상기 스플릿워드라인이 활성화되기 직전에 승압전압(VPP) 레벨의 첫 번째 '하이' 펄스를 가지며, 이후에 상기 서브비트라인이 승압전압으로 풀-업되기 직전에 승압전압 레벨의 두 번째 '하이' 펄스를 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 제 3 특징적인 본 발명의 셀 어레이 구조는, 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 셀어레이영역; 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 셀어레이영역의 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역 ; 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인이 함께 연결공유된 제 2 스플릿워드라인부을 구동하기 위하여, 상기 셀어레이영역의 상기 제 2 셀어레이블록에만 인접하여 배치된 제 2 드라이버영역; 및 상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록 사이에 배치되어, 상기 제 1 스플릿워드라인부에서 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 2 스플릿워드라인부에서 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 서브드라이브영역을 포함하며, 상기 제 1 및 제 2 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 및 제2 셀어레이블록의 플레이트라인에 직접 연결된 것을 특징으로 한다.
상기 목적을 달성하기 위한 제 4 특징적인 본 발명의 셀 어레이 구조는, 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 제 1 셀어레이영역; 서로 독립적으로 동작하며 서로 인접하여 배치된 제 3및 제 4 셀어레이블록으로 구성되는 제 2 셀어레이영역; 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역; 상기 제 2 및 제3 셀어레이블록의 각 플레이트라인과 상기 제 1 및 제 4 셀어레이블록의 각 워드라인이 함께 연결 공유된 제 2 스플릿워드라인부를 구동하기 위하여, 상기 제 1 및 제 2 셀어레이영역 사이에서 상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치된 제 2 드라이브영역; 상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인이 함께 연결 공유된 제 3 스플릿워드라인부를 구동하기 위하여, 상기 제 4 셀어레이블록에만 인접하여 배치된 제 3 드라이버영역; 상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록 사이에 배치되어, 상기 제 1 스플릿워드라인부에서 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 2 스플릿워드라인에서 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 제 1 서브드라이브영역; 및 상기 제 3 셀어레이블록과 상기 제 4 셀어레이블록 사이에 배치되어, 상기 제 2 스플릿워드라인부에서 상기 제 3 셀어레이블록의 플레이트라인과 상기 제 4 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 3 스플릿워드라인부에서 상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 제 2 서브드라이브영역을 포함하며, 상기 제 1 내지 제 4 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 내지 제4 셀어레이블록의 플레이트라인에 직접 연결된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스플릿워드라인 드라이버는, 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고, 상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에서의 스플릿워드라인 드라이버에 있어서, 상기 스플릿워드라인의 상기 제 1 셀어레이블록의 플레이트라인에 접속된 출력단; 복수개의 로우 어드레스 신호를 입력받아 상기 제 1 셀어레이블록의 플레이트라인을 활성화시키는 디코딩부; 상기 제 1 셀어레이블록의 플레이트라인의 비활성화시 상기 출력단을 풀다운 구동하는 풀다운 트랜지스터; 상기 디코딩부의 출력노드의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터의 게이트를 제어하는 풀다운제어부; 제1노드(N21)의 전압 레벨에 응답하여 상기 제 1 셀어레이블록의 플레이트라인을 승압전압(VPP) 레벨의 구동신호로 풀업 구동하는 풀업 트랜지스터; 및 상기 디코딩부의 출력노드와 제1노드(N21) 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호(WLCON2)를 인가받는 NMOS 트랜지스터를 포함하며, 상기 워드라인제어신호는 상기 제 1 셀어레이블록의 플레이트라인이 활성화기전에 전원전압(VCC) 레벨을 유지하다가 상기 제 1 셀어레이블록의 플레이트라인이 활성화되기 직전에 승압전압(VPP) 레벨의 하이' 펄스를 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 서브드라이버는, 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고, 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 서브드라이버에 의해 스위칭 연결되어 스플릿워드라인에 의해 함께 공유되며, 상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에서의 서브드라이버에 있어서, 상기 플레이트라인과 상기 워드라인 사이를 스위칭접속하는 스위칭 트랜지스터; 및 상기 스위칭 트랜지스터의 게이트단(SN)의 신호 레벨을 제어하여 셀 오퍼레이션시 상기 플레이트라인을 플로팅시키기 위한 제어 트랜지스터을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이 구조를 도시한 개략적인 블록 구성도이다.
도 4를 참조하면, 서로 독립적으로 동작하는 셀어레이블록 10a와 셀어레이블록 12a로 구성되는 셀어레이영역 20이 서로 인접하여 배치되어 있고, 서로 독립적으로 동작하는 셀어레이블록 12b과 셀어레이블록 10b로 구성되는 셀어레이영역 30이 서로 인접하여 배치되어 있다.
셀어레이블록 10a의 플레이트라인 15a와 셀어레이블록 12a의 워드라인 15b이 함께 연결 공유된 스플릿워드라인 15를 구동하기 위한 드라이버영역 14a이 셀어레이블록 10a와 인접하여 배치되어 있다.
셀어레이블록 12a의 플레이트라인 18a과 셀어레이블록 10a의 워드라인 18b이 함께 연결 공유된 스플릿워드라인 18, 및 셀어레이블록 12b의 플레이트라인17a 및 셀어레이블록 10b의 워드라인 17b가 함께 연결 공유된 스플릿워드라인 17을 구동하기 위한 드라이브영역 14을 구비하는 바, 드라이브영역 14는 셀어레이영역 20 및 셀어레이영역 30 사이에서 셀어레이블록 12a 및 셀어레이블록 12b와 인접하여 배치되어 있다.
셀어레이블록 10b의 플레이트라인19a와 셀어레이블록 12b의 워드라인 19b가 함께 연결 공유된 스플릿워드라인 19을 구동하기 위한 드라이버영역 14b가 셀어레이블록 10b와 인접하여 배치되어 있다.
이와 같이 본 발명의 일실시예에 따른 셀 어레이 구조는 4개의 셀어레이블록 10a, 12a, 10b 및 12b와, 3개의 스플릿워드라인 드라이버(이하 'SWL드라이버'라 함) 14a, 16 및 14b가 하나의 기본 블록을 구성하고 있고, 이러한 기본 블록이 복수개 구비되어 전체 셀 어레이를 구성하게 된다.
기본 블록에서, SWL드라이버 16을 기준으로 좌, 우 대칭적으로 셀어레이블록들이 배치되는 바, SWL드라이버 16의 좌측에 셀어레이블록 10a,12a가 위치하고 우측에 셀어레이블록 12b,10b가 위치한다. 그리고 최좌측에 SWL 드라이버 14a가 위치하고 최우측에 SWL드라이버 14b가 위치한다.
종래기술에서 설명한 바와 같이 하나의 메모리 셀에 2개의 스플릿워드라인이 접속되어 그 중 하나는 셀의 스위칭 트랜지스터 게이트에 접속되어 워드라인(WL) 역할을 하는 것이고, 다른 하나는 커패시터의 플레이트에 연결되어 플레이트라인(PL) 역할을 하는 것이다.
SWL드라이버 16은 자신과 최인접한 좌, 우측의 셀어레이블록 12a 및 12b 내의 각 셀들의 강유전체 커패시터의 플레이트를 구동한다. 그리고 SWL드라이버 16은 셀어레이블록 10a 및 10b 내의 각 셀들의 스위칭 트랜지스터 게이트(워드라인)를 구동한다.
SWL드라이버 14a는 셀어레이블록 10a의 커패시터의 플레이트를 구동하고, 셀어레이블록 12a의 트랜지스터의 게이트를 구동한다.
SWL드라이버 14b는 셀어레이블록 10b의 커패시터의 플레이트를 구동하고, 셀어레이블록 12b의 트랜지스터의 게이트를 구동한다.
즉, 모든 SWL드라이버 14a, 14b 및 16은 좌측 또는 우측에 최인접한 셀어레이블록을 구동할 때 그 블록의 셀의 커패시터 플레이트를 구동하고, 다음 인접한 셀어레이블록을 구동할 때는 그 블록 내의 셀의 트랜지스터 게이트를 구동하게 된다.
도 4에서 셀어레이블록 10a 및 12a가 SWL드라이버 14a와 SWL드라이버 16에 의해 구동될 때, 셀어레이블록 10a가 동작하는 동안에는 셀어레이블록 12a는 동작을 하지 않도록 구성된다. 반면에 셀어레이블록 12a가 동작하는 동안에는 셀어레이블록 10a는 동작을 하지 않도록 구성된다. 즉 서로 독립적으로 동작한다.
도 4에 도시되지는 않았지만 도4의 기본 블록과 좌측 또는 우측으로 인접하게 되는 또 다른 기본 블록은 좌측 또는 우측의 SWL 드라이버 14a 또는 14b를 공유하게 된다.
도 5는 서로 인접한 두개의 셀어레이블록의 각 셀의 구성과 그에 연결된 스플릿워드라인 및 SWL드라이버의 관계를 도시하고 있다.
도 5를 참조하면, 제 1 셀어레이블록은 도 4의 셀어레이블록 10a에 상응하고, 도 5의 제 2 셀어레이블록은 도 4의 셀어레이블록 12a에 상응한다.
제 1 및 제 2 셀어레이블록은 각 한 컬럼(Column)의 메모리 셀들만을 도시하고 있으나 복수개의 컬럼이 구비된다. 즉, 제 1 및 제 2 셀어레이블록은 각기 복수개의 비트라인 BL_L 및 BL_R을 구비한다.
그리고, 제 1 및 제 2 셀어레이블록은 복수개의 로우(Row)의 메모리 셀들을 구비하는 바, 4개의 스플릿워드라인에 연결된 2개 로우(Row)의 메모리 셀들이 기본 구조를 이루어 이들 기본 구조가 반복되게 된다.
제 1 셀어레이블록에서, 제 1 스플릿워드라인 SWL1은 첫 번째 로우(Row)에 상응하는 메모리 셀 MC1_L의 게이트 라인으로 사용되고, 제 2 스플릿워드라인 SWL2는 첫 번째 로우(Row)에 상응하는 메모리 셀 MC1_L의 플레이트 라인으로 사용되며, 제 3 스플릿워드라인 SWL3은 두 번째 로우(row)에 상응하는 메모리 셀 MC2_L의 게이트 라인으로 사용되고, 제 4 스플릿워드라인 SWL4는 두 번째 로우(row)에 상응하는 메모리 셀 MC2_L의 플레이트라인으로 사용된다.
또한, 제2 셀어레이블록에서, 제 1 스플릿워드라인 SWL1은 두 번째 로우(row)에 상응하는 메모리 셀 MC2_R의 플레이트라인으로 사용되고, 제 2 스플릿워드라인 SWL2는 첫 번째 로우(row)에 상응하는 메모리 셀 MC1_R의 게이트라인으로 사용되며, 제 3 스플릿워드라인 SWL3은 첫 번째 로우(row)에 상응하는 메모리 셀 MC1_R의 플레이트 라인으로 사용되고, 제 4 스플릿워드라인 SWL4는 두 번째 로우(row)에 상응하는 메모리 셀 MC2_R의 게이트라인으로 사용된다.
구체적으로, 제 1 셀어레이블록에서 첫 번째 로우(row)의 메모리 셀 MC1_L은 제 1 스플릿워드라인 SWL1에 게이트가 연결되고 비트라인 BL_L에 소스가 연결되는 트랜지스터 T1_L과, 상기 트랜지스터 T1_L의 드레인에 일측 단자가 연결되고 제 2 스플릿워드라인 SWL2에 타측 단자가 연결되는 강유전체 커패시터 FC1_L로 구성된다.
제 1 셀어레이블록에서 두 번째 로우(row) 메모리 셀 MC2_L은 제 3 스플릿워드라인 SWL3에 게이트가 연결되고 비트라인 BL_L에 소스가 연결되는 트랜지스터 T2_L과, 상기 트랜지스터 T2_L의 드레인에 일측 단자가 연결되고 제 4 스플릿워드라인 SWL4에 타측 단자가 연결되는 강유전체 커패시터 FC2_L로 구성된다.
또한, 제2 셀어레이블록에서 첫 번째 로우(row)의 메모리 셀 MC1_R은 제 2 스플릿워드라인 SWL2에 게이트가 연결되고 비트라인 BL_R에 소스가 연결되는 트랜지스터 T1_R과, 상기 트랜지스터 T1_R의 드레인에 일측 단자가 연결되고 제 3 스플릿워드라인 SWL3에 타측 단자가 연결되는 강유전체 커패시터 FC1_R로 구성된다.
그리고 제2 셀어레이블록의 두 번째 로우(row)의 메모리 셀 MC2_R은 제 4 스플릿워드라인 SWL4에 게이트가 연결되고 비트라인 BL_R에 소스가 연결되는 트랜지스터 T2_R과, 상기 트랜지스터 T2_R의 드레인에 일측 단자가 연결되고 제1 스플릿워드라인 SWL1에 타측 단자가 연결되는 강유전체 커패시터 FC2_R로 구성된다.
따라서, 상기 제 1 스플릿워드라인 SWL1과 제 3 스플릿워드라인 SWL3이 상기 제 2 스플릿워드라인 SWL2를 사이에 두고 제 1 셀어레이블록과 제2 셀어레이블록 사이에서 크로스 되도록 구성된다.
도 5를 참조하여 각 스플릿워드라인을 구동하기 위한 SWL드라이버에 대해 살펴본다.
SWL드라이버 SWLD_R1는 제 2 셀어레이블록의 메모리 셀 MC2_R에 인접하여 형성되어 제1 스플릿워드라인 SWL1을 구동한다.
SWL드라이버 SWLD_L0는 제 1 셀어레이블록의 메모리 셀 MC1_L에 인접하여 형성되어 제2 스플릿워드라인 SWL2을 구동한다.
SWL드라이버 SWLD_R0는 제 2 셀어레이블록의 메모리 셀 MC1_R 에 인접하여 형성되어 제 2 스플릿워드라인 SWL2을 구동한다.
SWL드라이버 SWLD_L1 는 제 1 셀어레이블록의 메모리 셀 MC2_L에 인접하여 형성되어 제 4 스플릿워드라인 SWL4을 구동한다.
각 SWL드라이버는 로우 어드레스 신호(Row Address signal)와, 워드라인 제어신호 WLC 및 플레이트라인 제어신호 PLC에 응답하여 각 스플릿워드라인을 구동하게 된다.
도 6은 서로 인접한 4개의 셀어레이블록의 각 셀의 구성과 그에 연결된 SWL 및 SWL 드라이버의 관계를 도시한 도면이다.
도 7은 SWL드라이버를 포함하는 스플릿워드라인 구동장치를 도시한 것이다.
도 7을 참조하면, 본 발명에 따른 스플릿워드라인 구동장치는, 어드레스패스변경조정부 610과, 워드라인/플레이트라인(WL/PL) 제어신호 패스 변경조정부 620, 레벨쉬프터부 640 및 SWL드라이버부 630으로 구성된다.
어드레스패스변경조정부 610은 로우 어드레스 프리디코더 입력신호 PDEC_0 및 PDEC_1을 디코딩하여 제 1 내지 제 4 스플릿워드라인 SWL1, SWL2, SWL3, SWL4에 대응되는 로우 어드레스 프리디코더 출력신호 PDEC_L0, PDEC_R1, PDEC_R0 및 PDEC_L1을 출력한다.
이때 제 1 셀어레이블록이 활성화될지 또는 제 2 셀어레이블록이 활성화될지에 따라 - 앞서 언급하였지만 제 1 셀어레이블록과 제 2 셀어레이블록은 서로 독립적으로 동작한다 - 로우 어드레스 프리디코더 입력신호 PDEC_0 및 PDEC_1의 순서를 달리하여 로우 어드레스 프리디코더 출력신호 PDEC_L0, PDEC_R1, PDEC_R0 및 PDEC_L1를 생성하여야 한다.
이것은, 도 5에 도시된 바와 같이 제 2 및 제 4 스플릿워드라인 SWL2 및 SWL4는 제 1 셀어레이블록 및 제 2 셀어레이블록에서 각각 동일한 '로우'(Row)에 해당되어, 제 1 및 제2 셀어레이블록이 동일한 로우 어드레스를 입력받지만, 제 1 및 제 3 스플릿워드라인 SWL1 및 SWL3은 각기 제 1 셀어레이블록과 제 2 셀어레이블록 사이에서 서로 다른 로우(row)에 크로스 연결되어 있기 때문에 제 1 셀어레이블록과 제 2 셀어레이블록중 어느 블록이 활성화되느냐에 따라 로우 어드레스 프리디코더 입력신호를 달리 결정해주어야 할 필요가 있기 때문이다.
즉, 제 1 스플릿워드라인 SWL1은 제1 셀어레이블록에서는 첫 번째 로우(row)의 워드라인에 해당하고 제2 셀어레이블록에서는 두 번째 로우(row)의 플레이트라인에 해당하는데, 제1 셀어레이블록이 활성화되었을 때는 제1 스플릿워드라인 SWL1을 구동하는 SWL드라이버 SWLD_R1이 첫 번째 로우에 해당하는 메모리 셀의 워드라인을 구동하여야 하기 때문이다. 마찬가지로, 제 3 스플릿워드라인 SWL3은 제 1 셀어레이블록에서는 두 번째 로우(row)의 워드라인에 해당하고 제 2 셀어레이블록에서는 첫 번째 로우(row)의 플레이트라인에 해당하는데, 제 1 셀어레이블록이 활성화되었을 때는 제 3 스플릿워드라인 SWL3을 구동하는 SWL드라이버 SWLD_R0이 두 번째 로우에 해당하는 메모리 셀의 워드라인을 구동하여야 하기 때문이다.
따라서, 제 1 셀어레이블록과 제 2 셀어레이블록중에서 어느 블록이 활성화되느냐에 따라 논리 레벨이 결정되어지는 제어신호 L-EN에 응답하여 어드레스패스변경조정부 610 내에서 로우 어드레스 프리디코더의 입력신호의 신호 패스(path)는 결정된다.
워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부 620은 로우 어드레스 프리디코더 출력신호 PDEC_L0, PDEC_R1, PDEC_R0 및 PDEC_L1과 워드라인제어신호 WLC 및 플레이트라인제어신호 PLC를 입력받아 SWL드라이버의 구동신호 DEC_L0, DEC_L1, DEC_R0 및 DEC_R1을 생성한다.
이때 제 1 셀어레이블록이 활성화중인지 또는 제 2 셀어레이블록이 활성화중인지에 따라 각 SWL드라이버가 워드라인용인지 또는 플레이트라인용인지를 결정되어야 한다. 이를 위하여 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부 620은 제어신호 L-EN에 응답하여 동작이 제어된다.
즉, 도 5에서, 제1 셀어레이블록이 활성화될 때 SWL드라이버 SWLD_L0 및 SWLD_L1은 메모리 셀 MC1_L 및 MC2_l의 플레이트라인을 구동하여야 하고, SWL드라이버 SWLD_R0 및 SWLD_R1은 메모리 셀 MC1_L, MC2_L의 워드라인을 구동하여야 한다. 그리고, 제 2 셀어레이블록이 활성화될 때 SWL드라이버 SWLD_L0 및 SWLD_L1은 메모리 셀 MC1_R 및 MC2_R의 워드라인을 구동하여야 하고, SWL드라이버 SWLD_R0 및 SWLD_R1은 메모리 셀 MC1_R 및 MC2_R의 플레이트라인을 구동하여야 한다.
따라서, 어느 셀어레이블록이 활성화 되느냐에 따라 각 SWL드라이버의 역할이 변경되어야 하기 때문에 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부 620은 제어신호 L-EN에 응답하여 동작이 제어된다.
레벨쉬프터부 640은 SWL드라이버의 구동신호 DEC_L0, DEC_L1, DEC_R0 및 DEC_R1을 승압전압 VPP 레벨로 쉬프트하여 구동신호 DEC1, DEC2, DEC3 및 DEC4로서 스플릿워드라인 드라이버부(630)로 출력한다.
도 8은 본 발명에 따른 어드레스패스변경조정부의 일예를 보여주는 상세 회로도이다.
도 8을 참조하면, 어드레스패스변경조정부 610은 제어신호 L_EN에 응답하여 입력되는 로우 어드레스 프리디코더 입력신호 PDEC_0 및 PDEC_2를 스위칭 전달하는스위칭부 612와, 로우 어드레스 프리디코더 입력신호 PDEC_0, PDEC2 및 상기 스위칭부 612의 출력들을 버퍼링하여 로우 어드레스 프리디코더 출력신호 PDEC_L0, PDEC_R1, PDEC_R0 및 PDEC_L1을 출력하는 버퍼링부 614로 구성된다.
더 구체적으로, 어드레스패스변경조정부 610은 제어신호 L-EN를 반전시켜 출력하는 인버터 INV1과, 로우 어드레스 프리디코더 입력신호 PDEC_0을 입력받고 제어신호 L-EN에 응답하여 스위칭 동작하는 제 1 스위칭소자 SW1과, 로우 어드레스 프리디코더 입력신호 PDEC_0을 입력받고 상기 인버터 INV1의 출력에 제어받아 스위칭 동작하는 제 2 스위칭소자 SW2와, 로우 어드레스 프리디코더 입력신호 PDEC_1을 입력받고 상기 인버터 INV1의 출력에 제어받아 스위칭 동작하는 제 3 스위칭소자 SW3과, 로우 어드레스 프리디코더 입력신호 PDEC_1을 입력받고 제어신호 L-EN에 응답하여 스위칭 동작하는 제 4 스위칭소자 SW4와, 로우 어드레스 프리디코더 입력신호 PDEC_0을 버퍼링하여 로우 어드레스 프리디코더 출력신호 PDEC_L0을 출력하는 제 1버퍼 BUF1과, 제 1 스위칭소자 SW1 또는 제 3 스위칭소자 SW3의 출력을 입력받아 버퍼링하여 로우 어드레스 프리디코더 출력신호 PDEC_R1을 출력하는 제 2 버퍼 BUF2와, 제 2 스위칭소자 SW2 또는 제 4 스위칭소자 SW4의 출력을 입력받아 버퍼링하여 로우 어드레스 프리디코더 출력신호 PDEC_R0을 출력하는 제 3 버퍼 BUF3과, 로우 어드레스 프리디코더 입력신호 PDEC_1을 버퍼링하여 로우 어드레스 프리디코더 출력신호 PDEC_L1을 출력하는 제 4 버퍼 BUF4로 실시 구성되어 있다.
제어신호 L_EN은 도 5의 제 1 셀어레이블록이 동작할 때 활성화(일예로 '하이')되는 신호이다.
따라서, 제 1 셀어레이블록이 동작할 때(즉, 제어신호 L_EN이 활성화될 때), 로우 어드레스 프리디코더 입력신호 PDEC_0 및 PDEC2는 순서 변동없이 로우 어드레스 프리디코더 출력신호 PDEC_L0 및 PDEC_L1로서 생성된다. 그리고 로우 어드레스 프리디코더 입력신호 PDEC_0이 로우 어드레스 프리디코더 출력신호 PDEC_R1로, 로우 어드레스 프리디코더 입력신호 PDEC_1이 로우 어드레스 프리디코더 출력신호 PDEC_R0)로서 생성된다.
도 9는 본 발명에 따른 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부의 일예를 보여주는 회로도이다.
도 9를 참조하면, 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부 620은 제어신호 L_EN에 응답하여 입력되는 워드라인제어신호 WLC 및 플레이트라인제어신호 PLC를 스위칭 전달하는 스위칭부 622와, 로우 어드레스 프리디코더 출력신호 PDEC_L0, PDEC_R1, PDEC_R0 및 PDEC_L1과 상기 스위칭부 622의 출력신호에 응답하여 SWL드라이버의 구동신호 DEC_L0, DEC_L1, DEC_R0 및 DEC_R1을 출력하는 출력부 624로 구성된다.
더 구체적으로, 워드라인/플레이트라인(WL/PL) 제어신호패스 변경조정부 620은 제어신호 L-EN를 반전시켜 출력하는 인버터 INV2와, 플레이트라인제어신호 PLC를 입력받고 제어신호 L-EN에 응답하여 스위칭 동작하는 스위칭소자 SW61과, 플레이트라인제어신호 PLC를 입력받고 상기 인버터 INV2의 출력에 응답하여 스위칭 동작하는 스위칭소자 SW62와, 워드라인제어신호 WLC를 입력받고 상기 인버터 INV2의 출력에 응답하여 스위칭 동작하는 스위칭소자 SW63과, 워드라인제어신호 WLC를 입력받고 제어신호 L-EN에 응답하여 스위칭 동작하는 스위칭소자 SW64와, 스위칭소자 SW61 또는 스위칭소자 SW63의 출력을 입력받고 로우 어드레스 프리디코더 출력신호 PDEC_L0을 입력받고 SWL드라이버의 구동신호 DEC_L0을 출력하는 AND게이트 AND1과, 스위칭소자 SW61 또는 스위칭소자 SW63의 출력을 입력받고 로우 어드레스 출력신호 PDEC_L1을 입력받고 SWL드라이버의 구동신호 DEC_L1을 출력하는 AND게이트 AND2와, 스위칭소자 SW62 또는 스위칭소자 SW64의 출력을 입력받고 로우 어드레스 프리디코더 출력신호 PDEC_R0을 입력받고 SWL드라이버의 구동신호 DEC_R0을 출력하는 AND게이트 AND3과, 스위칭소자 SW62 또는 스위칭소자 SW64의 출력을 입력받고 로우 어드레스 프리디코더 출력신호 PDEC_R1을 입력받고 SWL드라이버의 구동신호 DEC_R1을 출력하는 AND게이트 AND4로 실시 구성되어 있다.
제어신호 L_EN은 도 5의 제 1 셀어레이블록이 동작할 때 활성화(일예로 '하이')되는 신호이므로, 제어신호 L_EN이 활성화될 때 구동신호 DEC_L0 및 DEC_L1은 메모리 셀 MC1_L 및 MC2_L의 플레이트라인을 구동하는 신호가 되며, 구동신호 DEC_R0 및 DEC_R1은 메모리 셀 MC1_L 및 MC2_L의 워드라인을 구동하는 신호가 된다.
반면에, 제어신호 L_EN이 비활성화될 때(제 2 셀어레이블록이 동작할 때)에는, 구동신호 DEC_L0 및 DEC_L1은 메모리 셀 MC1_R 및 MC2_R의 워드라인을 구동하는 신호가 되며, 구동신호 DEC_R0 및 DEC_R1은 메모리 셀 MC1_R 및 MC2_R의 플레이트라인을 구동하는 신호가 된다.
도 10는 본 발명의 SWL드라이버를 도시한 상세 회로도이다.
도 10를 참조하면, 본 발명의 SWL드라이버(즉 스플릿워드라인 부스트 장치)는 스플릿워드라인 SWL에 접속된 출력단(N2)과, 복수개의 로우 어드레스 신호 X1, X2 및 X3을 입력받아 스플릿워드라인을 활성화시키는 디코딩부 910과, 스플릿워드라인 SWL의 비활성화시 상기 출력단 N2를 접지전압 VSS 레벨로 풀다운 구동하는 NMOS 트랜지스터의 풀다운 트랜지스터 NM3과, 디코딩부 910의 출력노드 N3의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터 NM3의 게이트를 제어하는 NAND게이트의 풀다운제어부 913과, 노드 N1의 전압 레벨에 응답하여 스플릿워드라인 SWL을 VPP 레벨의 구동신호 DECi - 앞서 언급한 신호 DEC1, DEC2, DEC3 및 DEC4을 일컫는다 ?? 로 분업 구동하는 NMOS트랜지스터의 분업 트랜지스터 NM2와, 노드 N3과 노드 N1 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호 WLCON를 인가받는 NMOS 트랜지스터 NM1을 포함한다.
디코딩부 910은 복수개의 로우 어드레스 신호 X1, X2 및 X3을 입력으로 받아 논리 연산하여 출력하는 NAND 게이트 911과, 상기 NAND 게이트 911의 출력신호를 반전시켜 출력하는 인버터 912로 실시 구성되어 있다.
상기와 같이 구성된 본 발명에 의한 워드 라인 드라이버의 동작(부스트 동작)을 설명한다.
도 11은 본 발명에 의한 SWL드라이버의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 해당 스플릿워드라인 SWL의 비활성화시에는 풀다운제어신호가 '로우'로 인가되어 NMOS 트랜지스터 NM3이 온(ON) 됨으로써 스플릿워드라인 SWL은 접지전압 'VSS' 레벨을 갖는다 (T0 구간).
이어 해당 스플릿워드라인이 활성화시 풀다운제어신호가 '하이'로 인가되고, 로우어드레스신호 X1, X2 및 X3에 의해 인버터 912의 출력노드 역시 '하이'가 되어, NMOS 트랜지스터 NM3이 오프(OFF) 된다.
이후, 구동신호 DEC가 'VPP" 레벨로 활성화되어 스플릿워드라인이 SWL이 VPP 레벨로 활성화되기 직전에 워드라인제어신호 WLCON을 승압전압 'VPP'으로 인가한다. 그러면 노드 N1은 전원전압 'VCC'로 상승한다 (T1 구간).
이어서 노드 N1이 'VCC'로 충분히 공급된 후 워드라인 제어신호 WLCON를 다시 'VCC' 레벨로 하강시켜 셀프 부스트(self boost)에 의해 노드 N1의 전압 손실을 방지한다.
즉, 노드 N1이 VCC 레벨이 된 상태에서 구동신호 DEC가 "로우"에서 'VPP' 레벨로 상승되어 입력되면 노드 N1의 전압은 'VCC'에서 'VCC+VPP'의 전압으로 상승하게 되어 구동신호 DEC의 'VPP' 전압이 손실 없이 스플릿워드라인 SWL에 전달되게 된다 (T2 구간).
한편, 서브비트라인 풀업 라인 SBPU가 활성화되기 직전에 워드라인 제어신호 WLCON를 다시 'VPP'로 인가하면 노드 N1은 다시 'VCC'레벨로 하강한다 (T3 구간).
그러면 스플릿워드라인 SWL은 플로팅(Floating) 상태가 되어 셀 오퍼레이션(Operation)에서 셀프 부스트(self boost)가 효율적으로 일어나게 된다 (T4 구간). 다시 말해서, 스플릿워드라인 SWL은 VPP 레벨에서 VPP보다 높은 전압레벨로 다시 한번 승압된다.
'T5' 구간까지 스플릿워드라인 SWL이 플로팅되어 셀 오퍼레이션이 이루어진다음, 이후에는 다시 프리차지 모드로 들어가게 된다.
도 11에서의 신호라인 SBL은 계층적 비트라인 구조에서의 서브비트라인을 나타내고, SBPU은 계층적 비트라인 구조에서의 서브비트라인 풀-업 라인으로서 이후(도 20을 통해)에 설명될 것이다.
상술한 본 발명의 스플릿워드라인 드라이버와 그 구동 방법은 셀프-부스트(Self-Boost) 효율을 높여 동작 전압을 낮출 수 있는 효과를 가져다준다.
도 12은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이 구조를 도시한 개략적인 블록 구성도이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 셀 어레이 구조는 4개의 셀어레이블록 10a, 12a, 10b 및 12b와, 3개의 SWL드라이버 14a, 16 및 14b, 및 2개의 서브드라이버(SDR)가 하나의 기본 블록을 구성하고 있고, 이러한 기본 블록이 복수개 구비되어 전체 셀 어레이를 구성하게 된다.
기본 블록에서, SWL드라이버 16을 기준으로 좌, 우 대칭적으로 셀어레이블록들이 배치되는 바, SWL드라이버 16의 좌측에 셀어레이블록 10a 및 12a가 위치하고 우측에 셀어레이블록 12b 및 10b가 위치한다. 최좌측에 SWL 드라이버 14a가 위치하고 최우측에 SWL드라이버 14b가 위치한다.
셀어레이블록 10a 및 12a 사이에 서브드라이버 18a가 위치하고, 셀어레이블록 12b 및 10a 사이에 서브드라이버 18b가 위치한다.
이후에 상세히 설명되겠지만, 서브드라이버 18a 및 18b는 셀 오퍼레이션시 해당 셀어레이블록의 워드라인 셀프 부스트가 플레이트라인의 로드(Load) 없이 이루어지도록 하여 효율적인 셀프 부스트가 이루어지도록 하는 기능을 하게 된다.
앞서 언급한 바와 같이 하나의 메모리 셀에 2개의 스플릿워드라인이 접속되어 그 중 하나는 셀의 스위칭 트랜지스터 게이트에 접속되어 워드라인(WL) 역할을 하는 것이고, 다른 하나는 커패시터의 플레이트에 연결되어 플레이트라인(PL) 역할을 하는 것이다.
SWL드라이버 16은 자신과 최인접한 좌, 우측의 셀어레이블록 12a 및 12b 내의 각 셀들의 강유전체 커패시터의 플레이트라인(SWL_PL_L)을 구동한다. 그리고 SWL드라이버 16은 셀어레이블록 10a 및 10b 내의 각 셀들의 스위칭 트랜지스터의 워드라인(SWL_WL_L)을 구동한다.
SWL드라이버 14a는 셀어레이블록 10a의 커패시터의 플레이트라인(SWL_PL_L)을 구동하고, 셀어레이블록 12a의 트랜지스터의 워드라인(SWL_WL_R)을 구동한다.
SWL드라이버 14b는 셀어레이블록 10b의 커패시터의 플레이트라인(SWL_PL_L)을 구동하고, 셀어레이블록 12b의 트랜지스터의 워드라인(SWL_WL_R)을 구동한다.
즉, 모든 SWL드라이버 14a, 14b 및 16은 좌측 또는 우측에 최인접한 셀어레이블록을 구동할 때 그 블록의 셀의 커패시터 플레이트를 구동하고, 다음 인접한 셀어레이블록을 구동할 때는 그 블록 내의 셀의 트랜지스터의 게이트(워드라인)를 구동하게 된다.
도 12에서 셀어레이블록 10a 및 12a가 SWL드라이버 14a와 SWL드라이버 16에의해 구동될 때, 셀어레이블록 10a가 동작하는 동안에는 셀어레이블록 12a는 동작을 하지 않도록 구성된다. 반면에 셀어레이블록 12a가 동작하는 동안에는 셀어레이블록 10a는 동작을 하지 않도록 구성된다.
도 12에 도시되지는 않았지만 도 11의 기본 블록과 좌측 또는 우측으로 인접하게 되는 또 다른 기본 블록은 SWL 드라이버 14a 또는 14b를 공유하게 된다.
도 13은 서로 인접한 두개의 셀어레이블록과 그에 연결된 스플릿워드라인 및 서브드라이버(SDR)의 관계를 도시하고 있다.
도 13을 참조하면, 셀어레이블록 10a 및 12a는 각 한 컬럼(Column)의 메모리 셀들만을 도시하고 있으나 복수개의 컬럼이 구비된다. 즉, 셀어레이블록 10a 및 12a는 각기 복수개의 비트라인 BL_L 및 BL_R을 구비한다.
셀어레이블록 10a 및 12a는 복수개의 로우(Row)의 메모리 셀들을 구비하는 바, 4개의 스플릿워드라인에 연결된 2개 로우(Row)의 메모리 셀들이 기본 구조를 이루어 이들 기본 구조가 반복되게 된다.
셀어레이블록 10a에서, 스플릿워드라인 SWL_WL_R1은 첫 번째 로우(Row)에 상응하는 메모리 셀 MC1_L의 워드라인으로 사용되고, 스플릿워드라인 SWL_PL_L0은 메모리 셀 MC1_L의 플레이트라인으로 사용된다. 그리고 스플릿워드라인 SWL_WL_R0은 두 번째 로우(row)에 상응하는 메모리 셀 MC2_L의 워드라인으로 사용되고, 스플릿워드라인 SWL_PL_L1은 두 번째 로우(row)에 상응하는 메모리 셀 MC2_L의 플레이트라인으로 사용된다.
또한, 셀어레이블록 12a에서, 스플릿워드라인 SWL_PL_R1은 두 번째로우(row)에 상응하는 메모리 셀 MC2_R의 플레이트라인으로 사용되고, 스플릿워드라인 SWL_WL_L0은 메모리 셀 MC1_R의 워드라인으로 사용된다. 그리고 스플릿워드라인 SWL_PL_R0은 첫 번째 로우(row)에 상응하는 메모리 셀 MC1_R의 플레이트라인으로 사용되고, 스플릿워드라인 SWL_WL_L1은 메모리 셀 MC2_R의 워드라인으로 사용된다.
각 메모리 셀 MC1_L, MC2_L, MC1_R 및 MC2_R의 구체적인 구성은 도 5와 실질적으로 동일한 바, 여기서 그 상세한 설명은 생략하기로 한다.
각 스플릿워드라인을 구동하기 위한 SWL드라이버에 대해 살펴본다.
SWL드라이버 SWLD_R1은 셀어레이블록 12b의 메모리 셀 MC2_R에 인접하여 형성되어 스플릿워드라인 SWL_PL_R1 및 스플릿워드라인 SWL_WL_R1을 구동한다.
SWL드라이버 SWLD_L0은 셀어레이블록 10a의 메모리 셀 MC1_L에 인접하여 형성되어 스플릿워드라인 SWL_PL_L0 및 스플릿워드라인 SWL_WL_L0을 구동한다.
SWL드라이버 SWLD_R0은 셀어레이블록 12a의 메모리 셀 MC1_R 에 인접하여 형성되어 스플릿워드라인 SWL_PL_R0 및 스플릿워드라인 SWL_WL_R0을 구동한다.
SWL드라이버 SWLD_L1 는 셀어레이블록 10a의 메모리 셀 MC2_L에 인접하여 형성되어 스플릿워드라인 SWL_PL_L1 및 스플릿워드라인 SWL_WL_L1을 구동한다.
각 스플릿워드라인을 구동하기 위한 구동장치(SWL드라이버를 포함하는 구동장치)는 본 발명의 일실시예에서 설명한 도 6, 도 7 및 도 8의 도시된 구성과 실질적으로 동일하며, 여기서 그들에 대한 설명은 생략하기로 한다.
한편, 본 발명의 일실시예(도 5 참조)와 대비되어, 본 발명의 다른 실시예에서는 각 스플릿워드라인이 서브드라이버(SDR) 18a를 구비한다.
즉, 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 소자는 SWL드라이버 SWL_R1에 의해 구동되는 스플릿워드라인 SWL_PL_R1 및 스플릿워드라인 SWL_WL_R1을 상호 스위칭접속하는 서브드라이버 SDR_R1과, SWL드라이버 SWL_L0에 의해 구동되는 스플릿워드라인 SWL_PL_L0 및 스플릿워드라인 SWL_WL_L0을 상호 스위칭접속하는 서브드라이버 SDR_L0과, SWL드라이버 SWL_R0에 의해 구동되는 스플릿워드라인 SWL_PL_R0 및 스플릿워드라인 SWL_WL_R0을 상호 스위칭접속하는 서브드라이버 SDR_RO와, SWL드라이버 SWL_L1에 의해 구동되는 스플릿워드라인 SWL_PL_L1 및 스플릿워드라인 SWL_WL_L1을 상호 스위칭접속하는 서브드라이버 SDR_L1을 구비한다.
도 14은 서로 인접한 4개의 셀어레이블록과 그에 연결된 스플릿워드라인 및 서브드라이버(SDR)의 관계를 도시하고 있다.
도 15는 서브드라이버(SDR)의 상세 회로도를 관련된 메모리 셀들과 함께 도시한 것이다.
서브드라이버 SDR_LO, SDR_R1, SDR_R0 및 SDR_L1은 각기 동일한 SWL드라이버에 의해 구동되는 셀어레이블록 10a와 셀어레이블록 12a의 각 스플릿워드라인 사이를 스위칭접속하는 스위칭 트랜지스터로서 NMOS 트랜지스 NM11을 구비하고, NMOS 트랜지스 NM11의 게이트단 SN의 신호 레벨을 제어하여 셀 오퍼레이션시 스플릿워드라인을 VCC 레벨로 플로팅시키기 위한 제어 트랜지스터로서 NMOS 트랜지스터 NM12를 구비한다.
각 서브드라이버의 제어 트랜지스터인 NMOS 트랜지스터 NM12는 전원전압(VCC)공급단과 NMOS 트랜지스 NM11의 게이트단 SN 사이에 소오소-드레인 경로가 접속되고 게이트로 제어신호 SDRC를 인가받는 구성을 갖는다.
여기서, 제어신호 SDRC의 타이밍이 중요한 바, 이는 후에 기술될 것이다.
도 16는 서브드라이버(SDR)을 포함하는 본 발명의 다른 실시예에서의 SWL드라이버 구성을 나타내고, 도 17는 그의 타이밍도를 도시한 것이다.
도 16을 참조하면, 본 발명의 SWL드라이버는 스플릿워드라인 SWL_PL에 접속된 출력단(N2)2와, 복수개의 로우 어드레스 신호 X1, X2 및 X3을 입력받아 스플릿워드라인을 활성화시키는 디코딩부 1400과, 스플릿워드라인 SWL_PL의 비활성화시 상기 출력단 N22를 접지전압 VSS 레벨로 풀다운 구동하는 NMOS 트랜지스터의 풀다운 트랜지스터 1406과, 디코딩부 1400의 출력노드의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터1406의 게이트를 제어하는 NAND게이트의 풀다운제어부 1405와, 노드 N1의 전압 레벨에 응답하여 스플릿워드라인 SWL을 VPP 레벨의 구동신호 DEC로 풀업 구동하는 NMOS트랜지스터의 풀업 트랜지스터 1404와, 디코딩부 출력노드와 노드 N1 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호 WLCON2를 인가받는 NMOS 트랜지스터 1403을 포함한다.
디코딩부 1400은 복수개의 로우 어드레스 신호 X1, X2 및 X3을 입력으로 받아 논리 연산하여 출력하는 NAND 게이트 1401과, 상기 NAND 게이트 1401의 출력신호를 반전시켜 출력하는 인버터 1402로 실시 구성되어 있다.
상기와 같이 구성된 본 발명의 다른 실시에에 따른 SWL드라이버의 동작을 도17을 통해 설명한다.
도 17를 참조하면, 해당 스플릿워드라인 SWL_PL의 비활성화시에는 풀다운제어신호가 '로우'로 인가되어 NMOS 트랜지스터 1406이 온(ON) 됨으로써 스플릿워드라인 SWL_PL은 접지전압 'VSS' 레벨을 갖는다 (T0 구간).
이어 해당 스플릿워드라인이 활성화시 풀다운제어신호가 '하이'로 인가되고, 로우어드레스신호 X1, X2 및 X3에 의해 인버터 1402의 출력노드 역시 '하이'가 되어, NMOS 트랜지스터 1406이 오프(OFF) 된다.
이때, 워드라인제어신호 WLCON2가 승압전압 'VPP'으로 인가시키면 노드 N21은 전원전압 'VCC'로 상승한다 (T1 구간).
이어서 노드 N21이 'VCC'로 충분히 공급되면 워드라인 제어신호 WLCON2를 다시 'VCC' 레벨로 하강시켜 셀프 부스트(self boost)에 의해 노드 N21의 전압 손실을 방지한다.
즉, 노드 N21이 VCC 레벨이 된 상태에서 구동신호 DEC를 "로우"에서 'VPP' 레벨로 상승되면 노드 N21의 전압은 'VCC'에서 'VCC+VPP'의 전압으로 상승하게 되어 구동신호 DEC의 'VPP' 전압이 손실 없이 스플릿워드라인 SWL_PL에 잘 전달되도록 해 준다 (T2 구간).
'T3' 및 'T4' 구간은 노드 N21이 'VCC+VPP'를 계속 유지하여 스플릿워드라인 SWL_PL이 'VPP'레벨을 유지하는 셀 오퍼레이션 구간이다. 이후 다시 프리차지 모드로 들어간다.
도 18은 서브드라이버(SDR) 및 그와 접속된 일련의 구성을 도시한 도면이고,도 19는 도 18의 타이밍도 도시한 것이다.
도 18 및 도 19을 참조하면, 'T0' 구간은 제어신호 SDRC가 VCC 레벨이어서 노드 SN은 'VCC-Vtn'- Vtn은 NMOS 트랜지스터 NM12의 문턱전압 이다 - 레벨이 된다.
그리고 SWL드라이버 SWLD_L0에 의해 스플릿워드라인 SWL_PL_L0 및 SWL_PL_L0은 비활성화(논리 '로우')되어 있다.
이어서, 'T1' 구간은 스플릿워드라인 SWL_PL_L0 및 SWL_PL_L0가 활성화되기 직전에 제어신호 SDRC가 'VPP'으로 인가되어 노드 SN이 'VCC'로 상승하는 구간이다.
이어서, 'T2' 구간을 참조하면, SWL드라이버 SWLD_L0에 의해 스플릿워드라인 SWL_PL_L0 및 SWL_PL_L0은 'VPP'로 활성화되면, 제어신호 SDRC를 다시 'VCC' 레벨로 하강시켜 셀프 부스트(self boost)에 의해 노드 SN이 'VCC+VPP' 레벨이 되도록 한다.
이에 의해 'VPP' 전압이 손실 없이 스플릿워드라인 SWL_WL_L0에 전달된다.
한편, 신호라인 SBPU가 활성화되기 직전에 제어신호 SDRC를 다시 'VPP'로 인가하면 노드 SN은 다시 'VCC'레벨로 하강한다 (T3 구간).
그러면 'T4'구간에서 스플릿워드라인 SWL_WL_LO는 플로팅(Floating) 상태가 되어 셀 오퍼레이션(Operation)에서 셀프 부스트(self boost)가 효율적으로 일어나게 된다 (T4 구간).
'T5' 구간까지 스플릿워드라인 SWL_WL_LO이 플로팅되어 셀 오퍼레이션이 이루어진 다음, 이후에는 다시 프리차지 모드로 들어가게 된다.
도 20에는 본 발명의 셀어레이블록을 구성하는 계층적 비트라인(Hierarchy B/L) 셀 어레이의 구조가 도시되어 있는 바, 하나의 서브셀어레이블록만을 도시하고 있다.
계층적 비트라인 구조는, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인 SBL과, 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인 MBL으로 이루어진 것을 의미한다.
도 20을 참조하면, 일방향으로 배열된 메인 비트라인 MBL가 있고, 서브 셀 어레이 내의 단위 셀들과 연결되도록 메인 비트 라인 MBL과 동일 방향으로 배열된 서브 비트라인 SBL이 있다.
그리고 상기 메인 비트라인 MBL들과 직교하는 방향으로 복수개(N+1)의 스플릿워드라인 쌍 SWL_WL 및 SWL_PL이 구비되어 있다.
그리고 스플릿워드라인과 동일한 방향으로 배열된 서브비트라인 풀다운 신호라인 SBPD과, 서브비트라인 스위치 신호라인 SBSW1과, 서브비트라인 스위치 신호라인 SBSW2과, 서브비트라인 풀업 신호라인 SBPU이 있다.
그리고, 상기 신호라인 SBPD, SBSW1, SBSW2 및 SBPU의 신호에 제어를 받고 메인 비트라인 MBL과 서브비트라인 SBL에 대응하여 구성되며, 선택된 셀이 메인 비트라인 NBL과 연결될지 아니면 서브 비트라인에 연결될지의 여부를 제어하고, 선택된 셀의 강유전체 커패시터에 전달되는 전압을 제어하는 스위칭 제어 블록 100을 포함하여 구성된다.
그리고, 메인 비트라인 MBL에는 메인 비트라인 MBL의 저항성분에 의해 센스앰프에서 메인 비트라인 센싱마진이 떨어지는 것을 보상하기 위하여 적어도 하나의 로드제어부 200이 연결되어 있다. 메인비트라인 로드제어부 200은 제어신호 MBLC에 제어받아 전원전압 VCC를 메인 비트라인 MBL에 스위칭 전달하는 PMOS 트랜지스터로 구성된다.
여기서, 상기 스위칭 제어 블록(100)은 스위칭 트랜지스터 ST1, ST2 및 ST3로 구성된다.
스위칭 트랜지스터 ST1은 게이트가 신호라인 SBSW1에 연결되고 한쪽 전극과 다른쪽 전극이 각각 메인 비트라인 MBL과 서브 비트라인 SBL에 연결된다.
스위칭 트랜지스터 ST2는 게이트가 SBSW2에 연결되고 한쪽 전극은 서브 비트라인 SBL에 연결되고 다른쪽 전극은 신호라인 SBPU에 연결된다.
스위칭 트랜지스터 ST3은 게이트가 신호라인 SBPD에 연결되고 한쪽 전극은 서브 비트라인 SBL에 연결되고 다른쪽 전극은 접지전압(VSS)공급 단에 연결된다.
한편, 서브 셀 어레이 블록은 서브 비트라인 SBL이 게이트단에 접속되고 일단이 메인 비트라인 MBL에 접속된 스위칭 트랜지스터 ST4를 구비하고, 게이트단에 제어신호 MBSW를 인가받고 드레인단이 스위칭 트랜지스터ST4의 타측에 연결되어 있고 소오스단이 접지전압(VSS)공급 단에 연결되어 있는 스위칭 트랜지스터 ST5를 구비한다.
상기한 구조에서 서브 셀 어레이 블록의 서브 비트라인 SBL에는 셀에 저장된 데이터에 상응하는 전압이 전달되고, 이 전압은 서브 비트라인 SBL을 통해서 NMOS트랜지스터로 구성된 스위칭 트랜지스터 ST4의 게이트에 인가된다.
상기에서와 같이 셀에 저장된 데이터에 상응하는 전압 크기에 따라서 스위칭 트랜지스터 ST4에 흐르는 전류값이 달라지고, 이에 따라서 스위칭 트랜지스터 ST4의 일단에 연결된 메인 비트라인 MBL의 전압을 레퍼런스 값과 비교하여 셀의 데이터를 센싱할 수 있다.
스위칭 트랜지스터 ST5는 데이터의 라이트(Write)시 전류 누출을 방지하는 역할을 한다.
그리고 복수개의 서브 비트라인 SBL들 중에 선택적으로 한 번 동작에 한 개의 서브 비트라인 SBL을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트라인들의 어느 하나를 선택하기 위한 신호라인 SBSW1들 중에서 어느 하나만을 활성화시켜 어느 하나의 서브 비트라인을 선택한다.
이에 의해서 비트라인에 걸리는 로드(Load)를 한 개의 서브 비트라인 로드 수준으로 줄일 수 있게 한다.
또한 상기 서브 비트라인 SBL은 신호라인 SBPD의 신호가 활성화되면 접지전압 레벨이 된다.
신호라인 SBPU의 신호는 서브 비트라인 SBL에 공급할 전원을 조정하는 신호로서, 저전압에서는 '하이' 전압 발생시 VCC 전압보다 높은 승압전압을 생성하여 공급한다.
또한 신호라인 SBSW2의 신호는 신호라인 SBPU와 서브 비트라인 SBL 사이의 신호 흐름을 조정하는 스위칭 역할을 한다.
그리고 각각의 서브 비트라인 SBL에는 복수개의 강유전체 메모리 셀들이 연결되어 있다.
도 21와 도 22을 참조하여 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트(Write) 동작과 리드(Read) 동작에 대하여 설명한다.
도 21은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작 타이밍도이고, 도 22는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작 타이밍도이다.
셀 동작의 한 싸이클은 액티브(Actove) 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 칩선택신호 CSB가 '로우' 레벨일 때이고, 프리차아지 구간은 칩선택신호 CSB가 '하이' 레벨일 때이다.
전체 동작 타이밍을 t0∼t7구간으로 나누어 설명한다.
t0 구간은 프리차아지 구간이고, t1∼t7 구간은 연속되는 액티브 구간이다.
먼저 도 21에 도시한 바와 같이, t0 구간은 액티브 구간 이전의 프리차아지 구간으로써, 서브 비트라인 SBL을 VSS 레벨로 프리차지하기 위하여 서브 비트라인 풀다운 신호라인 SBPD에 VCC를 인가한다.
그리고, 메인비트라인 MBL을 VCC 레벨로 프리차지하기 위하여 제어신호 MBLC에는 '하이' 레벨의 전압을 갖는다.
그리고 이때 워드라인용 스플릿워드라인 SWL_WL과 플레이트라인용 스플릿워드라인 SWL_PL은 비활성화되어 있어 VSS 레벨을 가지며, 서브 비트라인 스위치 신호라인 SBSW1 및 SBSW2와, 서브 비트라인 풀업 신호라인 SBPU과 센스앰프 인에이블신호라인 SEN 및 제어신호 MBSW에는 VSS 레벨이 인가된다.
이후에 t1구간은 액티브 구간이 시작되는 구간으로써, 칩선택신호 CSB와 신호라인 SBPD과 제어신호 MBLC는 '하이' 레벨에서 '로우' 레벨로 천이시키고, 나머지 신호라인의 신호는 t0구간의 신호를 유지한다.
그리고 t2구간에는 워드라인용 스플릿워드라인 SWL_WL과 플레이트라인용 스플릿워드라인 SWL_PL에는 VPP 전압으로 활성화시키고, 제어신호 MBSW를 VCC 레벨로하며, 나머지 신호라인은 t1구간의 전압을 유지한다.
이에 따라서 서브 비트라인 SBL은 '하이' 레벨이 되고, 스위칭 트랜지스터 ST4가 턴온되어 메인 비트라인 MBL은 로우' 레벨로 떨어진다.
다음에 t3구간에는 센스앰프 인에이블신호라인 SEN에 VCC를 인가하여 센스앰프를 인에이블 시키고, 다른 신호라인은 t2구간의 전압레벨을 유지시킨다.
상기에서 t2, t3구간은 워드라인용 스플릿워드라인 SWL_WL과 플레이트라인용 스플릿워드라인 SWL_PL이 활성화되어 VSS 레벨로 프리차지되어 있던 서브비트라인 SBL은 강유전체 메모리 셀의 데이터와의 차지 쉐어링에 디벨롭(develop)되고, 제어신호 MBSW가 활성화되어 VCC 레벨로 프리차지되어 있던 메인 비트라인 MBL의 전하가 빠져나감으로써 서브비트라인 SBL에 대응되도록 메인 비트라인 MBL이 디벨롭되는 과정이다. 그리고, 서브비트라인 SBL과 메인비트라인 MBL이 충분히 디벨롭되면 (t2구간), 센스앰프를 인에이블시켜 메인비트라인 MBL의 레벨을 감지하기 시작한다(t3구간).
이어서, t4구간에는 워드라인용 스플릿워드라인 SWL_WL은 VPP를 유지하고,플레이트용 스플릿워드라인 SWL_PL은 "VPP"에서 "0V"로 천이시키고, 서브 비트라인 스위치 신호라인 SBSW2는 "0V"에서 "VPP"로 천이시키고, 서브 비트라인 풀다운 신호라인 SBPD는 "0V"에서 "VPP"로 천이시키고, 서브 비트라인 풀업 신호라인 SBPU에는 "0V"가 계속 인가되도록 하여, 서브 비트라인 SBL이 '로우' 레벨이되고 메인비트라인 MBL은 VCC 레벨이 되도록 한다. 이때 제어신호 MBSW는 "로우"레벨로 천이된다.
여기서, 신호라인 SBSW2를 t4구간에 미리 "VPP"로 천이시키는 이유는 액티브 구간중 t5구간에서 워드라인과 신호라인 SBSW2를 2VPP로 셀프 부스트(Self Boost)시켜서 모든 단위셀의 강유전체 커패시터에 로직 "1"의 데이터를 라이트(Write) 하기 위해서이다 (Hidden "1" 라이트).
다음에 t5구간은 모든셀에 로직 "1" 데이터를 라이트(Write)하기 위한 구간으로써, t4구간에 의해 신호라인 SBSW2가 "VPP"이고 신호라인 SBPU가 "0V"이고 서브 비트라인 SBL이 플로트(Float)되어 있을 때, 신호라인 SBPU를 "VPP"로 천이시키고 서브 비트라인 풀다운 신호라인 SBPD를 VSS로 천이하면, 서브 비트라인 SBL은 "VPP"로 천이되고 신호라인 SBSW2와 워드라인용 스플릿워드라인 SWL_WL은 "2VPP"로 셀프 부스트된다.
이에 의해서 서브 비트라인 SBL의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 "VPP"가 전달된다.
한편, t5구간에서 제어신호 MBLC가 '하이'레벨로 천이하여 라이트 동작을 진행(t6구간)하기 전에 메인 비트라인 로드 제어신호 MBLC을 "하이" 레벨로하여 메인비트라인 로드제어부 200을 턴오프시킨다. t4구간에서의 제어신호 MBLC의 '로우' 신호에 의해 메인비트라인은 '하이' 레벨로 풀업된 상태이다.
이후에 t6구간은 로직 "0" 데이터를 라이트하기 위한 구간으로써, 스플릿워드라인 SWL_WL은 "2VPP", 스플릿워드라인 SWL_PL은 "VPP", 신호라인 SBSW1은 "VCC", 신호라인 SBSW2는 "0V"로 천이되고, 신호라인 SBPU는 "VPP"레벨을 유지하고, 신호라인 SEN은 "VCC"레벨을 유지한다.
상기에서와 같이 신호라인 SBSW1은 전구간동안 "0V"를 유지하고 있다가 "0"데이타를 라이트하는 t6구간에만 "VCC" 레벨로 천이되어 스위칭 트랜지스터 ST1을 턴온시킨다.
이때 선택된 단위 셀의 트랜지스터가 턴온된 상태이므로 플레이트 스플릿워드라인 SWL_PL의 "VPP" 레벨이 서브 비트라인 SBL을 통해서 스위칭 트랜지스터 ST4의 게이트에 전달되어 스위칭 트랜지스터 ST4는 턴온된다.
이에 의해서 메인 비트라인(MBL)으로 "0V"가 전달된다.
또한 이때 스위칭 트랜지스터 ST1은 턴온되어 있으므로 서브 비트라인 SBL을 통해서 셀에 메인 비트라인 MBL의 "0V"가 셀에 라이트된다.
이와 같이 서브 비트라인 SBL은 셀에서 전압이 유기되며 이 전압을 스위칭 트랜지스터 ST4에 인가함으로써 메인 비트라인에 0V를 전달하고 스위칭 트랜지스터 ST1을 통해서 셀에 로직 "0"을 라이트할 수 있다.
다음에 t7구간은 t0구간과 같은 상태를 나타낸다.
상기의 동작에서 신호라인 SBPU의 "하이" 전압을 VCC 이상 승압된 전압을 사용하므로써 저 전압 동작 모드에서 셀에 사용하는 전압을 높일 수 있으므로 1.0V이하의 저전압 동작이 가능하다.
또한, 센스앰프 증폭 후 계속되는 "하이" 데이터 보강에 필요한 시간을 제거함으로써 셀 동작 시간과 사이클 타임(Cycle Time)을 줄일 수 있게 된다.
또한, 메인 비트라인 MBL에 전류 센싱을 이용함으로써 메인 비트라인의 커패시턴스 로드가 커도 센싱 마진이 좋으며, 메인 비트라인 자체의 커패시턴스 미스매치(Capacitance Mismatch)가 있어도 센싱 마진이 우수하다.
다음에 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 도 20의 타이밍도를 참조하여 설명한다.
본 발명의 리드 동작은 라이트 인에이블 신호 /WE가 동작내내 VCC를 출력하고, 데이터가 셀로 라이트되는 것이 아니고 셀의 데이터가 데이터 버스로 출력된다는 것을 제외하고는 라이트 동작과 거의 일치한다.
본 발명의 셀 데이터가 "1"과 "0"일 때 리드(Read) 동작에 대하여 설명한다.
먼저, 셀의 데이터가 "1"이면 센싱시 서브 비트라인 SBL의 전압도 높은 레벨이 됨으로써 스위칭 트랜지스터 ST4에 전류가 커져 레퍼런스 레벨보다 메인 비트라인의 전압 레벨이 낮게 된다.
반대로 셀의 데이터가 "0"이면 리드시 서브 비트라인 SBL의 전압도 낮은 레벨이 됨으로써 스위칭 트랜지스터에 전류가 작아져 레퍼런스 레벨보다 메인 비트라인의 전압 레벨이 높게 된다. 즉, t6구간에 신호라인 SBSW1이 "VCC"를 나타내어 스위칭 트랜지스터 ST1이 턴온되어 있는 동안에 피드백 루프에 의해 서브 비트라인SBL과 메인 비트라인 MBL에 각각 "0V"를 가하므로써 메모리 셀에 "0"이 리스토어(restore) 된다.
상기 리스토어 동작을 진행하기 전에 t4에서 메인 비트라인 로드 제어신호 MBLC를 "로우"로 하여 메인 비트라인 MBL을 "하이" 레벨로 풀업(Pull-up)시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 불휘발성 강유전체 메모리 셀 어레이 및 그 구동장치는 다음과 같은 효과가 있다.
첫째, 본 발명은 2개 또는 4개의 셀어레이블록에서 워드라인과 플레이트라인을 동일 스플릿워드라인으로 공유하도록 하고 이를 하나의 드라이버로 구동하므로써 플레이트라인의 로드(Load)를 줄일 수 있다.
둘째, 본 발명은 2개 또는 4개의 셀어레이블록에서 워드라인과 플레이트라인을 동일 스플릿워드라인으로 공유하도록 하고 이를 하나의 드라이버로 구동하므로써, 상기 스플릿워드라인 및 그 드라이버의 개수를 줄일 수 있어 칩 면적을 획기적으로 최소화할 수 있다.
세째, 본 발명의 스플릿워드라인 구동 스킴(Scheme)에 의해셀프-부스트(Self-Boost) 효율을 높일 수 있고, 서브드라이버(SDR)를 적용하여 셀 오퍼레이션에서 부스트되는 스플릿워드라인이 해당 셀어레이블록에서 플로팅되게하여 셀프 부스트 효율을 극대화할 수 있다. 그리고, 이에 의해 저전압 동작이 가능하도록 하는 효과를 가져다 준다.

Claims (29)

  1. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 셀어레이영역;
    상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 셀어레이영역의 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역 ; 및
    상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인이 함께 연결공유된 제 2 스플릿워드라인부을 구동하기 위하여, 상기 셀어레이영역의 상기 제 2 셀어레이블록에만 인접하여 배치된 제 2 드라이버영역을 포함하며,
    상기 제 1 및 제 2 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 및 제2 셀어레이블록의 플레이트라인에 직접 연결된
    것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 셀 어레이.
  2. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 제 1 셀어레이영역;
    서로 독립적으로 동작하며 서로 인접하여 배치된 제 3 및 제 4 셀어레이블록으로 구성되는 제 2 셀어레이영역;
    상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역;
    상기 제 2 및 제3 셀어레이블록의 각 플레이트라인과 상기 제 1 및 제 4 셀어레이블록의 각 워드라인이 함께 연결 공유된 제 2 스플릿워드라인부를 구동하기 위하여, 상기 제 1 및 제 2 셀어레이영역 사이에서 상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치된 제 2 드라이브영역; 및
    상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인이 함께 연결 공유된 제 3 스플릿워드라인부를 구동하기 위하여, 상기 제 4 셀어레이블록에만 인접하여 배치된 제 3 드라이버영역을 포함하며,
    상기 제 1 내지 제 4 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 내지 제4 셀어레이블록의 플레이트라인에 직접 연결된
    것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 셀 어레이.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 4 셀어레이블록은 각각,
    하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로이루어진 계층적 비트라인 구조인 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 셀 어레이.
  4. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록;
    상기 제 1 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 1 메모리 셀들의 워드라인과, 제 2 셀어레이블록의 두 번째 로우(row)에 대응하는 제 2 메모리 셀들의 플레이트라인으로 사용되는 제 1 스플릿워드라인;
    상기 제 1 메모리 셀들의 플레이트 라인과, 제 2 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 3 메모리 셀의 워드라인으로 사용되는 제 2 스플릿워드라인;
    상기 제 1 셀어레이블록의 두 번째 로우(row)에 대응하는 제 4 메모리 셀들의 워드라인과, 상기 제 3 메모리 셀들의 플레이트라인으로 사용되는 제 3 스플릿워드라인;
    상기 제 4 메모리 셀들의 플레이트라인과 제 2 메모리 셀들의 워드라인으로 사용되는 제 4 스플릿워드라인;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 1 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 2 스플릿워드라인을 구동하는 제 1 스플릿워드라인 드라이버;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 4 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 4 스플릿워드라인을 구동하는 제 2 스플릿워드라인 드라이버;
    상기 제 2 셀어레이블록만 인접하여 배치되어 상기 제 3 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 3 스플릿워드라인을 구동하는 제 3 스플릿워드라인 드라이버; 및
    상기 제 2 셀어레이블록에만 인접하여 배치되어 상기 제 2 메모리셀의 플레이트라인에 직접 연결되어 제 1 스플릿워드라인을 구동하는 제 4 스플릿워드라인 드라이버
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록;
    서로 독립적으로 동작하며 서로 인접하여 배치된 제 3 및 제 4 셀어레이블록;
    상기 제 1 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 1 메모리 셀들의 워드라인과, 상기 제 2 셀어레이블록의 두 번째 로우(row)에 대응하는 제 2 메모리 셀들의 플레이트라인과, 상기 제3 셀어레이블록의 두 번째 로우(row)에 대응하는 제 3 메모리 셀들의 플레이트라인, 및 상기 제 4 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 4 메모리 셀들의 워드라인으로 사용되는 제 1 스플릿워드라인;
    상기 제 1 메모리 셀들의 플레이트 라인과, 상기 제 2 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 5 메모리 셀의 워드라인으로 사용되는 제 2 스플릿워드라인;
    상기 제 1 셀어레이블록의 두 번째 로우(row)에 대응하는 제 6 메모리 셀들의 워드라인과, 상기 제 5 메모리 셀들의 플레이트라인과, 상기 제 3 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 7 메모리 셀의 플레이트라인, 및 상기 제 4 셀어레이블록에서의 두 번째 로우(row)에 대응하는 제 8 메모리 셀의 워드라인으로 사용되는 제 3 스플릿워드라인;
    상기 제 6 메모리 셀들의 플레이트라인과 제 2 메모리 셀들의 워드라인으로 사용되는 제 4 스플릿워드라인;
    상기 제 4 메모리 셀들의 플레이트라인과 제 7 메모리 셀들의 워드라인으로 사용되는 제 5 스플릿워드라인;
    상기 제 8 메모리 셀들의 플레이트라인과 제 3 메모리 셀들의 워드라인으로 사용되는 제 6 스플릿워드라인;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 1 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 2 스플릿워드라인을 구동하는 제 1 스플릿워드라인 드라이버;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 6 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 4 스플릿워드라인을 구동하는 제 2 스플릿워드라인 드라이버;
    상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치되어 상기 제 5 및 제 7 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 3 스플릿워드라인을 구동하는 제 3 스플릿워드라인 드라이버;
    상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치되어 상기 제 2 및 제 3 메모리셀의 플레이트라인에 직접 연결되어 제 1 스플릿워드라인을 구동하는 제 4 스플릿워드라인 드라이버;
    상기 제 4 셀어레이블록에만 인접하여 배치되고 상기 제 4 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 5 스플릿워드라인을 구동하는 제 5 스플릿워드라인 드라이버; 및
    상기 제 4 셀어레이블록에만 인접하여 배치되고 상기 제 8 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 6 스플릿워드라인을 구동하는 제 6 스플릿워드라인 드라이버;
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 제 1 및 제 2 셀어레이블록은 각각,
    하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조인 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비한 불휘발성 강유전체 메모리 장치의 구동장치에 있어서,
    복수개의 로우 어드레스 프리디코더 입력신호를 디코딩하여 복수개의 스플릿워드라인에 대응되는 복수개의 로우 어드레스 프리디코더 출력신호를 생성하여 출력하되, 제어신호에 응답하여 상기 제 1 및 제 2 셀어레이블록 중에서 어느 블록이 동작하는지에 따라 상기 로우 어드레스 프리디코더 입력신호의 순서를 달리하여 로우 어드레스 프리디코더 출력신호를 생성하는 어드레스 패스 변경 조정부;
    상기 어드레스패스변경조정부의 출력신호인 로우 어드레스 프리디코더 출력신호와, 워드라인제어신호 및 플레이트라인제어신호를 입력받아 복수개의 스플릿워드라인 구동신호를 생성하여 출력하되, 상기 제어신호에 응답하여 상기 제 1 및 제 2 셀어레이블록 중에서 어느 블록이 동작하는에 따라 상기 스플릿워드라인의 워드라인 또는 플레이트라인 역할이 변경된 상기 스플릿워드라인 구동신호를 생성하는 워드라인/플레이트라인 제어신호 패스 변경 조정부;
    상기 복수개의 스플릿워드라인 구동신호를 승압시키는 레벨쉬프터부; 및
    상기 레벨쉬프터부의 출력신호에 응답하여 스플릿워드라인을 구동하는 복수의 스플릿워드라인 드라이버부
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  8. 제7항에 있어서,
    상기 어드레스 패스 변경 조정부는
    상기 제 1 셀어레이블록이 동작할 때, 상기 로우 어드레스 프리디코더 입력신호를 정상 순서로하여 상기 로우 어드레스 프리디코더 출력신호를 생성하고,
    상기 제 2 셀어레이블록이 동작할 때, 두개의 셀 어레이 마다 해당 상기 로우 어드레스 프리디코더 입력신호의 순서를 달리하여 상기 로우 어드레스 프리디코더 출력신호를 생성하는
    것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  9. 제7항에 있어서,
    상기 어드레스 패스 변경 조정부는,
    상기 제어신호에 응답하여 상기 로우 어드레스 프리디코더 입력신호를 스위칭 전달하는 스위칭부; 및
    상기 로우 어드레스 프리디코더 입력신호 및 상기 스위칭부의 출력들을 버퍼링하여 상기 로우 어드레스 프리디코더 출력신호를 출력하는 버퍼링부
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  10. 제7항에 있어서,
    상기 어드레스 패스 변경 조정부는,
    상기 제어신호를 반전시켜 출력하는 인버터;
    제 1 로우 어드레스 프리디코더 입력신호를 입력받고 상기 제어신호에 응답하여 스위칭 동작하는 제 1 스위칭소자;
    상기 제 1 로우 어드레스 프리디코더 입력신호를 입력받고 상기 인버터의 출력에 제어받아 스위칭 동작하는 제 2 스위칭소자;
    제 2 로우 어드레스 프리디코더 입력신호를 입력받고 상기 인버터의 출력에 제어받아 스위칭 동작하는 제 3 스위칭소자;
    상기 제 2 로우 어드레스 프리디코더 입력신호를 입력받고 상기 제어신호에 응답하여 스위칭 동작하는 제 4 스위칭소자;
    제 1 로우 어드레스 프리디코더 입력신호를 버퍼링하여 제 1 로우 어드레스 프리디코더 출력신호를 출력하는 제 1 버퍼;
    상기 제 1 스위칭소자 또는 상기 제 3 스위칭소자의 출력을 입력받아 버퍼링하여 제 2 로우 어드레스 프리디코더 출력신호을 출력하는 제 2 버퍼;
    제 2 스위칭소자 또는 제 4 스위칭소자의 출력을 입력받아 버퍼링하여 제 3 로우 어드레스 프리디코더 출력신호를 출력하는 제 3 버퍼; 및
    상기 제 2 로우 어드레스 프리디코더 입력신호를 버퍼링하여 제 4 로우 어드레스 프리디코더 출력신호를 출력하는 제 4 버퍼
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  11. 제10항에 있어서,
    상기 제어신호는 상기 제 1 셀어레이블록이 활성될 때 '하이' 레벨의 액티브신호를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  12. 제7항에 있어서,
    상기 워드라인/플레이트라인 제어신호 패스 변경 조정부는,
    상기 제어신호에 응답하여 상기 워드라인제어신호 및 상기 플레이트라인제어신호를 스위칭 전달하는 스위칭부; 및
    상기 로우 어드레스 프리디코더 출력신호와 상기 스위칭부의 출력신호에 응답하여 상기 스플릿워드라인구동신호를 출력하는 출력부
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  13. 제7항에 있어서,
    상기 워드라인/플레이트라인 제어신호패스 변경조정부는,
    상기 제어신호를 반전시켜 출력하는 인버터;
    상기 플레이트라인제어신호를 입력받고 상기 제어신호에 응답하여 스위칭 동작하는 제 1 스위칭소자;
    상기 플레이트라인제어신호를 입력받고 상기 인버터의 출력에 응답하여 스위칭 동작하는 제 2 스위칭소자;
    상기 워드라인제어신호를 입력받고 상기 인버터의 출력에 응답하여 스위칭 동작하는 제 3 스위칭소자;
    상기 워드라인제어신호를 입력받고 상기 제어신호에 응답하여 스위칭 동작하는 제 4 스위칭소자;
    상기 제 1 스위칭소자 또는 상기 제 3 스위칭소자의 출력을 입력받고 제 1 로우 어드레스 프리디코더 출력신호를 입력받아 제 1 스플릿워드라인구동신호를 출력하는 제 1 AND게이트;
    상기 제 1 스위칭소자 또는 상기 제 3 스위칭소자의 출력을 입력받고 제 2 로우 어드레스 출력신호를 입력받아 제 2 스플릿워드라인구동신호를 출력하는 제 2 AND게이트;
    상기 제 2 스위칭소자 또는 상기 제 4 스위칭소자의 출력을 입력받고 제 3 의 로우 어드레스 프리디코더 출력신호를 입력받아 제 3 스플릿워드라인구동신호를 출력하는 제 3 AND게이트; 및
    상기 제 2 스위칭소자 또는 제 4 스위칭소자의 출력을 입력받고 제 4 로우 어드레스 프리디코더 출력신호를 입력받아 제 4 스필릿워드라인구동신호를 출력하는 제 4 AND게이트
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  14. 제13항에 있어서,
    상기 제어신호는 상기 제 1 셀어레이블록이 활성될때 '하이' 레벨의 액티브신호를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동장치.
  15. 제8항에 있어서,
    상기 제 1 및 제 2 셀어레이블록은 각각,
    하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조인 것을 특징으로 하는 불휘발성 강유전체 메모리장치.
  16. 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고,
    상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버에 있어서,
    스플릿워드라인에 접속된 출력단;
    복수개의 로우 어드레스 신호를 입력받아 스플릿워드라인을 활성화시키는 디코딩부;
    상기 스플릿워드라인의 비활성화시 상기 출력단을 풀다운 구동하는 풀다운 트랜지스터;
    상기 디코딩부의 출력노드(N3)의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터의 게이트를 제어하는 풀다운제어부;
    제1노드(N1)의 전압 레벨에 응답하여 스플릿워드라인을 승압전압(VPP) 레벨의 구동신호로 풀업 구동하는 풀업 트랜지스터; 및
    상기 디코딩부의 출력노드(N3)와 제1노드(N1) 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호(WLCON)를 인가받는 NMOS 트랜지스터를 포함하며,
    상기 워드라인제어신호는 상기 스플릿워드라인이 활성화기전에 전원전압(VCC) 레벨을 유지하다가 상기 스플릿워드라인이 활성화되기 직전에 승압전압(VPP) 레벨의 첫 번째 '하이' 펄스를 가지며, 이후에 상기 서브비트라인이 승압전압으로 풀-업되기 직전에 승압전압 레벨의 두 번째 '하이' 펄스를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버.
  17. 제16항에 있어서,
    상기 워드라인 제어신호의 두 번째 '하이' 펄스에 의해 상기 스플릿워드라인이 플로팅되어 셀 오퍼레이션에서 상기 스플릿워드라인이 셀프 부스트되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버.
  18. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 셀어레이영역;
    상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 셀어레이영역의 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역 ;
    상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인이 함께 연결공유된 제 2 스플릿워드라인부을 구동하기 위하여, 상기 셀어레이영역의 상기 제 2 셀어레이블록에만 인접하여 배치된 제 2 드라이버영역; 및
    상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록 사이에 배치되어, 상기 제 1 스플릿워드라인부에서 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 2 스플릿워드라인부에서 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 서브드라이브영역을 포함하며,
    상기 제 1 및 제 2 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 및 제 2 셀어레이블록의 플레이트라인에 직접 연결된
    것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 셀 어레이.
  19. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록으로 구성되는 제 1 셀어레이영역;
    서로 독립적으로 동작하며 서로 인접하여 배치된 제 3 및 제 4 셀어레이블록으로 구성되는 제 2 셀어레이영역;
    상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 함께 연결 공유된 제 1 스플릿워드라인부를 구동하기 위하여, 상기 제 1 셀어레이블록에만 인접하여 배치된 제 1 드라이버영역;
    상기 제 2 및 제3 셀어레이블록의 각 플레이트라인과 상기 제 1 및 제 4 셀어레이블록의 각 워드라인이 함께 연결 공유된 제 2 스플릿워드라인부를 구동하기 위하여, 상기 제 1 및 제 2 셀어레이영역 사이에서 상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치된 제 2 드라이브영역;
    상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인이 함께 연결 공유된 제 3 스플릿워드라인부를 구동하기 위하여, 상기 제 4 셀어레이블록에만 인접하여 배치된 제 3 드라이버영역;
    상기 제 1 셀어레이블록과 상기 제 2 셀어레이블록 사이에 배치되어, 상기 제 1 스플릿워드라인부에서 상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 2 스플릿워드라인에서 상기 제 2 셀어레이블록의 플레이트라인과 상기 제 1 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 제 1 서브드라이브영역; 및
    상기 제 3 셀어레이블록과 상기 제 4 셀어레이블록 사이에 배치되어, 상기 제 2 스플릿워드라인부에서 상기 제 3 셀어레이블록의 플레이트라인과 상기 제 4 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하고, 상기 제 3 스플릿워드라인부에서 상기 제 4 셀어레이블록의 플레이트라인과 상기 제 3 셀어레이블록의 워드라인 사이의 신호 흐름을 조정하는 제 2 서브드라이브영역을 포함하며,
    상기 제 1 내지 제 4 드라이버영역은 각각 복수개의 스플릿워드라인 드라이버를 포함하고 각 스플릿워드라인 드라이버는 대응되는 상기 제 1 내지 제4 셀어레이블록의 플레이트라인에 직접 연결된
    것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 셀 어레이.
  20. 제19항에 있어서,
    상기 제 1 내지 제 4 셀어레이블록은 각각,
    하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조인 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  21. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록;
    상기 제 1 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 1 메모리 셀들의 워드라인과, 제 2 셀어레이블록의 두 번째 로우(row)에 대응하는 제 2 메모리 셀들의 플레이트라인으로 사용되는 제 1 스플릿워드라인;
    상기 제 1 메모리 셀들의 플레이트 라인과, 제 2 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 3 메모리 셀의 워드라인으로 사용되는 제 2 스플릿워드라인;
    상기 제 1 셀어레이블록의 두 번째 로우(row)에 대응하는 제 4 메모리 셀들의 워드라인과, 상기 제 3 메모리 셀들의 플레이트라인으로 사용되는 제 3 스플릿워드라인;
    상기 제 4 메모리 셀들의 플레이트라인과 제 2 메모리 셀들의 워드라인으로 사용되는 제 4 스플릿워드라인;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 1 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 2 스플릿워드라인을 구동하는 제 1 스플릿워드라인 드라이버;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 4 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 4 스플릿워드라인을 구동하는 제 2 스플릿워드라인 드라이버;
    상기 제 2 셀어레이블록만 인접하여 배치되어 상기 제 3 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 3 스플릿워드라인을 구동하는 제 3 스플릿워드라인 드라이버;
    상기 제 2 셀어레이블록에만 인접하여 배치되어 상기 제 2 메모리셀의 플레이트라인에 직접 연결되어 제 1 스플릿워드라인을 구동하는 제 4 스플릿워드라인 드라이버;
    상기 제 1 스플릿워드라인 상에 형성되어 상기 제 1 메모리 셀들의 워드라인과 상기 제 2 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 1 서브드라이버;
    상기 제 2 스플릿워드라인 상에 형성되어 상기 제 1 메모리 셀들의 플레이트라인과 상기 제 3 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 2 서브드라이버;
    상기 제 3 스플릿워드라인 상에 형성되어 상기 제 4 메모리 셀들의 워드라인과 제 3 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 3 서브드라이버; 및
    상기 제 4 스플릿워드라인 상에 형성되어 상기 제 4 메모리 셀들의 플레이트라인과 상기 제 2 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 4 서브드라이버
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  22. 서로 독립적으로 동작하며 서로 인접하여 배치된 제 1 및 제 2 셀어레이블록;
    서로 독립적으로 동작하며 서로 인접하여 배치된 제 3 및 제 4 셀어레이블록;
    상기 제 1 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 1 메모리 셀들의 워드라인과, 상기 제 2 셀어레이블록의 두 번째 로우(row)에 대응하는 제 2 메모리 셀들의 플레이트라인과, 상기 제3 셀어레이블록의 두 번째 로우(row)에 대응하는 제 3 메모리 셀들의 플레이트라인, 및 상기 제 4 셀어레이블록의 첫 번째 로우(Row)에 대응하는 제 4 메모리 셀들의 워드라인으로 사용되는 제 1 스플릿워드라인;
    상기 제 1 메모리 셀들의 플레이트 라인과, 상기 제 2 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 5 메모리 셀의 워드라인으로 사용되는 제 2 스플릿워드라인;
    상기 제 1 셀어레이블록의 두 번째 로우(row)에 대응하는 제 6 메모리 셀들의 워드라인과, 상기 제 5 메모리 셀들의 플레이트라인과, 상기 제 3 셀어레이블록에서의 첫 번째 로우(row)에 대응하는 제 7 메모리 셀의 플레이트라인, 및 상기 제 4 셀어레이블록에서의 두 번째 로우(row)에 대응하는 제 8 메모리 셀의 워드라인으로 사용되는 제 3 스플릿워드라인;
    상기 제 6 메모리 셀들의 플레이트라인과 제 2 메모리 셀들의 워드라인으로 사용되는 제 4 스플릿워드라인;
    상기 제 4 메모리 셀들의 플레이트라인과 제 7 메모리 셀들의 워드라인으로 사용되는 제 5 스플릿워드라인;
    상기 제 8 메모리 셀들의 플레이트라인과 제 3 메모리 셀들의 워드라인으로 사용되는 제 6 스플릿워드라인;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 1 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 2 스플릿워드라인을 구동하는 제 1 스플릿워드라인 드라이버;
    상기 제 1 셀어레이블록에만 인접하여 배치되고 상기 제 6 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 4 스플릿워드라인을 구동하는 제 2 스플릿워드라인 드라이버;
    상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치되어 상기 제 5 및 제 7 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 3 스플릿워드라인을 구동하는 제 3 스플릿워드라인 드라이버;
    상기 제 2 및 제 3 셀어레이블록에만 인접하여 배치되어 상기 제 2 및 제 3 메모리셀의 플레이트라인에 직접 연결되어 제 1 스플릿워드라인을 구동하는 제 4 스플릿워드라인 드라이버;
    상기 제 4 셀어레이블록에만 인접하여 배치되고 상기 제 4 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 5 스플릿워드라인을 구동하는 제 5 스플릿워드라인 드라이버;
    상기 제 4 셀어레이블록에만 인접하여 배치되고 상기 제 8 메모리 셀들의 플레이트라인에 직접 연결되어 상기 제 6 스플릿워드라인을 구동하는 제 6 스플릿워드라인 드라이버;
    상기 제 1 스플릿워드라인 상에 형성되어 상기 제 1 메모리 셀들의 워드라인과 상기 제 2 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 1 서브드라이버;
    상기 제 2 스플릿워드라인 상에 형성되어 상기 제 1 메모리 셀들의 플레이트라인과 상기 제 5 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 2 서브드라이버;
    상기 제 3 스플릿워드라인 상에 형성되어 상기 제 6 메모리 셀들의 워드라인과 제 5 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 3 서브드라이버;
    상기 제 4 스플릿워드라인 상에 형성되어 상기 제 6 메모리 셀들의 플레이트라인과 상기 제 2 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 4 서브드라이버;
    상기 제 1 스플릿워드라인 상에 형성되어 상기 제 4 메모리 셀들의 워드라인과 상기 제 3 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 5 서브드라이버;
    상기 제 5 스플릿워드라인 상에 형성되어 상기 제 4 메모리 셀들의 플레이트라인과 상기 제 7 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 6 서브드라이버;
    상기 제 3 스플릿워드라인 상에 형성되어 상기 제 8 메모리 셀들의 워드라인과 제 7 메모리 셀들의 플레이트라인 사이를 스위칭 구동하는 제 7 서브드라이버;
    상기 제 6 스플릿워드라인 상에 형성되어 상기 제 8 메모리 셀들의 플레이트라인과 상기 제 3 메모리 셀들의 워드라인 사이를 스위칭 구동하는 제 8 서브드라이버
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  23. 상기 제 1 내지 제 4 셀어레이블록은 각각,
    하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조인 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  24. 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고,
    상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에서의 스플릿워드라인 드라이버에 있어서,
    상기 스플릿워드라인의 상기 제 1 셀어레이블록의 플레이트라인에 접속된 출력단;
    복수개의 로우 어드레스 신호를 입력받아 상기 제 1 셀어레이블록의 플레이트라인을 활성화시키는 디코딩부;
    상기 제 1 셀어레이블록의 플레이트라인의 비활성화시 상기 출력단을 풀다운 구동하는 풀다운 트랜지스터;
    상기 디코딩부의 출력노드의 신호와 외부의 풀다운제어신호에 응답하여 상기 풀다운 트랜지스터의 게이트를 제어하는 풀다운제어부;
    제1노드(N21)의 전압 레벨에 응답하여 상기 제 1 셀어레이블록의 플레이트라인을 승압전압(VPP) 레벨의 구동신호로 풀업 구동하는 풀업 트랜지스터; 및
    상기 디코딩부의 출력노드와 제1노드(N21) 사이에 소스-드레인 경로가 접속되고 게이트로 워드라인제어신호(WLCON2)를 인가받는 NMOS 트랜지스터를 포함하며,
    상기 워드라인제어신호는 상기 제 1 셀어레이블록의 플레이트라인이 활성화기전에 전원전압(VCC) 레벨을 유지하다가 상기 제 1 셀어레이블록의 플레이트라인이 활성화되기 직전에 승압전압(VPP) 레벨의 하이' 펄스를 가지는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 스플릿워드라인 드라이버.
  25. 서로 독립적으로 동작하며 스플릿워드라인 구조에 의해 서로 연관된 제 1 및 제 2 셀어레이블록을 구비하고,
    상기 제 1 셀어레이블록의 플레이트라인과 상기 제 2 셀어레이블록의 워드라인이 서브드라이버에 의해 스위칭 연결되어 스플릿워드라인에 의해 함께 공유되며,
    상기 제 1 및 제 2 셀어레이블록은 각각, 하나의 컬럼(Column)에 대응되는 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 스위칭트랜지스터를 통해 공통 연결된 메인비트라인으로 이루어진 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에서의 서브드라이버에 있어서,
    상기 플레이트라인과 상기 워드라인 사이를 스위칭접속하는 스위칭 트랜지스터; 및
    상기 스위칭 트랜지스터의 게이트단(SN)의 신호 레벨을 제어하여 셀 오퍼레이션시 상기 플레이트라인을 플로팅시키기 위한 제어 트랜지스터
    을 포함하는 것을 특징으로 하는 서브드라이버.
  26. 제25항에 있어서,
    상기 제어 트랜지스터는 전원전압(VCC)공급단과 상기 스위칭 트랜지스의 게이트단 사이에 소오소-드레인 경로가 접속되고 게이트로 제어신호(SDRC)를 인가받는 NMOS 트랜지스터인 것을 특징으로 하는 서브드라이버.
  27. 제26항에 있어서,
    상기 제어신호는 상기 플레이트라인이 활성화되기 직전에 승압전압(VPP) 레벨의 첫 번째 '하이' 펄스를 가지며, 이후에 상기 서브비트라인이 승압전압으로 풀-업되기 직전에 승압전압 레벨의 두 번째 '하이' 펄스를 갖는 것을 특징으로 하는 서브드라이버.
  28. 제27항에 있어서,
    상기 제어신호의 두 번째 '하이' 펄스에 의해 상기 플레이트라인이 플로팅되어 셀 오퍼레이션에서 상기 플레이트라인의 로드(load) 없이 상기 워드라인이 셀프부스트되는 것을 특징으로 하는 서브드라이버.
  29. 로우(Row) 상에서 인접한 셀어레이블록의 게이트라인과 공유된 플레이트라인용 스플릿워드라인과, 상기 인접하는 셀어레이블록의 플레이트라인과 공유된 워드라인용 스플릿워드라인에 접속된 강유전체 메모리 셀을 복수개 구비하고,
    하나의 컬럼(Column)에 대응되는 상기 강유전체 메모리 셀들의 비트라인이 복수개의 서브비트라인과 상기 복수개의 서브비트라인에 연결되는 메인비트라인으로 이루어진 계층적 비트라인 구조를 가지며,
    상기 서브어레이블록은 상기 서브비트라인과 상기 메인비트라인을 신호라인 SBSW1에 제어받아 스위칭접속하는 제1스위칭트랜지스터와, 상기 서브비트라인과 서브비트라인 풀업 신호라인 SBPU을 신호라인 SBSDW1에 제어받아 스위칭 접속 제2스위칭트랜지스터와, 상기 서브비트라인과 접지전압 공급단 사이를 신호라인 SBPD에 제어받아 스위칭접속하는 제2스위칭트랜지스터와, 게이트에 상기 서브비트라인이 연결되는 제4스위칭트랜지스터와 게이트에 제어신호 MBSW를 인가받는 제2스위칭트랜지스터 - 제4 및 제5 스위칭트랜지스터는 상기 메인비트라인과 접지전압공급단과 사이에 직렬 접속됨- 를 구비하고,
    상기 메인비트라인을 제어신호 MBLC에 제어받아 전원전압 VCC로 풀업구동하는 로드제어트랜지스터를 구비하는
    강유전체 메모리 장치의 구동 방법에 있어서,
    구동 구간을 순서적으로 동작하는 t0, t1, t2, t3, t4, t5, t6으로 구분하여,
    상기 t0 구간에서 상기 서브비트라인을 접지전압 VSS 레벨, 상기 메인비트라인은 전원전압 VCC로 각각 프리차지하는 단계;
    상기 t1 구간에서 상기 신호라인 SBPD와 상기 제어신호 MBLC를 VSS 레벨로 천이시키는 단계;
    상기 t2, t3 구간에서 상기 워드라인용 스필릿워드라인에 승압전압 VPP 레벨을 인가하고, 상기 제어신호 MBSW를 VCC 레벨로 활성화시키며, 상기 t3 구간에서 상기 서브비트라인과 상기 메인비트라인을 통해서 셀 데이터를 센스앰프에 전달시키는 단계;
    상기 t4 구간에서 상기 신호라인 SBSW2에 VPP 레벨을 인가하고, 상기 플레이트라인용 스플릿워드라인을 VSS 레벨로 천이시키고, 상기 신호라인 SBPD에 VCC 레벨을 인가하는 단계;
    상기 t5 구간에서 상기 제어신호 MBLC를 VCC 레벨로 천이시키고, 상기 신호라인 SBPU에 VPP 레벨을 인가하여, 상기 신호라인 SBSW2와 상기 워드라인용 스플릿워드라인을 상기 VPP 레벨보다 큰 전압 레벨로 셀프 부스트시켜서 상기 강유전체 메모리 셀에 로직 "1"의 데이터를 라이트(Write)하는 단계;
    상기 t6 구간에서 상기 플레이트라인용 스플릿워드라인을 VPP 레벨로 천이시키고, 상기 신호라인 SBSW1에 VCC 레벨을 인가하고, 상기 신호라인 SBSW2를 VSS 레벨로 천이시켜 상기 강유전체 메모리 셀에 로직 "0"의 데이터를 라이트(Write) 또는 리스토어(Restore)하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리의 구동방법.
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