KR100425160B1

KR100425160B1 - 불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및그 발생방법

Info

Publication number: KR100425160B1
Application number: KR10-2001-0029466A
Authority: KR
Inventors: 강희복; 계훈우; 김덕주; 박제훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2004-03-30
Also published as: JP2002367367A; US6490189B1; DE10154272B4; DE10154272A1; KR20020090570A; US20020176273A1

Abstract

전원 공급전압 영역이 와이드(wide) 전원전압 영역일 때 안정적인 동작을 하고, 승압전압 발생을 위한 레이아웃 면적을 작게하여 칩 코스트를 줄이기에 알맞은 불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및 그 발생방법을 제공하기 위한 것으로, 그 회로구성은 칩인에이블 신호가 활성화된 액티브 구간동안 전압 승압(boost) 조정신호를 받아서 전원전압이 임계전압(Vlimit) 이하인지 이상인지를 감지하는 공급전압 감지부와, 상기 공급전압 감지부와 상기 전압 승압 조정신호를 논리연산하는 제1연산부와, 상기 제1연산부의 신호를 받아서 상기 전압 승압 조정신호의 시작 에지(Start edge)와 엔드 에지(End edge)만을 각각 지연시켜서 제1, 제2승압 제어신호를 출력하는 제1, 제2신호출력부와, 상기 전원전압이 임계전압 이하일 때 어드레스 디코더의 활성화 신호와 상기 제1, 제2승압 제어신호를 입력받아서 상기 전원전압보다 승압된 전압을 발생시키는 강유전체 커패시터를 포함한다.

Description

불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및 그 발생방법{circuit for generating boost voltage of nonvolatile ferroelectric memory device and method for generating the same}

본 발명은 불휘발성 강유전체 메모리에 대한 것으로, 특히 저전압에서도 동작이 가능하도록 하기 위한 불휘발성 강유전체 메모리 장치의 승압전압 발생회로및 그 발생방법에 관한 것이다.

일반적으로, 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

이하, 종래 기술에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 단위셀 구성도이다.

도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.

이와 같이 구성된 종래 불휘발성 강유전체 메모리 장치의 데이터 입출력 동작은 다음과 같다.

도 3a는 종래 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.

이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.

이와 같이, 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 "하이" 신호와 일정 구간의 "로우" 신호가 인가된다.

그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.

즉, 비트라인에 "하이"신호를 인가하고, 워드라인에 인가되는 신호가 "하이"상태인 구간에서 플레이트 라인에 인가되는 신호가 "로우"이면 강유전체 커패시터에는 로직값 "1"이 기록된다.

그리고 비트라인에 "로우"신호를 인가하고, 플레이트 라인에 인가되는 신호가 "하이"신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

먼저, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 "로우" 전압으로 등전위 된다.

그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 "로우"신호가 "하이" 신호로 천이되어 해당 셀을 선택한다.

선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.

만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.

따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이"신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.

상기에서와 같이 데이터를 리드하고 라이트할 경우 도면에는 도시되지 않았지만 워드라인에 승압전압을 발생하는데 이때, 종래에는 앤모스 커패시터를 이용하여서 승압전압을 발생시킬 수 있다.

상기와 같은 종래 불휘발성 강유전체 메모리 장치는 다음과 같은 문제가 있다.

첫째, 셀을 리드(Read)하고 라이트(write)할 때 승압된 전압을 사용하지 않으므로 저전압 영역에서는 칩의 동작 오류가 발생할 수 있다.

둘째, 승압전압을 발생시킬 경우에는 앤모스 커패시터를 이용해야하므로 레이아웃 면적이 많이 필요하다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 전원 공급전압 영역이 와이드(wide) 전원전압 영역일 때 안정적인 동작을 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및 그 발생방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 승압전압 발생을 위한 레이아웃 면적을 작게하여 칩 코스트를 줄이는데 있다.

도 1은 일반적인 강유전체의 히스테리시스 특성도

도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 단위 셀 구성도

도 3a는 종래 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작 타이밍도

도 3b는 종래 불휘발성 강유전체 메모리 장치의 읽기 모드(Read mode)의 동작 타이밍도

도 4는 본 발명에 따른 구동방법을 적용하기 위한 셀 어레이 블록의 레이아웃도

도 5는 도 4의 셀 어레이 블록의 회로 구성도

도 6은 본 발명 제 1실시예에 따른 워드라인 승압전압 발생을 위한 워드라인 승압전압 발생부의 회로 구성도

도 7은 도 6의 워드라인 부스트 컨트롤 회로부의 회로 구성도

도 8은 공급전압이 저전압 영역일 때 도 6과 도 7의 구동 타이밍도

도 9는 공급전압이 정상전압 영역일 때 도 6과 도 7의 구동 타이밍도

도 10은 본 발명 제 2 실시예에 따른 승압전압 발생을 위한 워드라인 드라이버 게이트 부스트 파워 발생부의 회로 구성도

도 11은 도 10을 컨트롤하기 위한 워드라인 드라이버 게이트 컨트롤 회로부의 회로도

도 12는 공급전압이 저전압 영역일 때 도 10과 도 11의 구동 타이밍도

도 13은 공급전압이 정상전압 영역일 때 도 10과 도 11의 구동 타이밍도

도 14는 도 4와 도 5의 워드라인/플레이트 라인 드라이버의 회로 구성도

도 15는 도 4와 도 5의 칼럼 선택부의 회로 구성도

도면의 주요 부분에 대한 부호의 설명

60,100 : 어드레스 디코더 61 : 워드라인 부스트 컨트롤 회로부

62 : 레벨쉬프터 63, 102 : 워드라인 드라이버

64 : 셀어레이부 70, 110 : 공급전압 감지부

71 : 제1신호발생부 72 : 제2신호발생부

111 : 제3신호발생부 112 : 제4신호발생부

101 : 워드라인 드라이버 게이트 컨트롤 회로부

상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리 장치의 승압전압 발생회로는 칩인에이블 신호가 활성화된 액티브 구간동안 전압 승압(boost) 조정신호를 받아서 전원전압이 임계전압(Vlimit) 이하인지 이상인지를 감지하는 공급전압 감지부와, 상기 공급전압 감지부와 상기 전압 승압 조정신호를 논리연산하는 제1연산부와, 상기 제1연산부의 신호를 받아서 상기 전압 승압 조정신호의 시작 에지(Start edge)와 엔드 에지(End edge)만을 각각 지연시켜서 제1, 제2승압 제어신호를 출력하는 제1, 제2신호출력부와, 상기 전원전압이 임계전압 이하일 때 어드레스 디코더의 활성화 신호와 상기 제1, 제2승압 제어신호를 입력받아서 상기 전원전압보다 승압된 전압을 발생시키는 강유전체 커패시터를 포함하여 구성된 전압 발생 회로를 포함함을 특징으로 한다.

상기의 구성을 갖는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법은 전원전압이 임계전압(Vlimit)보다 작은 영역에서 칩인에이블 신호가 활성화된 액티브 구간동안 전압 승압(boost) 조정신호를 출력하는 단계, 상기 전압 승압 조정신호의 시작 에지(Start edge)와 엔드 에지(End edge)만을 각각 지연시켜서 제1, 제2승압 제어신호를 출력하는 단계, 강유전체 커패시터를 포함하여 구성된 전압 승압발생 회로에 상기 제1, 제2승압 제어신호를 입력하여서 상기 전원전압보다 승압된전압을 발생시키는 단계를 포함함을 특징으로 한다.

첨부 도면을 참조하여 본 발명 불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및 그 발생방법에 대하여 설명하면 다음과 같다.

본 발명은 FRAM 메모리 셀을 구동할 때 전원전압 영역이 와이드(Wide) 전원 전압 영역일 때 칩이 안정적으로 동작할 수 있도록 한 설계 기술이다.

와이드 전원 전압 영역은 크게 저전압 영역과 보통(Normal)전압 영역으로 나뉜다.

이때 상기 저전압 영역에서는 전원전압(VCC)보다 더 높은 전압을 발생시키고, 이와 같이 발생된 전압을 셀의 워드라인 및 워드라인 드라이버의 셀프 부스트 NMOS에 공급함으로써 승압된 워드라인 신호에 의해 셀의 동작을 안정적으로 하였다.

특히, 부스트(승압) 전압을 발생시킬 때 강유전체 커패시터(Ferroelectric Capacitor)를 이용하여 승압시키므로써 승압용 커패시터의 면적을 획기적으로 줄일 수 있어 레이아웃 면적이 작아지고 이에 의해서 칩 코스트를 줄였다.

참고로, 상기 승압전압 발생회로는 레벨쉬프터와 워드라인 드라이버를 통하여 셀어레이부의 워드라인에 공급하기 위한 회로이거나, 워드라인 드라이버의 셀프-부스트 앤모스 트랜지스터의 게이트에 전달하기 위한 회로이다.

그리고 보통전압 영역에서는 공급된 전원전압을 그대로 이용하여 셀을 동작시킴으로써 고전압에 의한 씨모스 소자의 특성 열화를 방지하도록 하였다.

먼저 본 발명에 따른 구동방법을 적용하기 위한 셀 어레이 블록은 도 4와도 5에 도시한 바와 같다.

먼저 셀 어레이는 탑 셀 어레이 블록(Top Cell Array Block)과 바텀 셀 어레이 블록(Bottom Cell Array Block)으로 나뉘어 있고, 상기 탑과 바텀 셀 어레이 블록의 사이에는 센스 앰프(S/A)가 각 비트당 한 개씩 대응되어 배열되어 있다.

그리고 각 비트라인의 끝단에는 칼럼 선택부(C/S)가 데이터 버스와 연결되어 있다.

또한 각 탑 셀 어레이 블록(Top Cell Array Block)과 바텀 셀 어레이 블록(Bottom Cell Array Block)의 칼럼 선택부(C/S)에 인접한 부분에 레퍼런스 셀(RCell)이 배열되고, 레퍼런스 셀(RCell)과 센스앰프(S/A) 사이의 비트라인에는 복수개의 셀(Cell)이 구성되어 있다.

그리고 각 탑과 바텀 셀 어레이 블록은 워드라인/플레이트 라인 드라이버를 기준으로 양쪽으로 나뉘어 배열된다.

즉, 탑 셀 어레이 블록은 좌측의 탑 셀어레이(L)와 우측의 탑 셀어레이(R)로 나뉘고, 바텀 셀 어레이 블록은 좌측의 바텀 셀어레이(L)과 우측의 바텀 셀어레이(R)로 나누어진다.

이때 워드라인 드라이버와 플레이트 라인 드라이버는 같은 위치에 구성되며, 이때 워드라인 드라이버의 출력신호는 셀(Cell)의 워드라인(WL)에 셀 선택 신호를 공급하고, 플레이트 라인 드라이버의 출력신호는 셀(Cell)의 강유전체 커패시터의 구동라인인 플레이트 라인(PL)에 구동신호를 공급한다.

그리고 승압회로 및 디코더는 도4에 도시한 바와 같이 좌측, 우측 탑 셀 어레이(L,R)의 상부 에지쪽에 위치하고, 좌측, 우측 탑 셀 어레이(L.R) 및 좌측, 우측 바텀 셀 어레이(L,R) 전부를 조정한다.

다음에 본 발명 제1, 제2실시예에 따른 불휘발성 강유전체 메모리 장치의 승압전압 발생회로에 대하여 설명한다.

먼저, 본 발명 제 1 실시예에 따른 승압전압 발생회로는 레벨쉬프터(62)와 워드라인 드라이버(63)를 거쳐서 셀어레이부(64)의 워드라인에 승압전압을 출력하기 위한 것이다.

도 6은 본 발명의 제 1실시예인 워드라인 승압전압 발생을 위한 워드라인 승압 전압 발생회로의 구성도이고, 도 7은 도 6의 워드라인 부스트 컨트롤 회로부의 회로도이다.

워드라인 승압 전압 발생회로는 도 6에 도시한 바와 같이 어드레스 디코더(60)와 워드라인 부스트 컨트롤 회로부(61)와 제1낸드게이트(NAND1)와 제1 내지 제3인버터(IN1,IN2,IN3)와 제1노아게이트(NOR1)와 제1강유전체 커패시터(FC1)와 제1피모스 트랜지스터(PM1)와 제1앤모스 트랜지스터(NM1)로 구성된 씨모스 인버터와 제2피모스 트랜지스터(PM2)와 레벨쉬프터(62)와 워드라인 드라이버(63)로 구성되었다.

다음에 상기 구성요소의 기능 및 연결관계에 대하여 설명한다.

도 6에 도시된 바와 같이 어드레스 디코더(60)는 해당 어드레스의 활성화 신호를 출력하는 것이고, 워드라인 부스트 컨트롤 회로부(61)는 WLBCON 신호를 받아서 워드라인 승압 시점의 기준점을 제어하기 위한 제1,제2컨트롤신호(BCON1,BCON2)를 출력하는 것이다.

이때 WLBCON 신호는 칩 선택 컨트롤 신호인 CSBpad의 활성화 신호를 받아 생성되는 것이고, 이 신호에 의해서 워드라인 승압 시점의 기준점이 결정되고 조정된다.

그리고 제 1 낸드게이트(NAND1)는 어드레스 디코더(60)의 활성화신호와 워드라인 부스트 컨트롤 회로부(61)의 제1컨트롤신호(BCON1)를 논리곱한 후 반전하여 출력하고, 제 1 인버터(IN1)는 제 1 낸드게이트(NAND1)를 반전하여 출력하며, 제1강유전체 커패시터(FC1)의 일단과 타단은 제 1 인버터(IN1)와 씨모스 인버터 사이에 위치한다.

그리고 제 2 인버터(IN2)는 어드레스 디코더(60)로 부터 출력된 활성화 신호를 반전하여 출력하고, 제 1 노아게이트(NOR1)는 제 2 인버터(IN2)의 신호와 제2컨트롤 신호(BCON2)를 논리합한 후 반전하고, 제 3 인버터(IN3)는 제 1 노아게이트(NOR1)의 신호를 반전하여 출력한다.

그리고 씨모스 인버터는 상기 제1강유전체 커패시터(FC1)의 타단과 접지전압단(VSS)의 사이에 제 3 인버터(IN3)의 신호를 각각 입력받아 동작하는 제1피모스트랜지스터(PM1)와 제1앤모스트랜지스터(NM1)로 구성되었다.

그리고 제2피모스 트랜지스터(PM2)는 상기 씨모스 인버터의 출력신호를 입력받아 동작하고 전원전압(VCC)단과 제1강유전체 커패시터(FC1)의 타단 사이에 구성된다.

그리고 레벨 쉬프터(62)는 제2피모스 트랜지스터(PM2)와 제1강유전체 커패시터(FC1)와 씨모스 인버터의 동작에 따라 출력되는 WLPWR 신호를 입력받아 워드라인 드라이버 구동신호(WLD)를 출력시킨다.

그리고 워드라인 드라이버(63)는 레벨 쉬프터(62)를 통해 쉬프팅된 워드라인 드라이버 구동신호(WLD)를 받아서 승압 또는 승압되지 않은 워드라인 구동신호(W/L)을 출력한다.

이후에 출력된 워드라인 구동신호(W/L)는 셀어레이부에 공급된다.

다음에 워드라인 승압 시점의 기준점을 결정하고 조정하기 위한 제1, 제2컨트롤신호(BCON1,BCON2)를 출력하는 워드라인 부스트 컨트롤 회로부(61)의 구성에 대하여 설명한다.

상기에 설명한 바와 같이 워드라인 부스트 컨트롤 회로부(61)는 WLBCON 신호를 입력받아서 워드라인의 최종 승압 시점을 조정하기 위한 제1, 제2컨트롤신호(BCON1, BCON2)를 출력하는 것이다.

이와 같은 워드라인 부스트 컨트롤 회로부(61)는 공급전압 감지 회로부(70)와, WLBCON과 공급전압 감지 회로부(70)의 출력신호를 논리연산(논리곱한 후 반전)하는 제2낸드게이트(NAND2)와, WLBCON 신호의 시작 에지(Start Edge) 신호만 일정폭만큼 지연시켜 BCON1를 출력하는 제1신호발생부(71)와, WLBCON 신호의 엔드 에지(End Edge) 신호만 일정폭만큼 지연시켜 BCON2를 출력하는 제2신호발생부(72)로 구성된다.

다음에 상기 공급전압 감지 회로부(70)의 회로 구성에 대하여 설명한다.

우선 전원전압(VCC)단과 접지전압(VSS)단의 사이에 WLBCON신호를 받아 동작하는 제2앤모스 트랜지스터(NM2)와 제4앤모스 트랜지스터(NM4)가 있고, 제2, 제4앤모스 트랜지스터의 사이에 드레인과 게이트가 접속되어 전압강하(Voltage drop) 역할을 하는 제3앤모스 트랜지스터(NM3)가 있다.

또한 전원전압(VCC)단과 접지전압(VSS)단의 사이에 제3과 제4앤모스 트랜지스터의 접속노드를 통해 출력된 신호를 게이트에 입력받아 동작하는 제2피모스 트랜지스터(PM2)와 제5앤모스 트랜지스터(NM5)로 구성된 씨모스 인버터가 있다.

그리고 게이트에 전원전압(VCC)이 인가되고 제3과 제4앤모스 트랜지스터의 접속노드와 접지전압(VSS)의 사이에 구성되어 일정한 전류를 흐르게 하기 위한 제6앤모스 트랜지스터(NM6)가 있다.

다음에 제1신호발생부(71)는 제2낸드게이트(NAND2)의 신호를 게이트에 입력받아 동작하도록 전원전압(VCC)단과 접지전압(VSS)단의 사이에 제3, 제4피모스 트랜지스터(PM3,PM4)와 제7앤모스 트랜지스터(NM7)가 구성되었고, 또한 제4피모스 트랜지스터(PM4)와 제7앤모스 트랜지스터(NM7)의 접속노드를 통해 출력되는 신호를 지연시키기 위해서 제4, 제5인버터(IN4,IN5)를 구비하였다.

이때 제3, 제4피모스 트랜지스터(PM3,PM4)는 신호지연을 조절하기 위한 것이다.

그리고 제2신호발생부(72)는 제2낸드게이트(NAND2)의 신호를 반전하는 제6인버터(IN6)가 있고, 제6인버터(IN6)의 신호를 게이트에 입력받아 동작하도록 전원전압(VCC)단과 접지전압(VSS)단의 사이에 제5, 제6피모스 트랜지스터(PM5,PM6)와 제8앤모스 트랜지스터(NM8)가 차례로 구성되었고, 또한 제6피모스 트랜지스터(PM6)와제8앤모스 트랜지스터(NM8)의 접속노드를 통해 출력되는 신호를 지연시키기 위해서 제7, 제8인버터(IN7,IN8)를 구비하였다.

이때 제5, 제6피모스 트랜지스터(PM5,PM6)는 신호지연을 조절하기 위한 것이다.

다음에 상기와 같은 구성을 갖는 본 발명 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 승압전압 발생방법에 대하여 설명한다.

먼저, 워드라인 부스트 컨트롤 회로부(61)의 동작원리에 대하여 설명한다.

도7과 도8과 도9에 도시된 바와 같이 WLBCON 신호가 H, I구간에서 하이 펄스(High Pulse)를 발생하면 전원전압(Vcc)은 전압강하 소자인 제3앤모스 트랜지스터(NM3)를 거쳐 강하되어 N1노드에 전달된다.

이때 N1노드의 전압은 제2 내지 제4앤모스 트랜지스터(NM2,NM3,NM4)와 제6앤모스 트랜지스터(NM6)의 저항비에 의해 결정된다.

그리고 N1 노드의 전압을 받아 구동하는 제2피모스 트랜지스터(PM2)와 제5앤모스 트랜지스터(NM5)의 저항비에 의해 N2노드의 전압이 결정된다.

이때 N2 노드의 전압이 제2낸드게이트(NAND2)의 로직 문턱전압(logic Vt)이상이면 제 2 낸드게이트(NAND2)의 출력은 로우가 될것이고, N2 노드의 전압이 제 2 낸드게이트(NAND2)의 로직 문턱전압 이하이면 제 2 낸드게이트(NAND2)의 출력은 하이가 될것이다.이때, 상기 제 2 낸드게이트(NAND2)의 로직 문턱전압(logic Vt)은 제 2 낸드 게이트(NAND2)가 입력 신호의 로직을 인식할 때 하이/로우의 경계가 되는 전압이다.상기 설명한 바와 같이, N2 노드의 전압값은 전원전압(Vcc)이 공급전압 감지부(70)을 통과하면서 강하된 전압값으로, 전원전압(Vcc)에 비례하는 값을 갖는다.임계전압(Vlimit)은 N2 노드의 전압이 제2낸드게이트(NAND2)의 로직 문턱전압(logic Vt)값과 동일 한 경우에 전원전압(Vcc) 환산값으로, 상기 제 2 낸드 게이트(NAND2)의 출력이 로우로 출력되면 N2 노드의 전압값이 제2낸드게이트(NAND2)의 로직 문턱전압(logic Vt) 이상인 것이므로 전원전압(Vcc)이 임계전압(Vlimit)이상인 것으로 판단(공급전압이 저전압:도 8에 도시됨)하고, 상기 제 2 낸드 게이트(NAND2)의 출력이 하이로 출력되면 N2 노드의 전압값이 제2낸드게이트(NAND2)의 로직 문턱전압(logic Vt) 이하인 것이므로 전원전압(Vcc)이 임계전압(Vlimit) 이하인 것으로 판단(공급전압이 보통전압:도 9에 도시됨)한다.

이때, 임계전압(Vlimit)의 결정은 공급전압 감지부(70)의 NMOS, PMOS 소자의 전류구동능력 즉, 트랜지스터의 사이즈에 의해 결정되게 된다.

그리고 WLBCON 신호가 로우(Low)인 구간에서는 N1노드의 전압이 제6앤모스 트랜지스터(NM6)에 의해서 로우 레벨이 유지되므로 N2노드의 전압은 하이(High)레벨(VCC)을 나타내고 제2낸드게이트(NAND2)는 활성화되어서 N3 노드는 하이레벨(VCC)을 출력한다.

다음에 전원전압이 임계전압 이하일 때와 임계전압 이상일 때로 나누어 설명한다.

먼저 전원전압이 임계전압(Vlimit) 이하일 경우에는 도 8에 도시한 바와 같이 N2 노드는 항상 하이레벨(VCC)를 유지하고, WLBCON 신호가 하이레벨일 때만 N3 노드가 로우(Low)레벨을 출력한다.

이와 같이 N3노드에 로우레벨이 출력될 경우, N3노드의 시작 에지(Start edge)의 일정폭의 신호(예를 들어 'H'구간만큼)만 제1신호발생부(71)를 통해서 지연하여 제1컨트롤신호(BCON1)를 출력하고, N3노드의 시작 에지는 지연시키지 않고 엔드 에지(End edge)의 일정폭의 신호만 제2신호발생부(72)를 통해서 지연하여 제2컨트롤신호(BCON2)를 출력한다.

이때 제1컨트롤신호(BCON1)는 제1신호발생부(71)의 제3, 제4피모스 트랜지스터(PM3,PM4)와 제4, 제5인버터(IN4,IN5)의 지연동작에 의해서 발생하는 것이다.

그리고 제2컨트롤신호(BCON2)는 제2신호발생부(72)의 제5, 제6피모스 트랜지스터(PM5,PM6)와 제7, 제8인버터(IN7,IN8)의 지연동작에 의해서 발생하는 것이다.

이와 같이 발생된 제1, 제2컨트롤신호(BCON1,BCON2)는 도 6의 워드라인 부스트 파워 발생부의 컨트롤신호로 사용된다.

다음에 전원전압이 임계전압(Vlimit) 이상일 경우에는 도9에 도시한 바와 같이 N2노드는 WLBCON 신호가 하이레벨일 때만 로우레벨을 나타내고, N3노드와 BCON2는 항상 하이레벨(VCC)을 유지한다.

그리고 BCON1은 항상 로우레벨을 유지한다. 그리고 제1, 제2컨트롤신호와 어드레스 디코더(60)의 출력신호를 받는 워드라인 부스트 파워 발생부를 통해 WLPWR도 항상 하이레벨(VCC)을 출력한다.

이에 따라서 WLD와 WL은 승압되지 않고 하이레벨(VCC)를 출력한다.

다음에 도 6 내지 도 9를 참조하여 상기 WLBCON과 BCON1과 BCON2와 어드레스 디코더(30) 신호를 받아서 셀어레이부(64)에 워드라인 신호를 출력하기 위한 동작에 대하여 설명한다.

먼저, 전원전압이 임계 전압(Vlimit) 이하일 때는 도 6 내지 도 8에 도시한 바와 같이 액티브 구간중 BCON1이 하이 레벨을 나타내는 'I' 구간동안 WLPWR이 VCC에서 αVtn만큼 승압되고, 레벨쉬프터(62)와 워드라인 드라이버(63)를 통해서도 'I'구간동안 워드라인 드라이버 구동신호(WLD)와 워드라인 신호(WL)가 VCC에서 VCC+αVtn으로 승압된다.

좀더 자세한 회로 동작은 다음과 같다.

칩인에이블 신호(CSBpad)가 로우(Low)로 활성화된 액티브 구간중 일정 구간('H'와 'I'구간)동안 워드라인 승압 조정신호(WLBCON)가 하이 레벨을 출력하면 공급전압 감지부(70)의 N2 노드는 하이 레벨을 출력하고, N3노드는 로우레벨을 출력한다.

그리고 제1신호발생부(71)를 통하여 WLBCON의 시작 에지(Start Edge)의 신호만 지연시키므로써 'I'구간동안만 하이레벨의 제1컨트롤신호(BCON1)를 출력하고, 제2신호발생부(71)를 통하여 WLBCON의 엔드 에지(End Edge)만 지연시켜서 'H, I, J'구간동안 로우 레벨의 제2컨트롤신호(BCON2)를 출력한다.

이와 같은 제1, 제2컨트롤신호는 도6의 워드라인 부스트 파워발생부의 컨트롤신호로 사용된다.

해당 어드레스가 활성화되어 어드레스 디코더(60)로부터 '하이'신호가 출력되면, 제1낸드게이트(NAND1)는 제1컨트롤신호(BCON1)에 따라서 출력파형이 결정된다.

그리고 제1강유전체 커패시터(FC1)의 한쪽 노드의 신호는 BCON1과 같은 파형을 나타내어 BCON1이 로우이면 로우를 나타내고, 하이이면 하이를 나타낸다.

그리고 제1노아게이트(NOR1)는 제2컨트롤신호(BCON2)와 어드레스 디코더(60)를 반전한 신호를 받아 연산한다.

그리고 제1피모스 트랜지스터(PM1)과 제2피모스 트랜지스터(PM2)는 도면에는 도시되어 있지 않지만 기판내에 같은 N웰을 사용하여 구성하고, 다른 피모스 트랜지스터의 N웰과는 구별되도록 구성하며 N웰에 공급하는 전원은 WLPWR을 이용한다.

참고로 다른 피모스 트랜지스터의 N웰에 공급하는 전원은 외부 공급 전원인 VCC를 사용한다.

상기에서 레벨 쉬프터(62)의 공급전원인 WLPWR은 VCC나 VCC에서 승압된 전압(VCC+αVtn)을 나타내는데, 이것은 BCON1, BCON2의 조정에 의해 결정된다.

즉, BCON1이 로우레벨이고 BCON2가 하이레벨일 때는 제1강유전체 커패시터(FC1)의 일단은 로우레벨을 나타내고, 제1앤모스트랜지스터(NM1)가 턴온됨에 따라 제2피모스트랜지스터가 턴온된다.

이에 의해서 WLPWR은 VCC를 나타내고 제1강유전체 커패시터(FC1)는 VCC로 충전된다.

그리고 WLPWR을 승압시키기 전에 BCON2를 로우레벨로 천이시켜서 제2피모스 트랜지스터를 턴오프(turn-off)시킨다.

이와 같이 제2피모스 트랜지스터를 턴오프시킨 후 BCON1을 하이레벨로 천이시키면 WLPWR은 제1강유전체 커패시터(FC1)의 충전전하에 의해서 승압된 전압이 발생한다.

이와 같이 WLPWR을 승압시킨 후 승압전원을 다시 충전에 사용하기 위해 BCON1을 먼저 로우레벨로 천이시켜서 제1강유전체 커패시터(FC1)에 충전시킨 후 BCON2를 하이레벨로 천이시킴으로써 WLPWR은 다시 VCC 상태가 된다.

이와 같은 WLPWR은 레벨쉬프터(62)의 구동전원으로 사용되고, 레벨쉬프터(62)를 통해 출력된 WLD는 워드라인 드라이버(63)의 구동전원으로 사용되고, 워드라인 드라이버(63)를 통해서 출력된 워드라인(WL)신호는 셀어레이부(64)의 워드라인에 공급된다.

상기에서 WLD 신호가 WLPWR 신호의 영향을 받아 'I'구간에서 승압된 파형을 나타내고 이에 의해서 WL도 'I'구간에서 승압된 전압을 나타낸다.

참고로 플레이트 라인(PL)은 워드라인(WL)이 첫 번째 하이레벨을 나타내는시작점에서 하이레벨(VCC)로 천이되고, 첫 번째 하이레벨이 끝나는 시점이나 두 번째 하이레벨이 발생하여 승압되기 전의 구간내의 어디에서라도 로우레벨로 천이할 수 있다. 즉, 도 8의 'E,F,G,H' 구간내의 어디에서라도 로우레벨로 천이할 수 있다.

다음에 도 6의 구성을 갖는 워드라인 부스트 파워 발생부를 이용한 워드라인 구동방법에 있어서, 외부 전원전압이 임계전압(Vlimit)보다 높을 경우에는 도6과 도 7과 도 9에 도시한 바와 같이 WLPWR 신호가 어느 구간에서도 승압되지 않고 VCC를 나타내므로, WLD와 WL신호는 정상 전원전압(VCC)을 출력하게 된다.

또한 이때 CSBpad가 로우레벨로 천이되는 액티브구간에서 WLBCON 신호가 'H'와 'I'구간동안 하이레벨을 출력하면 N2노드는 'H'와 'I'구간동안 로우레벨을 출력한다.

그리고 N3노드의 신호와 제2컨트롤신호(BCON2)와 WLPWR신호는 계속해서 하이레벨(VCC)을 나타내고, 제1컨트롤신호(BCON1)는 로우레벨(VSS)을 나타낸다.

참고로 플레이트 라인(PL)은 워드라인(WL)이 첫 번째 하이레벨을 나타내는 시작점에서 하이레벨(VCC)로 천이되고, 첫 번째 하이레벨이 끝나는 시점이나 두 번째 하이레벨이 발생하여 로우레벨로 천이되기전의 어느 구간에서도 로우레벨로 천이할 수 있다. 즉, 도 8의 'E,F,G,H' 구간내의 어디에서도 로우레벨로 천이할 수 있다.

다음에 본 발명 제2실시예에 따른 불휘발성 강유전체 메모리 장치의 승압전압 발생회로에 대하여 설명한다.

이때 승압전압은 워드라인 드라이버의 셀프-부스트 앤모스 트랜지스터의 게이트에 전달하기 위한 것이다.

도 10은 본 발명 제 2 실시예에 따른 승압전압 발생을 위한 워드라인 드라이버 게이트 부스트 파워 발생부의 회로 구성도이고, 도 11은 도 10을 컨트롤하기 위한 워드라인 드라이버 게이트 컨트롤 회로부의 회로도이다.

워드라인 드라이버 게이트 부스트 파워 발생부는 도 10에 도시된 바와 같이 도6의 워드라인 부스트 컨트롤 회로부(61)가 워드라인 드라이버 게이트 컨트롤 회로부(101)로 대체되고, BCON1과 BCON2와 WLPWR 신호가 각각 WLGC1과 WLGC2와 WLG 신호로 대체되고, 레벨쉬프터(62)가 구비되지 않는것만 제외하고는 도6의 회로 구성과 동일하다.

이때 WLGC1과 WLGC2 신호는 제1, 제2워드라인 드라이버 게이트 컨트롤 신호를 의미한다.

그리고 도 11에 도시된 워드라인 드라이버 게이트 컨트롤 회로부(101)의 공급전압 감지부(110)와 제3, 제4신호발생부(111,112)는 도 7에 도시된 공급전압 감지부(70)과 제1, 제2신호발생부(71,72)와 그 구성이 각각 동일하다.

단지 도6과 도7에서는 워드라인 승압 제어 신호로 WLBCON 신호만을 받아서 구동하였는데 도10과 도11에서는 WLBCON1과 WLBCON2의 신호를 받아서 구동하고, 제4낸드게이트(NAND4)가 각각 N5노드와 WLBCON2의 신호를 받아서 동작한다는 것이다.

상기에서 공급전압 감지부(110)의 출력노드인 N5는 도 12에 도시한 바와 같이 임계전압(Vlimit)이하에서는 하이 레벨을 유지한다.

그리고 WLBCON2의 신호에 의해 제4낸드게이트(NAND4)의 출력파형이 결정되고,

제4낸드게이트의 출력파형에 의해 WLGC1, WLGC2 신호가 결정된다.

즉, 도 12에 도시된 WLGC1은 로우레벨을 나타내는 WLGCON2의 시작 에지(Start Edge)만 지연시킨 파형이고, WLGC2는 로우레벨을 나타내는 WLGCON2의 앤드 에지(End Edge)폭만큼을 더 지연하여 연장시킨 파형이다.

도 11의 각 구성부의 기본동작은 앞서 설명한 도 7의 각 구성부의 기본동작과 동일하다.

그리고 도 10과 도 12에서 WLG의 승압동작 원리는 도 6과 도 8의 WLPWR의 승압동작 원리와 동일한 것으로 WLGC2가 로우 펄스인 구간동안 WLGC1은 하이 펄스를 발생시켜서 제2강유전체 커패시터(FC2)에 저장된 충전전하가 'B'와 'F' 구간동안 WLG 신호 전압을 올리게 된다.

이후에 승압된 WLG 신호가 외부전원인 VCC 레벨로 천이하면 워드라인(WL)신호가 활성화된다.

다음에 도 10과 도 11과 도 13에 도시한 바와 같이 전원전압이 임계전압(Vlimit) 이상이면 WLGCON1 신호가 하이레벨인 구간 동안만 N5노드가 로우레벨을 출력한다.

임계전압 이상에서 N5노드가 로우레벨일 경우 WLBCON2의 신호에 상관없이 제4낸드게이트(NAND4)의 출력단인 N6노드의 신호와 WLGC2와 WLG는 하이레벨(VCC)을유지하고, WLGC1은 로우레벨(VSS)를 유지한다.

상기와 같이 전원전압이 임계전압 이상일때는 WLG는 승압전압을 발생시키지 않고 하이레벨(VCC)을 유지하게된다.

다음에 도 4와 도 5의 워드라인/플레이트 라인 드라이버의 회로 구성에 대하여 설명한다.

도 14는 도 4와 도 5의 워드라인/플레이트 라인 드라이버의 회로 구성도이다.

워드라인/플레이트 라인 드라이버는 도 14에 도시된 바와 같이 로우 선택 디코더인 X-디코더와, 앤모스와 피모스로 구성되어 플레이트 라인 구동신호(PLD)를 플레이트 라인(PL(L)이나 PL(R))에 전달하기 위한 트랜스퍼 게이트와, 디스에이블신호(ENB)를 게이트에 입력받고 트랜스퍼 게이트의 타단과 접지전압단 사이에 구성된 제17앤모스 트랜지스터와, 워드라인 드라이버 구동신호(WLD)를 워드라인에 전달하는 스위칭 역할을 하는 제18앤모스 트랜지스터(NM18)와, 워드라인 드라이버 게이트 컨트롤 신호(WLG)를 입력받아서 제18앤모스 트랜지스터(NM18)의 스위칭 동작을 제어하기 위한 제19앤모스 트랜지스터(NM19)와, X-디코더의 디제이블 신호(ENB)를 게이트에 입력받고 워드라인(WL)과 접지전압(VSS)단 사이에 구성된 제20앤모스 트랜지스터(NM20)로 구성된다.

상기에서 트랜스퍼 게이트는 X-디코더의 인에이블 신호(EN)를 앤모스에 입력받고, 디스에이블신호(ENB)를 피모스에 각각 입력 받아서 구동하며 플레이트 라인 구동신호(PLD)를 좌측 또는 우측의 플레이트 라인(PL(L), PL(R))에 전달하기 위한 것이다.

그리고 제19앤모스 트랜지스터(NM19)는 X-디코더의 인에이블 신호(EN)를 제18앤모스 트랜지스터의 게이트에 전달하는 역할을 한다.

상기에서 X-디코더는 워드라인과 플레이트 라인에 공통으로 사용된다.

상기 워드라인/플레이트 라인 드라이버의 동작을 설명하면 다음과 같다.

해당 로우 어드레스가 활성화되면 인에이블 신호(EN)는 하이(high)를 출력하고, 디스에이블신호(ENB)는 로우(low)를 출력한다.

그리고 X-디코더의 인에이블 신호가 하이를 출력할 때 WLG의 전압의 상태에 따라서 제18앤모스 트랜지스터(NM18)의 게이트 노드의 전압이 결정된다.

즉, 제18앤모스 트랜지스터(NM18)의 게이트 노드의 전압은 WLG-αVtn을 난타낸다. 이때 Vtn은 앤모스 트랜지스터의 문턱전압이고, α는 1.0이상의 값을 갖는다.

따라서 저전압 동작의 경우 제18앤모스 트랜지스터(NM18)의 게이트 노드의 전압이 너무 낮으면 즉, 제18앤모스 트랜지스터(NM18)의 문턱전압보다 낮으면 제18앤모스 트랜지스터(NM18)는 턴오프 상태가 되므로, WLD 신호가 워드라인에 전달되지 못한다.

반대로 WLG 신호를 충분히 크게하면 X-디코더의 인에이블 신호(EN)가 제18앤모스 트랜지스터(NM18)의 게이트 노드에 충분히 전달되어 제18앤모스 트랜지스터(NM18)를 턴온시킬 수 있으므로 WLD 신호가 워드라인에 충분히 전달된다.

다음에 도 4와 도 5의 칼럼 선택부(C/S:Column Select)의 구성에 대하여 설명한다.

도 15는 도 4와 도 5의 칼럼 선택부의 회로 구성도이다.

칼럼 선택부는 도 15에 도시한 바와 같이 데이터 버스(io<m>)(m은 임의의 수로 0≤m≤7 범위의 정수를 나타냄)의 데이타를 비트라인(Bl<x>)이나 비트라인(Bl<x+1>)(x는 임의의 수로 0≤x≤14 범위의 정수를 나타냄)으로 전달하도록 칼럼 디코더의 제 1, 제 2 선택신호인 YSEL<n>과 YSEL<n+1>를 각각 받아 스위칭 동작하는 두 개의 앤모스 트랜지스터로 구성되었다.

즉, 칼럼선택부의 단위 구성은 한 개의 데이터 버스에 두 개의 비트라인이 묶여있고, 두 개의 비트라인중 한 개를 선택하기 위해 제1, 제2 선택신호(YSEL<n>, YSEL<n+1>)의 제어를 받아 동작하는 두 개의 앤모스 트랜지스터로 구성되었다.

전체적인 칼럼 선택부는 상기 단위 구성이 반복 배열되어 있다.

이때, 상기 제 1 선택신호(YSEL<n>)의 제어를 받는 앤모스 트랜지스터는 첫 번째(또는 홀수번째) 비트라인마다 배치되고, 상기 제 2 선택신호(YSEL<n+1>)의 제어를 받는 앤모스 트랜지스터는 두 번째(또는 짝수번째) 비트라인마다 배치되어, 서로 한 비트라인을 건너서 하나씩 배치된다.

상기에서와 같이 io<m>를 YSEL<n>과 YSEL<n+1>이 같이 이용하므로써 io<0> 버스 처리 레이아웃이 좋아진다.

상기와 같은 본 발명 불휘발성 강유전체 메모리 장치의 승압전압 발생회로및 그 발생방법은 다음과 같은 효과가 있다.

첫째, 저(低)전원전압 영역(전원전압이 임계전압 이하인 영역)에서는 전원전압(VCC)보다 높은 전압(VCC+αVtn)을 강유전체 커패시터를 이용하여 발생시켜서 셀의 워드라인 및 워드라인 드라이버의 셀프 부스트 앤모스 트랜지스터에 공급하므로써 승압된 워드라인 신호에 의한 셀의 동작을 안정적으로 하였다.

둘째, 전원전압이 정상(normal)영역일때는 전원전압(VCC)만을 이용하여 셀을 동작시키므로 고전압에 의한 씨모스 소자의 특성 열화를 방지하도록 하였다.

셋째, 강유전체 커패시터를 이용하여 승압전압을 발생시키는 것이므로 승압용 커패시터의 면적을 획기적으로 줄일 수 있고, 따라서 레이아웃 면적이 작아서 칩 코스트를 줄이기에 용이하다.

Claims

칩인에이블 신호가 활성화된 액티브 구간동안 전압 승압(boost) 조정신호를 받아서 전원전압이 임계전압(Vlimit) 이하인지 이상인지를 감지하는 공급전압 감지부와,

상기 공급전압 감지부와 상기 전압 승압 조정신호를 논리연산하는 제1연산부와,

상기 제1연산부의 신호를 받아서 상기 전압 승압 조정신호의 시작 에지(Start edge)와 엔드 에지(End edge)만을 각각 지연시켜서 제1, 제2승압 제어신호를 출력하는 제1, 제2신호출력부와,

상기 전원전압이 임계전압 이하일 때 어드레스 디코더의 활성화 신호와 상기 제1, 제2승압 제어신호를 입력받아서 상기 전원전압보다 승압된 전압을 발생시키는 강유전체 커패시터를 포함하여 구성된 전압 발생 회로를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로.
제 1 항에 있어서, 상기 전압 승압 조정신호는 상기 공급전압 감지부와 상기 제1연산부를 모두 제어하는 단일의 신호이거나,

상기 공급전압 감지부만을 제어하기 위한 제1전압 승압 조정신호와, 상기 제1연산부만을 제어하기 위한 제2전압 승압 조정신호의 두 개의 신호인 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로.
제 1 항에 있어서, 상기 전압 발생 회로는

상기 제1승압 제어신호와 상기 어드레스 디코더의 활성화 신호를 논리연산하는 제2연산부와,

상기 제2연산부의 신호를 반전하여 출력하는 제1인버터와,

상기 어드레스 디코더의 활성화 신호를 반전하여 출력하는 제2인버터와,

상기 제2승압 제어신호와 상기 제2인버터의 신호를 논리연산하는 제3연산부와,

상기 제3연산부의 신호를 반전하여 출력하는 제3인버터와,

상기 제3인버터의 신호를 입력받아 동작하는 제1씨모스 인버터와,

일단은 상기 제1인버터에 연결되고 타단은 상기 제1씨모스 인버터에 연결된 제1강유전체 커패시터(FC1)와,

상기 제1씨모스 인버터의 출력신호를 게이트에 입력받고 상기 전원전압단과 상기 제1강유전체 커패시터의 타단에 연결된 제1피모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로.
제 3 항에 있어서, 상기 제1씨모스 인버터를 구성하는 피모스 트랜지스터와 상기 제1피모스 트랜지스터는 같은 N웰내에 구성하고, 다른 피모스 트랜지스터의 N웰과는 격리되어 형성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로.
제 1 항에 있어서, 상기 불휘발성 강유전체 메모리 장치의 승압전압 발생회로는 상기 전원전압보다 승압된 전압을 워드라인 드라이버의 셀프-부스트 앤모스 트랜지스터의 게이트에 전달하기 위해 워드라인/플레이트 라인 드라이버를 더 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생회로.
전원전압이 임계전압(Vlimit)보다 작은 영역에서 칩인에이블 신호가 활성화된 액티브 구간동안 전압 승압(boost) 조정신호를 출력하는 단계,

상기 전압 승압 조정신호의 시작 에지(Start edge)와 엔드 에지(End edge)만을 각각 지연시켜서 제1, 제2승압 제어신호를 출력하는 단계,

강유전체 커패시터를 포함하여 구성된 전압 승압발생 회로에 상기 제1, 제2승압 제어신호를 입력하여서 상기 전원전압보다 승압된 전압을 발생시키는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.
제 6 항에 있어서, 상기 전원전압보다 승압된 전압은 레벨쉬프터와 워드라인 드라이버를 거쳐서 셀어레이부의 워드라인에 출력되거나, 워드라인 드라이버의 셀프-부스트(Self-boost) 앤모스 트랜지스터의 게이트에 전달되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.
전원전압이 임계전압(Vlimit)보다 작은 영역일 때 칩인에이블 신호가 활성화된 액티브 구간동안 일정폭의 하이레벨을 갖는 워드라인 승압(boost) 조정신호를 출력하는 단계,

상기 워드라인 승압 조정신호의 시작 에지(Start edge)만을 지연시켜서 하이레벨의 제1승압 제어신호를 출력하는 단계,

상기 제1승압 제어신호를 출력함과 동시에 상기 전압 승압 제어신호의 엔드 에지(End edge)만큼의 폭을 더 지연/연장시켜 로우레벨의 제2승압 제어신호를 출력하는 단계,

강유전체 커패시터를 포함하여 구성된 승압발생 회로에 어드레스 디코더의 활성화 신호 및 상기 제1, 제2승압 제어신호를 입력하여서 상기 제1승압 제어신호가 하이레벨일 때만 상기 전원전압보다 승압된 전압을 발생시키는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.
전원전압이 임계전압(Vlimit)보다 작은 영역에서 칩인에이블 신호가 활성화된 액티브 구간동안 일정폭의 하이레벨을 갖는 워드라인 드라이버의 제1전압 승압(boost) 조정신호를 출력하는 단계,

상기 하이레벨의 제1전압 승압 조정신호를 출력하는 동안 로우레벨→하이레벨→로우레벨의 제2전압 승압 조정신호를 출력하는 단계,

상기 제2전압 승압 조정신호의 시작 에지(Start edge)만을 지연시켜서 하이레벨의 제1승압 제어신호를 출력하는 단계,

상기 제1승압 제어신호를 출력함과 동시에 상기 제2전압 승압 제어신호의 엔드 에지만큼의 폭을 더 지연/연장시켜 로우레벨의 제2승압 제어신호를 출력하는 단계,

강유전체 커패시터를 포함하여 구성된 승압발생 회로에 어드레스 디코더의 활성화 신호 및 상기 제1, 제2승압 제어신호를 입력하여서 상기 제1승압 제어신호가 하이레벨일 때만 상기 전원전압보다 승압된 전압을 발생시키는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.
제 9 항에 있어서, 상기 전원전압보다 승압된 전압은 셀어레이부의 워드라인에 워드라인 구동신호의 전달여부를 제어하기 위한 워드라인 드라이버의 셀프-부스트 앤모스 트랜지스터의 게이트에 인가되는 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.
제 9 항에 있어서, 상기 전원전압 보다 승압된 전압은 셀어레이부의 워드라인에 하이레벨의 펄스가 발생되기 전에 발생되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 승압전압 발생방법.