JP6541360B2 - 半導体装置 - Google Patents

Description

本発明の一形態は、半導体装置、その駆動方法、およびその作製方法等に関する。

本発明の一形態は、上記の技術分野に限定されない。明細書、図面および特許請求の範囲（以下、”本明細書等”と呼ぶ。）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの作製方法を一例として挙げることができる。

半導体集積回路の一つとして、出荷後にユーザがプログラミングすることにより回路機能を一度あるいは複数回変更することが可能なプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が知られている。ＰＬＤは、コンフィギャラブル回路、コンフィギャラブル・デバイスともよばれることがある。回路機能を複数回変更することが可能なＰＬＤ回路を、特に、リコンフィギャラブル（再構成可能）回路と呼ぶ場合がある。

ＰＬＤとしては、例えば、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられる。

ＰＬＤは、プログラマブル・ロジック・エレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（ＰＳＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）を有している。ＰＬＤは、各ＰＬＥの機能や、ＰＳＥによるＰＬＥ間の接続構造を、製造後においてユーザがプログラミングにより変更することで、回路構成が切り換えられ、その機能を変更することができる。ＰＬＥの機能やこの接続構造を設定するデータは、コンフィギュレーション・データと呼ばれ、このデータを格納する記憶回路はコンフィギュレーション・メモリと呼ばれている。コンフィギュレーション・メモリに格納されている設定データを書き込むことをコンフィギュレーションと呼ぶ。

ＰＬＤが組み込まれているシステムの稼働中にＰＬＤの回路構成を切り換える技術、所謂動的再構成（ダイナミック・リコンフギュレーション）技術が知られている。動的再構成の方法の１つとして、マルチコンテキスト方式と呼ばれる方法が知られている。マルチコンテキスト方式とは、ＰＬＤに、複数の回路構成に対応するコンフィギュレーション・データの複数のセットを格納し、使用するコンフィギュレーション・データのセットを切り換えることでＰＬＤの回路構成を切り換える方式である。

ＰＬＤの微細化に伴い、消費電力の増加が問題となる。この問題への解決手段として、例えば、特許文献１では、パワー・ゲーティング・スイッチを用いて、未使用または非アクティブな回路ブロックへの電源供給を停止している。例えば、特許文献１では、回路構成の変更に合わせて、酸化物半導体が用いられたプログラム素子により、回路構成に寄与しないブロックへの電源供給を停止している。例えば、特許文献２では、コンフィギュレーション・データを格納するメモリセルに、酸化物半導体膜を有するトランジスタを設けることで、リフレッシュ動作が不要な構成としている。

特開２０１１−１７２２１４号公報 特開２０１２−１８６７９７号公報

マルチコンテキスト方式のＰＬＤ（以下、”ＭＣ−ＰＬＤ”と呼ぶ場合がある。）では、コンフィギュレーション・メモリは、複数のコンテキストを格納できるメモリ構造を有している。具体的には、コンフィギュレーション・メモリは、コンテキスト数に応じたメモリセルを有しており、コンテキストを選択する信号に基づいて、使用するコンテキストに対応したコンフィギュレーション・データをメモリセルから読み出す。マルチコンテキスト方式に対応したコンフィギュレーション・メモリを、ここでは、”ＭＣ−ＣＦＧＭ”と呼ぶ場合がある。図９に、ＭＣ−ＣＦＧＭの一例を示す。図９は、コンテキスト数が２の例を示す。

図９に示すように、ＭＣ−ＣＦＧＭ１は、２つのメモリセル（ＭｅｍＣ）１、トランジスタＭ１、トランジスタＭ２、および回路３を有する。以下、２つのコンテキストを識別番号、”０”、”１”で区別する。また、これに準じて、信号や配線等にも、［０］、［１］を付す。また、符号を付した構成要素に［０］、［１］をつけて識別する場合、その符号の記載を省略する場合がある。

ノードＮ０は、ＭＣ−ＣＦＧＭ１の出力ノードである。ノードＮ１は、ＭｅｍＣ［０］の出力ノードであり、ノードＮ２は、ＭｅｍＣ［１］の出力ノードである。トランジスタＭ１、トランジスタＭ２は、それぞれ、信号Ｃｏｎｔｅｘｔ［０］、信号Ｃｏｎｔｅｘｔ［１］により、その導通状態が制御される。トランジスタＭ１、トランジスタＭ２はパストランジスタとして機能することが可能である。トランジスタＭ１は、ノードＮ１とノードＮ０間の導通状態を制御することが可能であり、トランジスタＭ２は、ノードＮ２とノードＮ０間の導通状態を制御することが可能である。ノードＮ０の電位レベルが、使用するコンテキストに対応したコンフィギュレーション・データに対応する。

トランジスタＭ１、Ｍ２がｎチャネル型トランジスタであるＭＣ−ＣＦＧＭ１において、ＭｅｍＣ［０］またはＭｅｍＣ［１］から高（Ｈ）レベルのデータが出力される場合、ノードＮ０の電位は、ノードＮ１またはノードＮ２と同じ電位まで上昇せず、トランジスタＭ１、Ｍ２のしきい値電圧分低下してしまう。このようなノードＮ０の電位の低下は、ＭＣ−ＣＦＧＭ１を組み込んだＰＬＤの誤動作を招く恐れがある。ＰＬＤの駆動電圧が低電圧であると、この問題が顕在化する。そのため、ノードＮ０でＨレベルの電位をより確実に出力するため、例えば、図９に示すような回路３が出力ノードＮ０に設けられる。回路３は、キーパー回路と呼ばれる場合がある。図９の例では、回路３は、トランジスタＭｐ３およびインバータＩＮＶ３を有する。ＶＨ１は、高電源電位である。

ノードＮ１がＨレベルであり、トランジスタＭ１がオン状態、トランジスタＭ２がオフ状態の場合を想定する。この場合、回路３において、ノードＮ０はＨレベルとなるため、インバータＩＮＶ３の出力は低（Ｌ）レベルとなり、トランジスタＭｐ３が導通状態となる。これにより、ノードＮ０に高電源電位ＶＨ１を供給することができる。つまり、トランジスタＭ１のしきい値電圧の影響をうけずに、ノードＮ０にＶＨ１の電位を与えることができる。

また、トランジスタＭ１、トランジスタＭ２がｐチャネル型トランジスタの場合は、これらトランジスタのしきい値電圧によるノードＮ０の電位の上昇を防止するため、回路３において、トランジスタＭｐ３をｎチャネル型とし、ＶＨ１の代わりに、低電源電位を供給すればよい。

回路３を用いることで、ノードＮ０の電位をトランジスタＭ１、トランジスタＭ２のしきい値電圧の影響を受けない電位にすることが可能である。しかしながら、回路３では、ＶＨ１の供給、インバータＩＮＶ３への電源電位の供給により電力が消費されてしまう。特に、ＰＬＤを低電圧で駆動する場合、回路３での消費電力量が問題となる。

本発明の一形態の課題の１つは、新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することである。例えば、本発明の一形態の課題の１つは、コンフィギュレーション・メモリとして機能することが可能な新規な半導体装置を提供することである。例えば、本発明の一形態の課題の１つは、消費電力を低減することが可能な半導体装置、または同駆動方法を提供することである。例えば、本発明の一形態の課題の１つは、誤動作を抑制することが可能な半導体装置、または同駆動方法を提供することである。

なお、列記された課題以外の課題も、明細書、図面、及び特許請求の範囲等の記載から、自ずと明らかとなるものであり、明細書、図面、及び特許請求の範囲等の記載から、本発明の各形態について、これら以外の課題を抽出することが可能である。また、本発明の一形態は、これらの課題の全てを解決する必要はない。

本発明の一形態は、第１の出力ノードと、ｋ個の第１の回路と（ｋは２以上の整数）、を有する半導体装置であって、第１の回路は、第２の出力ノードを有する第１のメモリ回路と、第１のトランジスタと、第２のトランジスタと、キャパシタとを有し、ｋ個の第１の信号は、それぞれ、互いに異なるｋ個の第１の回路の何れか１に入力され、キャパシタの一方の端子は第１の出力ノードに電気的に接続され、キャパシタの他方の端子は第２の出力ノードに電気的に接続され、第１のトランジスタは第１の出力ノードと第２の出力ノードとの間の導通状態を制御することができる機能を有し、第２のトランジスタは、第１のトランジスタのゲートへの第１の信号の供給を制御することができる機能を有する半導体装置である。本形態において、ｋ個の第１の回路において、前記第２のトランジスタは、共通の第２の信号により導通状態が制御されていてもよい。

なお、本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。

本発明の一形態により、新規な半導体装置、新規なその駆動方法、または新規なその作製方法等を提供することができる。例えば、本発明の一形態により、コンフィギュレーション・メモリとして機能することが可能な新規な半導体装置を提供することが可能になる。例えば、本発明の一形態により、消費電力を低減することが可能な半導体装置、または同駆動方法を提供することが可能にある。例えば、本発明の一形態により、誤動作を抑制することが可能な半導体装置、または同駆動方法を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

マルチコンテキスト方式のコンフィギュレーション・メモリの構成例を示す回路図。 図１のコンフィギュレーション・メモリの駆動方法の一例を示すタイミングチャート。 信号を生成する機能を有する回路の構成の一例を示す回路図。 Ａ、Ｂ：メモリセルの構成の一例を示す回路図。 ＦＰＧＡの構成の一例を示すブロック図。 ＰＬＥの構成の一例を示すブロック図。 スイッチ回路（ＳＷＣ）の構成の一例を示す回路図。 ルーティングスイッチ（ＭＣ−ＲＳ）の構成の一例を示す回路図。 マルチコンテキスト方式のコンフィギュレーション・メモリの一例を示す回路図。 半導体装置の構成の一例を示す断面図。 半導体装置の構成の一例を示す断面図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 Ａ−Ｆ：電子機器の一例を説明する図。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

また、電気的に接続されているとは、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっていることを含む。よって、２つの構成要素が接続しているとは、それらが直接接続している回路構成に限定されるものではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して、それらが電気的に接続している回路構成も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このように、一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。

例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ソースまたはドレインとして機能する２つの端子は、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、一方がソースとして機能し、他方がドレインとして機能する。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースとドレインが入れ替わる場合がある。

以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方をソースに、他方をドレインに限定して説明する場合がある。ｎチャネル型トランジスタの場合、Ｈレベルの信号および電源電位が主として入力される端子（電極）をドレインと呼び、Ｌレベルの信号および電源電位が主として入力される端子（電極）をソースと呼ぶことにする。ｐチャネル型トランジスタの場合は、その逆である。もちろん、駆動方法によっては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書での記載に限定されるものではない。

本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタを用いることもできる。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

本明細書において、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。

また、本明細書において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の信号、電圧、電位、回路、素子等についても同様である。

また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

（実施の形態１）
本実施の形態では、半導体装置の一例としてＰＬＤについて説明する。ここでは、一例として、マルチコンテキスト方式のＰＬＤ（ＭＣ−ＰＬＤ）について説明する。

＜＜コンフィギュレーション・メモリ＞＞
まず、ＭＣ−ＰＬＤに組み込むことが可能なメモリ装置について説明する。図１は、コンフィギュレーション・メモリの構成の一例を示す回路図である。ＭＣ−ＰＬＤのコンフィギュレーション・メモリは、少なくともコンテキスト数と同数のメモリセルを有している。図１には、一例として、コンテキスト数２のデータセットを格納することが可能なデバイス構造のメモリ装置を示している。

＜コンフィギュレーション・メモリの構成例＞
図１に示すように、コンフィギュレーション・メモリ（ＭＣ−ＣＦＧＭ）１０は、２つのメモリセル（ＭｅｍＣ）１１、トランジスタＭ１０、トランジスタＭ１１、回路１３および回路２０を有する。

ＭｅｍＣ１１は、データを記憶することが可能なメモリ回路である。２つのＭｅｍＣ１１の一方は、コンテキスト”０”のコンフィギュレーション・データを格納するメモリセル（ＭｅｍＣ［０］）であり、他方は、コンテキスト”１”のコンフィギュレーション・データを格納するメモリセル（ＭｅｍＣ［１］）である。

ノードＮ０は、ＭＣ−ＣＦＧＭ１０の出力ノードであり、信号ｏｕｔが出力される。ノードＮ１は、ＭｅｍＣ［０］の出力ノードであり、ノードＮ２は、ＭｅｍＣ［１］の出力ノードである。ＭＣ−ＣＦＧＭ１０は、入力ノード（ａ１、ａ２、ａ３、ａ４）を有する。これら入力ノードａ１−ａ４には、それぞれ、ＭＣ−ＣＦＧＭ１０を制御する機能を有する信号（Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］、ｂｗ、ｒｓｔ）が入力される。

ここでは、回路構成やその動作の理解を容易にするため、トランジスタのソースとドレインを区別することとする。上述したように、トランジスタに印加される電位や、その導電型によって、ソースおよびドレインが入れ替わる場合がある。

トランジスタＭ１０、トランジスタＭ１１は、それぞれ、パストランジスタとして機能させることが可能である。トランジスタＭ１０は、ノードＮ１とノードＮ０間の導通状態を制御することが可能なスイッチとして機能する。トランジスタＭ１０のゲートは回路２０に接続され、そのソースはノードＮ１に接続され、そのドレインはノードＮ０に接続されている。トランジスタＭ１１は、ノードＮ２とノードＮ０間の導通状態を制御することが可能なスイッチとして機能する。トランジスタＭ１１のゲートは、回路２０に接続され、そのソースはノードＮ２に接続され、そのドレインはノードＮ０に接続されている。

回路１３は、ノードＮ０の電位レベルをＨレベルまたはＬレベルにする回路（リセット回路）として機能させることが可能である。ここでは、回路１３は、ノードＮ０の電位レベルをＬレベルにリセットする回路として設けられている。回路１３は、トランジスタＭ１３を有する。トランジスタＭ１３は、ノードＮ０と低電源電位ＶＳＳ１が供給される配線間の導通状態を制御することが可能なスイッチとして機能する。トランジスタＭ１３のゲートはノードａ４に接続され、そのソースはＶＳＳ１が供給される配線に接続され、そのドレインはノードＮ０に接続されている。

回路２０は、トランジスタＭ１０およびトランジスタＭ１１の導通状態を制御する機能を有する回路である。別言すると、回路２０は、コンテキストを切り換える機能を有している回路ともいうことができ、コンテキスト選択回路あるいはコンテキスト切り換え回路と呼ぶことができる。回路２０は、トランジスタＭ２０、トランジスタＭ２１、キャパシタＣ２０およびキャパシタＣ２１を有する。

トランジスタＭ２０のゲートはノードａ３に接続され、そのソースはトランジスタＭ１０のゲート（ノードＮ３）に接続され、そのドレインはノードａ１に接続されている。トランジスタＭ２１のゲートはノードａ３に接続され、そのソースはトランジスタＭ１１のゲート（ノードＮ４）に接続され、そのドレインはノードａ２に接続されている。トランジスタＭ２０は、ノードａ１とノードＮ３間の導通状態を制御するスイッチとして機能し、トランジスタＭ２１は、ノードａ２とノードＮ４間の導通状態を制御するスイッチとして機能する。

キャパシタＣ２０は、ノードＮ３の電位を保持するための保持容量として機能することができる。その２つの端子の一方はノードＮ３に接続され、他方はノードＮ０に接続されている。キャパシタＣ２１は、ノードＮ４の電位を保持するための容量として機能することができる。その２つの端子の一方はノードＮ４に接続され、他方はノードＮ０に接続されている。

回路２０において、信号（Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］）は、コンテキストを切り換えるコンテキスト選択信号として用いることが可能である。信号ｂｗは、トランジスタＭ２０、トランジスタＭ２１の導通状態を制御する信号として用いることが可能である。また、回路１３において、信号ｒｓｔは、ノードＮ０の電位をＬレベルまたはＨレベルにリセットする動作を制御するリセット信号として用いることが可能である。

回路２０は、パストランジスタのゲートの電位を保持する、あるいはゲートに電位を供給するための回路を、少なくともコンテキストの数（パストランジスタの数）有している回路ということができる。図１の例では、このような回路を２つ有している。具体的には、回路２０は、トランジスタＭ１０のゲートに接続されている回路２１［０］と、トランジスタＭ１１のゲートに接続されている回路２１［１］を有する。よって、図１に示すように、ＭＣ−ＣＦＧＭ１０は、ＭｅｍＣ１１、パストランジスタ、および回路２１を、それぞれ、少なくともコンテキスト数と同数有するメモリ装置ということもできる。

回路２１［０］は、信号ｂｗにより導通状態が制御されるトランジスタＭ２０、およびトランジスタＭ１０のゲートに接続されているキャパシタＣ２０を有する回路である。回路２１［１］は、信号ｂｗにより導通状態が制御されるトランジスタＭ２１、およびトランジスタＭ１１のゲートに接続されているキャパシタＣ２１を有する回路である。回路２１［０］、２１［１］において、トランジスタＭ２０、Ｍ２１は、トランジスタＭ１０、Ｍ１１のゲートへの信号Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］の供給を制御するスイッチとして機能させることができる。

＜コンフィギュレーション・メモリの駆動方法例＞
図２を参照して、ＭＣ−ＣＦＧＭ１０の駆動方法の一例を説明する。ここでは、トランジスタ（Ｍ１０、Ｍ１１、Ｍ２０、Ｍ２１）がｎチャネル型トランジスタの場合の駆動方法例を示す。図２は、ＭＣ−ＣＦＧＭ１０の動作例を示すタイミングチャートである。図２には、入力信号（Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］、ｂｗ、ｒｓｔ）の波形、およびノード（Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ４）の電位の変化を示す。また、ＶＤＤは高電源電位であり、ＶＳＳは低電源電位である。ΔＶは、トランジスタＭ１０のゲートの結合容量の容量値等で決まる値を持つ。なお、ノードＮ１、Ｎ２のハッチングで示されている領域は、電位レベル（データ値）が不定であることを表している。ｔ０、ｔ１等は時刻を表している。

図２の例では、コンフィギュレーション動作（ｔ０−ｔ１）、コンテキスト０動作（ｔ１−ｔ２）、コンテキスト１動作（ｔ３−ｔ４）、コンテキスト０動作（ｔ５−ｔ６）が行われている。なお、コンテキスト動作とは、指定されたコンフィギュレーション・データのセットによる回路構成でＰＬＤを動作させるモードである。コンテキストｈ動作（ｈは０または１）とは、コンテキスト”ｈ”のデータセットによる回路構成でＰＬＤが動作するモードであり、ＭＣ−ＣＦＧＭ１０では、ＭｅｍＣ［ｈ］に格納されているコンフィギュレーション・データを常時読み出す動作が行われる。

（コンフィギュレーション動作：ｔ０−ｔ１）
時刻ｔ０でコンフィギュレーションが開始する。ｔ０−ｔ１では、ｒｓｔがＨレベルとなり、ノードＮ０は、Ｌレベルに固定される。Ｃｏｎｔｅｘｔ［０］及びＣｏｎｔｅｘｔ［１］は、Ｌレベルに固定される。この期間に、ＭｅｍＣ［０］およびＭｅｍＣ［１］にそれぞれ、コンフィギュレーション・データが書き込まれる。ここでは、ＭｅｍＣ［０］にデータ値”１”（Ｈレベル）のデータを書き込み、ＭｅｍＣ［１］にデータ値”０”（Ｌレベル）のデータを書き込むこととする。コンフィギュレーション・データの書き込みが終了すると、ＭｅｍＣ［０］の出力ノードＮ１はＨレベルとなり、ＭｅｍＣ［１］の出力ノードＮ２はＬレベルに固定される。

図２の例では、ＭＣ−ＣＦＧＭ１０が動作している期間、ｂｗはＨレベルとなっている。そのため、トランジスタＭ２０、およびトランジスタＭ２１は導通状態となっている。

（コンテキスト０動作：ｔ１−ｔ２）
時刻ｔ１において、コンフィギュレーション動作が終了する。ｔ１−ｔ２では、Ｃｏｎｔｅｘｔ［０］がＨレベルとなり、ｒｓｔがＬレベルとなり、Ｃｏｎｔｅｘｔ［１］はＬレベルのままである。時刻ｔ１で、トランジスタＭ２０を介してノードＮ３へのＶＤＤの書き込みが開始し、かつ、トランジスタＭ２１を介してノードＮ４にはＬレベルの電位の書き込みが開始する。これにより、トランジスタＭ１０のオン抵抗が低下し、トランジスタＭ１１のオン抵抗が高いままである。ノードＮ０の電位が上昇して、ノードＮ３の電位がＶＤＤ＋ΔＶとなることで、ノードＮ０の電位はＶＤＤとなる。

ノードＮ３の電位の上昇に伴い、トランジスタＭ２０のソースーゲート間の電圧がしきい値電圧未満となると、トランジスタＭ２０は非導通状態となる。これによりノードＮ３は電気的に浮遊状態となるので、キャパシタＣ２０等の容量結合により、ノードＮ３の電位はＶＤＤの電位よりも高くなる（ブースティング動作）。このときのノードＮ３の電位はＶＤＤ＋ΔＶとなる。ノードＮ３の電位がＶＤＤ＋ΔＶとなることで、トランジスタＭ１０は導通状態となり、ノードＮ０は、ノードＮ１の電位に対応する電位が書き込まれる。容量結合により増加する電位ΔＶは、トランジスタＭ１０のしきい値電圧以上の値とすることが好ましい。このような値を持つように、キャパシタＣ２０の容量値等を決定すればよい。これにより、ノードＮ０にＨレベルのデータを書き込む場合に、ノードＮ０の電位を、トランジスタＭ１０のしきい値電圧分電圧降下させることなく、ＶＤＤとすることができる。

この様に、回路２１［０］では、Ｈレベルのデータの読み出し時に、ブースティング効果により、パストランジスタ（Ｍ１０）のゲートの電位を、ＶＤＤよりも高い電位に上昇させることができる。これは、回路２１［１］でも同様である。回路２０を設けることで、パストランジスタ（Ｍ１０、Ｍ１１）のしきい値電圧の影響を受けずに、ＭＣ−ＣＦＧＭ１０からＶＤＤを出力することが可能になる。その結果、ＭＣ−ＣＦＧＭ１０を組み込んだＰＬＤの誤動作を抑制することが可能に、あるいは最少化することが可能になる。また、このＰＬＤの駆動電圧を低下することが可能になるため、信頼性を確保しつつ、ＰＬＤ全体の消費電力を削減することが可能になる。

（リセット動作：ｔ２−ｔ３）
図２の例では、コンテキスト０動作とコンテキスト１動作の間にリセット動作が行われる。リセット動作は、ｒｓｔをＨレベルにし、Ｃｏｎｔｅｘｔ［０］およびＣｏｎｔｅｘｔ［１］をＬレベルにすることで実行される。トランジスタＭ２０を介して、Ｃｏｎｔｅｘｔ［０］の電位がノードＮ３に書き込まれ、トランジスタＭ２１を介して、Ｃｏｎｔｅｘｔ［１］の電位がノードＮ４に書き込まれる。これにより、ノードＮ３、ノードＮ４はＬレベルとなる。また、トランジスタＭ１３を介してノードＮ０にはＬレベルの電位が書き込まれる。リセット動作により、ＭＣ−ＣＦＧＭ１０の出力信号ｏｕｔはＬレベルの信号となる。

（コンテキスト１動作：ｔ３−ｔ４）
ｔ３−ｔ４では、Ｃｏｎｔｅｘｔ［１］がＨレベルとなり、ｒｓｔがＬレベルとなり、Ｃｏｎｔｅｘｔ［０］はＬレベルのままである。時刻ｔ３において、Ｃｏｎｔｅｘｔ［１］がＨレベル（Ｃｏｎｔｅｘｔ［０］はＬレベルのまま）となり、ｒｓｔ信号がＬレベルとなることで、コンテキスト１動作が開始する。

ノードＮ３はＬレベルのまま維持され、他方ノードＮ４の電位は上昇し、Ｈレベルとなる。これにより、トランジスタＭ１０は非導通状態となり、トランジスタＭ１１は導通状態となる。よって、ノードＮ０はノードＮ２の電位が書き込まれる。リセット動作により、ノードＮ２、ノードＮ０ともＬレベルとなっているため、ノードＮ０からの出力信号ｏｕｔは変化しない。

（リセット動作：ｔ４−ｔ５）
再び、リセット動作が行われ、ノードＮ０、ノードＮ３、およびノードＮ４はＬレベルとなる。

（コンテキスト０動作：ｔ５−ｔ６）
コンテキスト０動作を実行することで、ノードＮ３の電位はＶＤＤ＋ΔＶとなり、ノードＮ４はＬレベルが維持され、ノードＮ０の電位はＶＤＤとなる。

以上述べたように、回路２０は、コンテキストの切り換え機能を備えるとともに、図９の回路３と同様に、パストランジスタ（Ｍ１０、Ｍ１１）のしきい値電圧によるノードＮ０の電位の降下を抑制する機能を有している。

図２の駆動方法例では、コンテキスト動作では、ＭｅｍＣ１１から読み出すデータがＨレベルである場合、トランジスタＭ２０及びトランジスタＭ２１が非導通状態となることで、ノードＮ３及びノードＮ４が電気的に浮遊状態となる。よって、ノードＮ３、ノードＮ４の電圧降下をできるだけ抑制するため、トランジスタＭ２０及びトランジスタＭ２１はリーク電流が非常に小さいトランジスタであることが好ましい。リーク電流が小さいトランジスタとしては、ＯＳトランジスタが挙げられる。ここでは、チャネルが酸化物半導体層に形成されるトランジスタを、ＯＳトランジスタと呼ぶことにする。

ＯＳトランジスタはオフ状態での抵抗（オフ抵抗）が極めて高い。別言するとＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が極めて小さいトランジスタでもある。オフ電流が極めて小さいとは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ（１０×１０^−２１Ａ／μｍ）以下、あるいは１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下とすることが好ましく、１０ｙＡ／μｍ（１０×１０^−２４Ａ／μｍ）以下であることがさらに好ましい。ＯＳトランジスタのオフ電流が極めて小さいのは、チャネルを構成する酸化物半導体がＳｉ、Ｇｅ等の１４族の半導体よりもバンドギャップが広い（３．０ｅＶ以上）からである。これにより、ＯＳトランジスタは、熱励起によるリーク電流が小さくなり、オフ電流が極めて小さくなる。

ＯＳトランジスタは、半導体基板を用いて形成されたトランジスタ（例えば、Ｓｉトランジスタ）等の上に積層して設けることができる。例えば、ＭＣ−ＣＦＧＭ１０において、トランジスタ（Ｍ２０、Ｍ２１）をＯＳトランジスタとし、トランジスタ（Ｍ１０、Ｍ１１、Ｍ１３）をＳｉトランジスタとすることで、回路２０をＭＣ−ＣＦＧＭ１０に設けたことによる面積オーバーヘッドを削減することができる。

＜制御信号生成回路＞
図２の駆動方法例では、リセット動作を制御する信号ｒｓｔ、コンテキストの選択を制御する信号（Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］）のうち、いずれか１つの信号をＨレベルにしている。図３に、このような信号を生成することが可能な回路の一例を示す。

図３に示す回路３０は、回路３８および回路３９を有する。回路３０は、入力信号（Ｃｏｎｔｅｘｔ、ｃｆｇ）から、信号（Ｃｏｎｔｅｘｔ［０］、Ｃｏｎｔｅｘｔ［１］、ｒｓｔ）を生成することが可能な回路である。

回路３８は、入力される信号（ここでは、Ｃｏｎｔｅｘｔ）の遅延信号を生成する機能を有する。回路３８は、例えば、１つのバッファ回路３１、またはカスケード接続されている複数のバッファ回路３１で構成することができる。回路３８で遅延された信号Ｃｏｎｔｅｘｔを信号ＣｏｎｔｅｘｔＤと呼ぶことにする。

回路３９は、入力信号（Ｃｏｎｔｅｘｔ、ｃｆｇ）の論理演算機能を備えたロジック部として機能する。図３の例では、回路３９は、ＮＡＮＤ回路３２、ＯＲ回路３３、ＥＸＯＲ回路３４、ＮＯＲ回路３５、ＮＯＲ回路３６、およびＯＲ回路３７を有する。

信号Ｃｏｎｔｅｘｔは、コンテキスト動作を制御する制御信号として機能させることができる。信号ｃｆｇは、コンフィギュレーション動作を制御する制御信号として機能させることができる。ここでは、ｃｆｇは、コンフィギュレーション動作を行う期間のみＨレベルとなる信号である。

回路３９の動作例を説明する。ＣｏｎｔｅｘｔとＣｏｎｔｅｘｔＤとの否定論理積（ＮＡＮＤ）をとった信号が、ノードＮ３２に出力され、これらの論理和（ＯＲ）を行った信号がノードＮ３３に入力される。ノードＮ３２の電位とｃｆｇの否定論理和（ＮＯＲ）をとった信号がＣｏｎｔｅｘｔ［０］であり、ノードＮ３３の電位とｃｆｇのＮＯＲをとった信号がＣｏｎｔｅｘｔ［１］である。よって、ｃｆｇがＨレベルの期間は、Ｃｏｎｔｅｘｔ［０］及びＣｏｎｔｅｘｔ［１］はＬレベルとなる。また、回路３０の例では、ＣｏｎｔｅｘｔＤの遅延時間分、Ｃｏｎｔｅｘｔ［０］とＣｏｎｔｅｘｔ［１］信号が共にＬレベルとなる期間を有する（図２参照）。つまり、ＭＣ−ＣＦＧＭ１０からコンフィギュレーション・データを読み出さない期間が生じる。

ＣｏｎｔｅｘｔとＣｏｎｔｅｘｔＤとの排他的論理和（ＥＸＯＲ）をとった信号がノードＮ３４に出力される。信号ｒｓｔは、ノードＮ３４の電位とｃｆｇとの論理和（ＯＲ）をとることにより生成される。つまり、コンテキストが選択されない期間、およびコンフィギュレーション動作期間（ｃｆｇがＨレベルの期間）、ｒｓｔはＨレベルとなる。そのため、これらの期間、ＭＣ−ＣＦＧＭ１０の出力ノードＮ０をＬレベルに維持するための信号として、ｒｓｔを使用することができる。

図３は、回路３０が２つのコンテキスト選択信号（Ｃｏｎｔｅｘｔ［１：０］）を生成する例を示している。コンテキスト数が３以上の場合は、回路３８において、信号Ｃｏｎｔｅｘｔの遅延信号を２種類以上生成すればよい。回路３９において、信号Ｃｏｎｔｅｘｔ、複数の遅延信号および信号ｃｆｇの論理演算を行い、コンテキスト選択信号（Ｃｏｎｔｅｘｔ［ｋ：０］ｋは２以上の整数）を生成すればよい。

＜コンフィギュレーション・メモリの構成例＞
図４Ａおよび図４Ｂに、ＭＣ−ＣＦＧＭ１０のＭｅｍＣ１１として用いることが可能なメモリ回路の構成例を示す。

図４Ａは、ＳＲＡＭを用いたメモリセル（ＭｅｍＣ）の構成の一例を示す回路図である。ＭｅｍＣ４１は、インバータＩＮＶ４１、インバータＩＮＶ４２、トランジスタＭ４１、およびトランジスタＭ４２を有する。ＭｅｍＣ４１は、配線ＢＬ、配線ＢＬＢおよび配線ＷＬに接続されている。

配線（ＢＬ、ＢＬＢ）は、データ線（ビット線）として機能させることが可能である。例えば、コンフィギュレーション動作時には、配線ＢＬには、コンフィギュレーション・データに対応するデータ信号が入力され、配線ＢＬＢには、配線ＢＬに入力されるデータ信号の反転信号が入力される。配線ＷＬは、選択信号線（ワード線）として機能させることが可能である。例えば、配線ＷＬには、コンフィギュレーション・データを書き込むＭｅｍＣ４１を選択する信号（選択信号）が入力される。

図４Ｂに、メモリセルの他の構成例を示す。図４Ｂに示すＭｅｍＣ５１も、ＭｅｍＣ４１と同様に、１ビットのデータを格納するメモリ回路であり、配線（ＢＬ、ＢＬＢ、ＷＬ）に接続されている。また、ＭｅｍＣ５１には、高電源電位ＶＨ５が供給され、低電源電位ＶＬ５が供給されている。

ＭｅｍＣ５１は、データ値”１”（Ｈレベルのデータ）を出力することが可能な回路５２、およびデータ値”０”（Ｌレベルのデータ）を出力することが可能な回路５３を有する。回路５２はトランジスタＭ５２、トランジスタＭ５４、キャパシタＣ５２、およびノードＦＮ５２を有し、回路５３は、トランジスタＭ５３、トランジスタＭ５５、及びキャパシタＣ５３、ノードＦＮ５３を有する。ノードＦＮ５２、ノードＦＮ５３は電気的に浮遊状態となることが可能なノードであり、それぞれ回路５２、回路５３の電荷保持部であり、ＭｅｍＣ５１の不揮発性のデータ保持部として機能する。

回路５２の構成を説明する。トランジスタＭ５２は、ゲートが配線ＷＬに接続され、ソースが配線ＢＬに接続され、ドレインがノードＦＮ５２に接続されている。キャパシタＣ５２の２つの端子（ノード）のうち一方は、ノードＦＮ５２に接続され、他方は、電位ＶＬ５を供給する配線に接続されている。トランジスタＭ５４は、ゲートがノードＦＮ５２に接続され、ソースがＶＨ５を供給する配線に接続され、ドレインがＭｅｍＣ５１の出力ノードＮ５０に接続されている。

回路５３は回路５２と同様の回路構成を有しており、トランジスタＭ５３が配線ＢＬＢに接続されている点、および、ＶＬ５が供給される配線にトランジスタＭ５５が接続されている点が、回路５２と異なる。

ＭｅｍＣ５１へのデータの書き込みは、トランジスタＭ５２、トランジスタＭ５３を、導通状態にすることで行われる。これにより、ノードＦＮ５２およびノードＦＮ５３にコンフィギュレーション・データに対応する電位が書き込まれる。ＭｅｍＣ５１に、データ値”１”（Ｈレベルのデータ）を格納する場合は、配線ＢＬにＨレベルのデータ信号が入力され、データ値”０”（Ｌレベルのデータ）を格納する場合は、配線ＢＬにＬレベルのデータ信号が入力される。

トランジスタＭ５２、トランジスタＭ５３が非導通状態となることで、データの書き込み動作が完了する。書き込み動作により、ノードＦＮ５２、ノードＦＮ５３の一方がＨレベルとなり、他方がＬレベルとなる。ノードＦＮ５２がＨレベルであれば、ＭｅｍＣ５１の出力ノードＮ５０はＨレベルとなり、ノードＦＮ５３がＨレベルであれば、ノードＮ５０はＬレベルとなる。

コンテキスト動作期間において、ノードＮ５０の電位の変動を抑えることが好ましい。そのためには、例えば、ノードＦＮ５２およびノードＦＮ５３の電位の変動を抑えればよい。そのため、トランジスタＭ５２およびトランジスタＭ５３としては、オフ電流が極めて小さいトランジスタが好ましく、例えば、ＯＳトランジスタとすればよい。ＯＳトランジスタを用いることで、ＭｅｍＣ５１を不揮発性のメモリ回路として機能させることが可能になる。

もちろん、ＭＣ−ＣＦＧＭ１０のＭｅｍＣ１１は、図４Ａおよび図４Ｂに示すメモリ回路に限定されるものでない。例えば、ＭＴＪ（磁気トンネル接合）素子や、相変化素子が用いられたメモリ回路を適用することができる。

＜＜ＦＰＧＡの構成例＞＞
以下では、ＭＣ−ＣＦＧＭ１０を備えたＰＬＤとして、ＦＰＧＡの構成例について説明する。

＜ＦＰＧＡ＞
図５は、マルチコンテキスト方式のＦＰＧＡの構成の一例を示すブロック図である。図５に示すＦＰＧＡ１００は、コンフィギュレーション・コントローラ１１０、ビット駆動回路１２１、ワード駆動回路１２２、入出力部（ＩＯ）１２３、１２４、およびロジック・アレイ・ブロック（ＬＡＢ）１２５を有する。ＦＰＧＡ１００のコンテキスト数は２であり、信号Ｃｏｎｔｅｘｔ［１：０］により、コンテキストを切り換えることが可能である。以下では、ビット駆動回路１２１およびワード駆動回路１２２を合わせて、駆動回路（１２１、１２２）と呼ぶ場合がある。

コンフィギュレーション・コントローラ１１０は、駆動回路（１２１、１２２）を制御する機能、およびコンテキストの切り換えを制御する機能等を有する。コンフィギュレーション・コントローラ１１０は、回路３０（図３）およびコントローラ１１１を有する。コントローラ１１１は、駆動回路（１２１、１２２）の制御信号、および信号ｃｆｇを生成する機能等を有する回路である。回路３０は、信号ｃｆｇ、およびＦＰＧＡ１００外部から入力される信号Ｃｏｎｔｅｘｔから、信号Ｃｏｎｔｅｘｔ［１：０］および信号ｒｓｔを生成する。信号Ｃｏｎｔｅｘｔ［１：０］は、入出力部１２３、入出力部１２４、およびＬＡＢ１２５に出力される。信号ｒｓｔはＬＡＢ１２５に入力される。

ビット駆動回路１２１、ワード駆動回路１２２は、それぞれ、ＬＡＢ１２５に含まれているコンフィギュレーション・メモリの制御信号を生成する機能を有する。

入出力部１２３、１２４は、ＬＡＢ１２５の回路の配列に応じて、複数の入出力回路（ＩＯ）を有する。図５の例では入出力部１２３は、１０個の入出力回路（ＩＯ［００］−ＩＯ［０９］）を有し、入出力部１２４も１０個の入出力回路（ＩＯ［１０］−ＩＯ［１９］）を有する。

ＬＡＢ１２５には、ルーティング・スイッチ・アレイ（ＲＳＡ）１３１、１３２、１３３、およびプログラマブル・ロジック・エレメント・アレイ（ＰＬＥＡ）１３４、１３５を有する。図５の例では、ＦＰＧＡ１００は２０個のプログラマブル・ロジック・エレメント（ＰＬＥ）８０を有し、ＰＬＥＡ１３４には、１０個のＰＬＥ（ＰＬＥ［００］−ＰＬＥ［０９］）が設けられ、ＰＬＥＡ１３５には、１０個のＰＬＥ（ＰＬＥ［１０］−ＰＬＥ［１９］）が設けられている。

ＲＳＡ１３１‐１３３は、複数のスイッチ回路（ＳＷＣ）８１を有する。ＳＷＣ８１は、配線間を接続するスイッチ回路として機能する。なお、図中のＳＷＣ８１のブロック内に記載されている”ＰＬＥ［０＊］ ｔｏ ＩＯ［００］”とは、該当するＳＷＣ８１が、ＰＬＥ［００］−ＰＬＥ［０９］の出力のいずれか１つを選択し、入出力部１２３のＩＯ［００］に接続する機能を有するスイッチ回路であることを示している。

＜ＰＬＥ：プログラマブル・ロジック・エレメント＞
図６に、ＰＬＥ８０の構成の一例を示す。ＰＬＥ８０は、フリップフロップ１５４とマルチプレクサ群１５１、マルチプレクサ１５２、マルチプレクサ１５５、コンフィギュレーション・メモリ群（ＭＣ−ＣＦＧＭ）１５３を有する。図６の例では、ＭＣ−ＣＦＧＭ１５３は、ｑ行ｒ列のＭＣ−ＣＦＧＭ１０を含む（ｑ、ｒは２以上の整数）。また、ＬＵＴ（ルックアップテーブル）１５６は、マルチプレクサ群１５１及びＭＣ−ＣＦＧＭ１５３の一部のＭＣ−ＣＦＧＭ１０から構成される。

ＬＵＴ１５６では、回路情報を含むデータに従って、入力端子ｉｎに入力される入力信号の論理値に対する、出力信号の論理値が定められる。マルチプレクサ１５２はＭＣ−ＣＦＧＭ１０に格納されているデータに従って、ＬＵＴ１５６の出力信号、または外部入力信号１５７のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１５２の出力信号はフリップフロップ１５４に入力される。フリップフロップ１５４は、マルチプレクサ１５２からの出力信号、または外部入力信号１５７に含まれるデータを保持し、クロック信号ＣＬＫに同期して当該データに対応した信号を出力する。マルチプレクサ１５５は、ＭＣ−ＣＦＧＭ１０に格納されているデータに従って、ＬＵＴ１５６の出力信号、またはフリップフロップ１５４の出力信号のいずれか一方を選択し、出力する機能を有する。外部入力信号１５７は、他の隣接するＰＬＥ８０が有するフリップフロップ１５４の出力信号である。

なお、図６の例では、信号ｂｗとして、ＦＰＧＡ１００で使用される高電源電位ＶＤＤを供給している。配線ＷＬは、ワード駆動回路１２２に接続され、配線ＢＬ、ＢＬＢはビット駆動回路１２１に接続されている。信号Ｃｏｎｔｅｘｔ［１：０］および信号ｒｓｔは、回路３０から供給される。

＜ＳＷＣ：スイッチ回路＞
図７にＳＷＣ８１の構成の一例を示す。ＳＷＣ８１は、ｍ行ｎ列に配列されたルーティングスイッチ（ＭＣ−ＲＳ）１７０を有する（ｍ、ｎは１以上の整数）。ＭＣ−ＲＳ１７０は、マルチコンテキスト方式の再構成可能なスイッチ回路である。ＳＷＣ８１は、ＭＣ−ＲＳ１７０の配列に対応して、ｎ本の配線ＢＬ（ＢＬ［ｎ−１：０］）、２ｍ本の配線ＷＬ（ＷＬ［２ｍ−１：０］）、ｎ個の入力ノードｓｗＩＮ（ｓｗＩＮ［ｎ−１：０］）、ｍ個の出力ノードｓｗＯＵＴ（ｓｗＯＵＴ［ｍ−１：０］）、およびＣｏｎｔｅｘｔ［１：０］が入力される２本の配線ＣＬ（ＣＬ［１：０］）を有する。

入力ノードｓｗＩＮ［ｎ−１：０］は、ＰＬＥ８０、または、入出力部（１２３、１２４）のＩＯ回路の出力ノードに接続されている。他方、出力ノードｓｗＯＵＴ［ｍ−１：０］は、ＰＬＥ８０、または、ＩＯ（１２３、１２４）のＩＯ回路の入力ノードに接続されている。ＭＣ−ＲＳ１７０は、コンフィギュレーション・データを格納するメモリ機能を備えている。ＭＣ−ＲＳ１７０に格納されたコンフィギュレーション・データにより、入力ノードｓｗＩＮ［ｎ−１：０］と、出力ノードｓｗＯＵＴ［ｍ−１：０］間の接続構造が決定される。

（ＭＣ−ＲＳ）
図８に、ＭＣ−ＲＳ１７０の構成の一例を示す。図８には、代表的にアドレス［ｊ、ｋ］のＭＣ−ＲＳ１７０を示している。ｊ、ｋは整数であり、０≦ｊ≦ｎ−１、０≦ｋ≦ｍ−１を満たす。

ＭＣ−ＲＳ１７０は、２つの回路１７２、および回路１７３を有する。回路１７２は、コンテキスト数と同じ数だけ、設けられる。回路１７２は、コンフィギュレーション・データを格納する機能を有するプログラム可能なスイッチ回路である。回路１７２において、トランジスタＭ７２はパストランジスタとして機能する。トランジスタＭ７２のゲート（ノードＦＮ７１）にコンフィギュレーション・データが書き込まれる。コンフィギュレーション・データの書き込みはトランジスタＭ７１を制御することで行われる。

回路１７３は、コンテキスト切り換え回路として機能する。回路１７３は、コンテキスト数に対応した数の、スイッチとして機能するトランジスタを有する。ここでは、回路１７３は、トランジスタＭ７３およびトランジスタＭ７４を有する。信号Ｃｏｎｔｅｘｔ［０］によりトランジスタＭ７３の導通状態が制御され、信号Ｃｏｎｔｅｘｔ［１］によりトランジスタＭ７４の導通状態が制御される。例えば、コンテキスト０動作では、トランジスタＭ７３が導通状態となる。対応する回路１７２［０］のノードＦＮ７１がＨレベルであれば、トランジスタＭ７２も導通状態となるため、入力ノードｓｗＩＮ［ｊ］と出力ノードｓｗＯＵＴ［ｋ］が電気的に接続されることになる。

ＭＣ−ＲＳ１７０において、トランジスタＭ７１の導通状態を制御することで、コンフィギュレーション・データの書き込み、保持を行っている。そのためコンフィギュレーション・データに相当する電位をノードＦＮ７１で保持する期間において、ノードＦＮ７１の電位の変動を抑えるため、トランジスタＭ７１もオフ電流の小さいトランジスタが好ましい。例えば、トランジスタＭ７１をＯＳトランジスタで形成すればよい。

（実施の形態２）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図１０、図１１を参照して、このような積層構造を有する半導体装置の構成例について説明する。

図１０に、半導体装置の断面構造の一部を示す。なお、図１０では、半導体装置として代表的に、トランジスタＭＯＳ１、及びトランジスタＭＳ１を示す。図１０では、トランジスタＭＯＳ１は、チャネル形成領域が設けられている酸化物半導体層を有するＯＳトランジスタであり、トランジスタＭＳ１は、単結晶のシリコン基板にチャネル形成領域を有するトランジスタであり、トランジスタＭＯＳ１がトランジスタＭＳ１上に形成されている場合を例示している。

破線Ａ１−Ａ２で示す区間には、トランジスタＭＯＳ１、及びトランジスタＭＳ１のチャネル長方向における断面構造を示し、破線Ａ３−Ａ４で示す区間には、トランジスタＭＯＳ１、及びトランジスタＭＳ１のチャネル幅方向における断面構造を示している。実際の半導体装置では、トランジスタＭＯＳ１のチャネル長方向とトランジスタＭＳ１のチャネル長方向とが、必ずしも一致していなくともよい。なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。

トランジスタＭＳ１は、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していてもよい。或いは、トランジスタＭＳ１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していてもよい。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタＭＯＳ１はトランジスタＭＳ１上に積層されていなくとも良く、トランジスタＭＯＳ１とトランジスタＭＳ１とは、同一の層に形成されていてもよい。

シリコンの薄膜を用いてトランジスタＭＳ１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの化学気相成長（ＣＶＤ）法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタＭＳ１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１０では、単結晶シリコン基板を基板４００として用いる場合を例示している。

トランジスタＭＳ１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１０では、トレンチ分離法を用いてトランジスタＭＳ１を電気的に分離する場合を例示している。具体的に、図１０では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタＭＳ１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタＭＳ１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタＭＳ１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタＭＳ１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＭＳ１の基板上における専有面積を小さく抑えつつ、トランジスタＭＳ１におけるキャリアの移動量を増加させることができる。その結果、トランジスタＭＳ１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向における幅（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタＭＳ１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタＭＳ１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタＭＳ１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタＭＯＳ１が設けられている。

トランジスタＭＯＳ１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

トランジスタＭＯＳ１に、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極（バックゲート電極）を、さらに有していてもよい。トランジスタＭＯＳ１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１０の例では、トランジスタＭＯＳ１は、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造のトランジスタである。トランジスタＭＯＳ１の構造はこれに限定されるものではなく、例えば、トランジスタＭＯＳ１は、１つの酸化物半導体層に複数のチャネル形成領域を複数有する、マルチチャネル構造としてもよい。

トランジスタＭＯＳ１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一形態では、トランジスタＭＯＳ１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていてもよい。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ（電子スピン共鳴）測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。

なお、本明細書において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

トランジスタＭＯＳ１は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。図１０に示すトランジスタＭＯＳ１では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタＭＯＳ１の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＭＯＳ１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタＭＯＳ１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタＭＯＳ１のオフ電流を小さく抑えることができる。よって、トランジスタＭＯＳ１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＭＯＳ１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタＭＯＳ１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタＭＯＳ１におけるキャリアの移動量が増加する。この結果、トランジスタＭＯＳ１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上となり、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

図１０を例に半導体装置のデバイス構造を説明したが、デバイス構造はこれに限定されない。例えば、図１１に示すような構造とすることもできる。

（実施の形態３）
本実施の形態では、ＯＳトランジスタ、および酸化物半導体等について説明する。

＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。以下では、球面収差補正機能が用いられたた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。

試料面と平行な方向から観察したＣＡＡＣ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像により、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。また、Ｃｓ補正高分解能ＴＥＭ像から、１の結晶部の大きさは１ｎｍ以上３ｎｍ以下程度であり、結晶部と結晶部との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることを確認することができる。したがって、結晶部をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

また、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像により、結晶部は、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたとき、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行う場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いまたは結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、結晶部（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とが確認される。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタの半導体領域は、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

（実施の形態４）
本実施の形態では、半導体装置の作製方法例について説明する。

半導体装置を構成する導電膜や半導体膜の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｚｎ（ＣＨ_３）_２ガスを用いてもよい。

（実施の形態５）
本実施の形態では、半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例等について説明する。

図１２Ａは、電子部品に適用される半導体装置の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程は、図１２Ａに示す各工程を経ることで完成了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１２Ｂに示す。図１２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１２Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を有する。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。

実施の形態１に係る半導体装置は、回路構成をユーザが変更することが可能な半導体装置であるため、この半導体装置自体をプロセッサとして、あるいはこの半導体装置をＣＰＵ（中央演算処理装置）、ＭＣＵ（マイクロコントローラユニット）等に組み込んで、各種の処理を実行するプロセッサとして用いることができる。後者の場合、例えば、実施の形態１に係る半導体装置と他の回路を１つの半導体チップ（ＩＣチップ）実装した、Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳＯＣ、ＳｏＣ）として電子部品を構成することができる。

また、実施の形態１に係る半導体装置は、動的消費電力が低減されているため、これを組み込んだプロセッサ自体の消費電力も低減できる。このようなプロセッサは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等の、幅広い分野の電子機器のプロセッサに用いることが可能である。

このような電子機器の例として、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ等）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１３Ａ−図１３Ｆに示す。

図１３Ａは携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図１３Ｂは携帯情報端末の構成の一例を示す外観図である。携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、表示部９１３の画像を、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、切り換える構成としてもよい。また、表示部９１３および／または表示部９１４としてタッチパネル付の表示装置を使用してもよい。

図１３Ｃはノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１３Ｄは、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図１３Ｅは、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図１３Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器を提供することが可能になる。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一形態を構成することができる。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一形態を規定することができる。これらにより、例えば、従来技術が本発明の一形態の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」等のように記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一形態を規定することが可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一形態を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能であるものとする。そして、その発明の一形態は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一形態を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一形態を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一形態を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は明確であると言える。

１０ コンフィギュレーション・メモリ（ＭＣ−ＣＦＧＭ）
１１ メモリセル（ＭｅｍＣ）
１３、２０３０、３８、３９ 回路
１００ ＦＰＧＡ

Claims (5)

1. 第１の出力ノードと、
   ｋ個の第１の回路と（ｋは２以上の整数）、を有する半導体装置であって、
   前記第１の回路は、
   第２の出力ノードを有するメモリ回路と、
   第１のトランジスタと、
   第２のトランジスタと、
   キャパシタと、を有し、
   ｋ個の第１の信号は、それぞれ、互いに異なるｋ個の前記第１の回路の何れか１に入力され、
   前記キャパシタの一方の端子は前記第１の出力ノードに直接接続され、
   前記キャパシタの他方の端子は前記第１のトランジスタのゲートに直接接続され、
   前記半導体装置が動作している期間、前記第２のトランジスタのゲートに印加される電位は、Ｈレベルとなっており、
   前記第１のトランジスタは前記第１の出力ノードと前記第２の出力ノードとの間の導通状態を制御することができる機能を有し、
   前記第２のトランジスタは、前記第１のトランジスタの前記ゲートへの前記第１の信号の供給を制御することができる機能を有し、
   前記メモリ回路は、第１のインバータと、第２のインバータと、第３のトランジスタと、第４のトランジスタと、を有し、
   前記第１のインバータ及び前記第２のインバータは前記第３のトランジスタと前記第４のトランジスタの間に接続され、
   前記第１のインバータの入力は、前記第２のインバータの出力に接続され、
   前記第１のインバータの出力は、前記第２のインバータの入力に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと接続される半導体装置。
2. 請求項１において、
   ｋ個の前記第１の回路において、前記第２のトランジスタは、共通の第２の信号により導通状態が制御される半導体装置。
3. 請求項１又は２において、
   第２の回路を有し、
   前記第２の回路は、前記第１の出力ノードに第１の電位を印加することができる機能を有する回路である半導体装置。
4. 請求項１又は２において、
   第５のトランジスタおよび第３の回路を有し、
   第３の信号は、前記第５のトランジスタの導通状態を制御することができる機能を有し、
   前記第３のトランジスタは、前記第１の出力ノードと配線との間の導通状態を制御することができる機能を有し、
   前記配線には、第１の電位が供給され、
   前記第３の回路は、前記第３の信号およびｋ個の前記第１の信号を生成することができる機能を有する半導体装置。
5. 請求項１乃至４の何れか１項において、
   前記第２のトランジスタのチャネルは、酸化物半導体層を有する半導体装置。

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