JP6645793B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、半導体装置、電子部品、および電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

酸化物半導体をチャネル形成領域に有するトランジスタ（以下、ＯＳトランジスタ）を用いた、リコンフィギュアブル（再構成可能）な回路として機能する半導体装置が提案されている（特許文献１乃至４を参照）。

コンフィギュレーションデータを記憶するコンフィギュレーションメモリとして、ＯＳトランジスタを利用することで、コンフィギュレーションメモリを小面積で配置することが容易となり、コンフィギュレーションメモリの集積度を高め易い。そのため、動作中にコンフィギュレーションデータを書き換えることができるマルチコンテキスト方式の構成とすることも容易となる。さらに、ブースティング効果により、配線間スイッチのスイッチング速度の向上が期待できる。

米国特許出願公開第２０１３／０２８５６９７号明細書 米国特許出願公開第２０１３／０２９３２６３号明細書 米国特許出願公開第２０１３／０３１４１２４号明細書 米国特許出願公開第２０１３／０３２１０２５号明細書

半導体装置が有する、コンフィギュレーションデータを記憶できる論理回路は、同期回路が採用されている。同期回路の場合、グローバル・クロック信号を用いるため、当該グローバル・クロック信号の分配に要する消費電力が膨大となり、瞬間的に大きな電流が流れるなどの問題がある。

また、同期回路の場合、回路動作上律速となる信号経路、いわゆるクリティカル・パスにより回路全体の性能が決まるため、設計上は悲観的な性能見積りをすることになる。つまり、グローバル・クロック信号の周期を長くして設計の性能見積りを行うことになる。そのため、論理回路毎にパワー・ゲーティングする構成では、演算が完了している論理回路であっても、グローバル・クロック信号の周期を待ってパワー・ゲーティングするより他なく、パワー・ゲーティングすることによる低消費電力化の効果を十分に発揮できないことになる。

また、グローバル・クロック信号を用いない非同期回路の場合、信号が回路間を順次伝播していく構成となる。この場合、論理回路間の信号の授受を所謂ハンドシェーク方式で行う。ハンドシェーク方式とは、信号送信側と信号受信側とで、要求（Ｒｅｑｕｅｓｔ）信号と受諾（Ａｃｋｎｏｗｌｅｄｇｅ）信号との授受をしながらデータ信号を送受する方式である。しかしながら、上記ハンドシェーク方式をリコンフィギュアブルな回路として機能する半導体装置に採用する場合、データ信号用の配線に加えて要求信号及び受諾信号用の配線が必要であり、配線数が膨大になるなどの不都合がある。

また、非同期回路が入出力される論理回路であっても、同期回路へ回路構成を切り替えることや、入力される信号がパルス信号、あるいはバイナリの信号であっても、柔軟に回路構成を変更すること、が可能な論理回路が望まれている。

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。

又は、本発明の一態様は、回路間の配線数を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。又は、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、コンフィギュレーションデータを記憶できる論理回路を有する半導体装置であって、論理回路は、ラッチ回路と、演算回路と、遅延回路と、出力タイミング生成回路と、を有し、ラッチ回路は、別の論理回路からパルス信号が入力され、第１の信号および第２の信号を出力する機能を有し、第１の信号は、複数の第１の信号の論理演算によって得られる第３の信号をもとに、演算回路および遅延回路への電源の供給を制御する信号であり、第２の信号は、第１の信号を遅延させた信号であり、演算回路は、第２の信号が入力され、第４の信号を出力する機能を有し、遅延回路は、第３の信号が入力され、第５の信号を出力する機能を有し、第５の信号は、第３の信号を、演算回路が有するクリティカル・パスでの遅延に相当する遅延をさせた信号であり、出力タイミング生成回路は、第３の信号と、第５の信号との論理演算によって得られる第６の信号が入力され、ラッチ回路をリセットする機能を有する半導体装置である。

本発明の一態様は、コンフィギュレーションデータを記憶できる論理回路を有する半導体装置であって、論理回路は、ラッチ回路と、マルチプレクサと、演算回路と、遅延回路と、出力タイミング生成回路と、を有し、ラッチ回路は、別の論理回路からパルス信号が入力され、第１の信号および第２の信号を出力する機能を有し、第１の信号は、複数の第１の信号の論理演算によって得られる第３の信号をもとに、演算回路および遅延回路への電源の供給を制御する信号であり、マルチプレクサは、演算回路に入力する信号を、第２の信号または別の論理回路からのバイナリ信号のいずれか一に切り替えて出力する機能を有し、第２の信号は、第１の信号を遅延させた信号であり、演算回路は、第２の信号または別の論理回路からのバイナリ信号が入力され、第４の信号を出力する機能を有し、遅延回路は、第３の信号が入力され、第５の信号を出力する機能を有し、第５の信号は、第３の信号を、演算回路が有するクリティカル・パスでの遅延に相当する遅延をさせた信号であり、出力タイミング生成回路は、第３の信号と、第５の信号との論理演算によって得られる第６の信号が入力され、ラッチ回路をリセットする機能を有する半導体装置である。

本発明の一態様において、論理回路は、レジスタと、出力信号生成回路と、を有し、出力タイミング生成回路は、第７乃至第９の信号を出力する機能を有し、レジスタは、第４の信号を第７の信号にしたがって出力信号生成回路に出力する機能を有し、出力信号生成回路は、レジスタで出力された第４の信号を第８の信号および第９の信号にしたがって別の論理回路に出力する機能を有する半導体装置が好ましい。

本発明の一態様において、演算回路は、コンフィギュレーションデータで機能の切り替えを行うことができる機能を有する半導体装置が好ましい。

本発明の一態様において、コンフィギュレーションデータは、チャネル形成領域に酸化物半導体を有するトランジスタを有するメモリ回路に記憶される半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。

又は、本発明の一態様は、回路間の配線数を低減できる、新規な構成の半導体装置等を提供することができる。又は、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することができる。又は、入出力される信号に応じてリコンフィギュアブルな回路構成にできる、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 電子部品の作製工程を示すフローチャート図および斜視模式図。 電子部品を用いた電子機器。 本発明の一態様を説明するための回路図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。

なお図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本発明の一態様の半導体装置の構成について、図１を用いて説明する。

本明細書等において半導体装置とは、半導体特性を有する装置全般を指す。又は、半導体特性を利用した回路、あるいは該回路を含むシステム全体を半導体装置という場合がある。

図１は、本発明の一態様の半導体装置の構成を示すブロック図である。

図１に示す半導体装置１００は、コンフィギュレーションデータを記憶できる論理回路としての機能を有する。半導体装置１００は、リコンフィギュアブルな論理回路として機能する。半導体装置１００は、ＰＬＥ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）という場合もある。

半導体装置１００は、ラッチ回路１０１［０］乃至１０１［３］、演算回路１０２、遅延回路１０３、出力タイミング生成回路１０４、レジスタ１０５、出力信号生成回路１０６、ＡＮＤゲート１０７、およびＡＮＤゲート１０８を有する。

図１に示す半導体装置１００は、グローバル・クロック信号を用いることなく、入力データの入出力を行うことができる機能を有する。そのため、グローバル・クロック信号の分配に要する消費電力を抑え、低消費電力化を図ることができる。

また、図１に示す半導体装置１００は、グローバル・クロック信号の周期を待つことなく、演算回路１０２および遅延回路１０３のパワー・ゲーティングを行うことができる。そのため、演算処理が終了した回路から順にパワー・ゲーティングを行うことができるため、パワー・ゲーティングすることによる低消費電力化の効果を十分に発揮できる。

また図１に示す半導体装置１００は、グローバル・クロック信号を用いない非同期回路として用いることができる。この場合、信号が回路間を順次伝播していく構成となる。当該構成において、図１に示す半導体装置１００は、論理回路間の信号の授受をハンドシェーク方式とすることなく行うことができる。そのため、ハンドシェーク方式を実現するための回路間の配線を設ける必要がなくなり、配線数を低減できる。

以下、半導体装置１００の各構成、動作、各構成の回路例について説明する。

＜半導体装置の構成について＞
ラッチ回路１０１［０］乃至１０１［３］は、パルス信号である他の半導体装置から出力された信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を受信すると、演算回路１０２および遅延回路１０３の電源をオンにするための信号ＰＯＮ［０］乃至ＰＯＮ［３］を生成する機能を有する回路である。また、ラッチ回路１０１［０］乃至１０１［３］は、入力されるパルス信号から他の半導体装置から出力された信号の論理値（”０”又は”１”）を判定し、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］を演算回路１０２に出力する機能を有する回路である。また、ラッチ回路１０１［０］乃至１０１［３］は、入力されるリセット信号ＲＳＴによって初期化される機能を有する回路である。ラッチ回路１０１［０］乃至１０１［３］は、ＲＳラッチを有し、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が入力されるタイミングから特定の時間だけ遅延して生成した、信号ＰＯＮ［０］乃至ＰＯＮ［３］を出力することができる。また、ラッチ回路１０１［０］乃至１０１［３］は、信号ＰＯＮ［０］乃至ＰＯＮ［３］をさらに特定の時間だけ遅延して生成した、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］を出力することができる。

なお図１では、ラッチ回路として、４つのラッチ回路１０１［０］乃至１０１［３］を示したが、数はこれに限らない。例えば、ラッチ回路の数は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］の数に対応して設ければよい。なおラッチ回路は、入力ラッチ（Ｉｎｐｕｔ Ｌａｔｃｈ）という場合がある。

なお信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、パルス状の波形（パルス）を有する信号であり、パルス信号という場合がある。

演算回路１０２は、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］に従って演算処理を行い、信号ＬＭＯを出力する機能を有する。演算回路１０２は、演算回路１０２で行う演算処理は、コンフィギュレーションデータに従って行うことができる。コンフィギュレーションデータを変更することで、演算回路１０２で行う演算処理を変更することができ、リコンフィギュアブルな回路を有する半導体装置を実現できる。演算回路１０２は、ルックアップテーブル（ＬＵＴ：Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）およびマルチプレクサ（ＭＵＸ）を有し、コンフィギュレーションデータを記憶するコンフィギュレーションメモリを有する。

コンフィギュレーションメモリの詳細な構成については後述するが、コンフィギュレーションメモリが有する記憶素子として、不揮発性の記憶素子を有することが好適である。不揮発性の記憶素子を有するコンフィギュレーションメモリとすることで、演算回路１０２をパワー・ゲーティングしても、コンフィギュレーションデータを記憶し続けることができる。そのため、演算回路１０２がパワー・ゲーティングから復帰して通常動作に戻る場合にコンフィギュレーションデータの再書き込みが不要であり、相当する分の電力を削減でき、低消費電力化を図ることができる。

ＡＮＤゲート１０７は、信号ＰＯＮ［０］乃至ＰＯＮ［３］の論理演算、ここでは論理積をとり、信号ＰＯＮを生成する機能を有する。信号ＰＯＮは、演算回路１０２および遅延回路１０３の電源をオンにする機能を有する信号である。

ＡＮＤゲート１０７によって、ラッチ回路１０１［０］乃至１０１［３］に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が到達した後に演算回路１０２および遅延回路１０３の電源をオンにする信号ＰＯＮを生成することができる。従って、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がすべて到達するまで、演算回路１０２および遅延回路１０３の電源をオフにでき、回路を動作させる直前で電源をオンにさせることができる。そのため、より効率的な電源の供給を実現できる、パワー・ゲーティングの動作とすることができる。

遅延回路１０３は、信号ＰＯＮが入力されてから、演算回路１０２が有するクリティカル・パスでの遅延時間に相当する時間が経過した後、信号ＲＯを生成する機能を有する。なお遅延回路１０３は、演算回路１０２が有するクリティカル・パスでの回路と同等の遅延を生じさせる回路を有し、’Ｒｅｐｌｉｃａ’という場合がある。

ＡＮＤゲート１０８は、信号ＰＯＮと、信号ＲＯとの論理積をとり、信号ＤＬを生成する機能を有する。信号ＤＬは、出力タイミング生成回路１０４に入力される。

ＡＮＤゲート１０８によって、演算回路１０２で信号ＬＭＯを演算し終えたことを伝える信号ＤＬを生成することができる。信号ＤＬは、信号ＰＯＮと信号ＲＯが共にハイレベルになる時、すなわち、信号ＰＯＮがＡＮＤゲート１０７で生成されてから、演算回路１０２のクリティカル・パスでの遅延に相当する遅延時間だけ経過した後に信号ＲＯが生成した時にハイレベルとなる。つまり、信号ＤＬは、演算回路１０２での演算が終わり、信号ＬＭＯが確定したタイミングで生成することになる。従って、信号ＤＬにより、演算回路１０２での演算が完了した直後のタイミングを把握することができる。さらに、信号ＤＬを利用して、演算回路１０２をパワー・ゲーティングするためのタイミング信号および上記演算結果を半導体装置１００の出力信号として出力するための複数のタイミング信号を生成させることができる。例えば、信号ＤＬが入力される出力タイミング生成回路１０４では、リセット信号ＲＳＴ等を生成することができ、演算回路１０２および遅延回路１０３での動作が完了した直後に電源をオフにさせることができる。そのため、より効率的な電源の供給を実現できる、パワー・ゲーティングの動作とすることができる。

また、出力タイミング生成回路１０４は、信号ＤＬが入力され、複数の信号ＴＧＣ１乃至ＴＧＣ３を生成する機能を有する。なお出力タイミング生成回路１０４は、’Ｏｕｔｐｕｔ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ’という場合がある。出力タイミング生成回路１０４は、ＲＳラッチを有し、信号ＤＬが入力されるタイミングから特定の時間だけ遅延して生成した、信号ＴＧＣ１乃至ＴＧＣ３を出力することができる。出力タイミング生成回路１０４は、信号ＤＬが入力されるタイミングから特定の時間だけ遅延して生成した信号ＴＧＣ１、さらに特定の時間だけ遅延して生成した信号ＴＧＣ２、さらに特定の時間だけ遅延して生成した信号ＴＧＣ３を出力することができる。

レジスタ１０５は、信号ＴＧＣ２の制御によって信号ＬＭＯをラッチし、信号ＬＭＯＬとして出力する機能を有する。レジスタ１０５を有することによって、演算回路１０２がパワー・ゲーティングした後も所定のタイミングで保持してある信号ＬＭＯを、信号ＬＭＯＬとして出力することができる。

出力信号生成回路１０６は、信号ＬＭＯＬが入力され、信号ＴＧＣ１および信号ＴＧＣ３のタイミングによって、信号ＬＭＯＬの論理値に応じた信号ＰＬＥ＿ＯＵＴを出力する機能を有する。なお出力信号生成回路１０６は、’Ｏｕｔｐｕｔ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｏｒ’という場合がある。出力信号生成回路１０６は、信号ＴＧＣ１のタイミングでパルスを出力し、その後入力される信号ＬＭＯＬの論理値に応じて信号ＴＧＣ３のタイミングでパルスを出力し、信号ＰＬＥ＿ＯＵＴによる論理値を変えることができる。

＜半導体装置の動作について＞
図２に図１で示した半導体装置１００における各信号のタイミングチャートを示す。なお信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、データが”０”の場合にパルス１個、データが”１”の場合にパルス２個で表すものとする。なおパルスは短い期間で電位が変化する信号であり、例えばローレベルからハイレベルに切り替わり、再びローレベルに切り替わる信号である。

時刻Ｔ１において、信号ＲＳＴをハイレベルとする。この時、ラッチ回路１０１［０］乃至１０１［３］から出力される信号ＰＯＮ［０］乃至ＰＯＮ［３］はローレベルとなり、信号ＰＯＮもローレベルとなる。従って、演算回路１０２および遅延回路１０３の電源はオフとなる。

時刻Ｔ２において、信号ＰＬＥ＿ＩＮ［０］をハイレベル、信号ＰＬＥ＿ＩＮ［１］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［０］、信号ＰＬＥ＿ＩＮ［１］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ３において、信号ＰＬＥ＿ＩＮ［０］をローレベル、信号ＰＬＥ＿ＩＮ［１］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［０］、信号ＰＬＥ＿ＩＮ［１］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［０］はハイレベル、信号ＰＯＮ［１］はハイレベルとなる。

時刻Ｔ３において、信号ＰＬＥ＿ＩＮ［２］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［２］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ４において、信号ＰＬＥ＿ＩＮ［２］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［２］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［２］はハイレベルとなる。

時刻Ｔ４において、信号ＰＬＥ＿ＩＮ［３］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［３］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ５において、信号ＰＬＥ＿ＩＮ［３］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［３］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［３］がハイレベルとなる。さらに、信号ＰＯＮがハイレベルとなり、演算回路１０２および遅延回路１０３の電源がオンになる。

すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］をパルス信号とすることで、信号が受信したことを判定し、演算回路１０２および遅延回路１０３の電源を制御することができる。このような構成とすることで、信号を受信するまで電源をオフにすることができ、したがって、電源をオフしている時間を長くすることができる。また、ハンドシェーク方式とするための回路を用いないため、ハンドシェーク方式を実現する際に必要な制御信号が不要になり、したがって、配線数を低減することができる。

なお、時刻Ｔ４で信号ＰＬＥ＿ＩＮ［１］をハイレベル、時刻Ｔ５で信号ＰＬＥ＿ＩＮ［２］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［１］および信号ＰＬＥ＿ＩＮ［２］の第２のパルスが入力されたことを示し、入力される信号のデータが論理値”１”であることを示す。一方、信号ＰＬＥ＿ＩＮ［０］および信号ＰＬＥ＿ＩＮ［３］には第２のパルスが入力されないことで、入力される信号のデータが論理値”０”であることを示す。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］には、入力される信号のデータ”０”、”１”、”１”、”０”が入力されたことに相当する。

時刻Ｔ５で信号ＰＯＮがハイレベルとなり、演算回路１０２および遅延回路１０３の電源がオンになると、遅延回路１０３が出力する信号ＲＯは、特定の時間の遅延を経て、時刻Ｔ６でローレベルからハイレベルとなる。この時、信号ＬＭＯの値は確定していることになる。図２では、確定した信号ＬＭＯの値をハイレベルとする。さらに、信号ＲＯがハイレベルとなることで、信号ＤＬがハイレベルとなる。

時刻Ｔ６で信号ＤＬをハイレベルとなると、時刻Ｔ６で信号ＴＧＣ１がハイレベルとなり、続いて、時刻Ｔ７で信号ＴＧＣ２がハイレベルとなり、時刻Ｔ８で信号ＴＧＣ３がハイレベルとなる。信号ＴＧＣ１は、出力信号生成回路１０６で信号ＰＬＥ＿ＯＵＴの第１のパルスを出力するタイミングを与える信号となる。すなわち、時刻Ｔ６で信号ＰＬＥ＿ＯＵＴがハイレベルを出力する。信号ＴＧＣ２は、演算回路１０２の出力をラッチするタイミングを与える信号となる。すなわち、時刻Ｔ７で演算回路１０２の信号ＬＭＯがラッチされ、信号ＬＭＯＬがハイレベルとなる。信号ＴＧＣ３は、出力信号生成回路１０６で信号ＰＬＥ＿ＯＵＴの第２のパルスを出力するタイミングを与える信号となる。すなわち、時刻Ｔ８で信号ＬＭＯＬに対応して、信号ＰＬＥ＿ＯＵＴをハイレベルとして出力する。また、信号ＴＧＣ３はリセット信号ＲＳＴとなる。すなわち、時刻Ｔ８でリセット信号がハイレベルとなり、前述の時刻Ｔ１の状態に戻り、信号ＰＯＮがローレベルとなり、演算回路１０２および遅延回路１０３の電源がオフする。

上述した構成とすることで、演算回路１０２が演算結果を出力するまでの必要十分な期間のみ電源をオンにすることができ、したがって、電源をオフしている時間を長くすることができる。

以降、時刻Ｔ９以降において、時刻Ｔ２乃至時刻Ｔ８と同様の動作を繰り返す。なお、時刻Ｔ９以降の動作において、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］には、データ”１”、”０”、”０”、”０”が入力されたとする。

＜半導体装置を構成する回路の一例について＞
以下、半導体装置１００を構成するラッチ回路１０１［０］乃至１０１［３］、出力タイミング生成回路１０４、出力信号生成回路１０６、演算回路１０２、および遅延回路１０３の構成例について説明する。また、コンフィギュレーションメモリを有し、当該コンフィギュレーションメモリのデータ（コンフィギュレーションデータ）を変更することで回路構成を変更できる論理回路として機能する半導体装置１００を備えたＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）の構成例、およびコンフィギュレーションメモリの構成例について説明する。

＜＜ラッチ回路について＞＞
図３（Ａ）は、ラッチ回路１０１［０］乃至１０１［３］に適用されるラッチ回路１０１の回路構成の一例である。また、図３（Ｂ）は、ラッチ回路１０１のタイミングチャートである。

図３（Ａ）において、ラッチ回路１０１は、ＮＯＲゲート１１１乃至１１８を有する。ラッチ回路１０１は、ＮＯＲゲート１１１および１１２、ＮＯＲゲート１１４および１１５、並びにＮＯＲゲート１１７および１１８で構成されるＲＳラッチを有する。ＮＯＲゲート１１３が出力する信号を信号Ｎｉ１、ＮＯＲゲート１１６が出力する信号を信号Ｎｉ２とする。

なお図３（Ａ）中、信号ＩＮは図１で説明した信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］に相当する。また、図３（Ａ）中、信号ＯＵＴは図１で説明した信号ＬＭＩ［０］乃至ＬＭＩ［３］に相当する。また、図３（Ａ）中、信号ＰＯＮは図１で説明した信号ＰＯＮ［０］乃至ＰＯＮ［３］に相当する。信号ＲＳＴは、図１で説明した信号ＲＳＴに相当する。信号ＴＲＧは、説明のため符号を付しているが、外部に出力しなくてもよい。

図３（Ｂ）において、信号ＩＮによるデータが”１”の場合、すなわちパルスが２個の場合を説明する。まず時刻Ｔ１１で信号ＲＳＴをハイレベルとすると、信号ＴＲＧ、信号ＰＯＮ、信号ＯＵＴ、信号Ｎｉ１、および信号Ｎｉ２はローレベルとなる。時刻Ｔ１２で、信号ＩＮにハイレベルが入力されると、信号ＴＲＧがハイレベルとなる。続いて、時刻Ｔ１３で信号ＩＮがローレベルになると、信号Ｎｉ１がハイレベル、信号ＰＯＮがハイレベルとなり、以降、信号Ｎｉ１は信号ＩＮの反転信号を出力する。さらに続いて時刻Ｔ１４で、信号ＩＮがハイレベルになると、信号Ｎｉ１はローレベル、信号Ｎｉ２はハイレベル、信号ＯＵＴはハイレベルとなり、以降、信号Ｎｉ２は信号Ｎｉ１の反転信号を出力するが、時刻Ｔ１４で、信号ＩＮがローレベルのままだと、信号Ｎｉ２はローレベル、信号ＯＵＴはローレベルのままとなる。

以降、時刻Ｔ１５以降において、時刻Ｔ１１乃至時刻Ｔ１４と同様の動作を繰り返す。なお、時刻Ｔ１５以降の動作において、信号ＩＮには、データ”０”、すなわちパルスが１個入力された場合に相当する。

＜＜出力タイミング生成回路について＞＞
図４（Ａ）は、出力タイミング生成回路１０４の回路構成の一例である。また、図４（Ｂ）は、出力タイミング生成回路１０４のタイミングチャートである。

図４（Ａ）において、出力タイミング生成回路１０４は、ＮＯＲゲート１２１乃至１２６、インバータ１２７、およびＡＮＤゲート１２８乃至１３０を有する。出力タイミング生成回路１０４は、ＮＯＲゲート１２１および１２２、ＮＯＲゲート１２３および１２４、並びにＮＯＲゲート１２５および１２６で構成されるＲＳラッチを有する。ＮＯＲゲート１２１が出力する信号をＮｔ１、ＮＯＲゲート１２３が出力する信号をＮｔ２、ＮＯＲゲート１２５が出力する信号をＮｔ３とする。

なお図４（Ａ）中、信号ＩＮは図１で説明した信号ＤＬに相当する。また、図４（Ａ）中、信号ＴＧ１は図１で説明した信号ＴＧＣ１に相当する。また、図４（Ａ）中、信号ＴＧ２は図１で説明した信号ＴＧＣ２に相当する。信号ＴＧ３は、図１で説明した信号ＴＧＣ３に相当する。

図４（Ｂ）において、まず時刻Ｔ２１で信号ＩＮ、信号Ｎｔ１、信号Ｎｔ２、信号Ｎｔ３、信号ＴＧ１、信号ＴＧ２、信号ＴＧ３がローレベルとする。続いて、時刻Ｔ２２で、信号ＩＮにハイレベルが入力されると、ＲＳラッチにおける遅延時間だけ遅れて、時刻Ｔ２３で信号Ｎｔ１がハイレベルとなる。続いて、時刻Ｔ２４、時刻Ｔ２５で、ＲＳラッチにおける遅延時間だけ遅れて、信号Ｎｔ２、Ｎｔ３が順次ハイレベルとなる。また、信号ＩＮがハイレベルで信号Ｎｔ１がローレベルの時に信号ＴＧ１がハイレベル、信号Ｎｔ１がハイレベルで信号Ｎｔ２がローレベルの時に信号ＴＧ２がハイレベル、信号Ｎｔ２がハイレベルで信号Ｎｔ３がローレベルの時に信号ＴＧ３がハイレベルになる。したがって、信号ＴＧ１、信号ＴＧ２、および信号ＴＧ３は、ＲＳラッチにおける遅延時間に依存したパルス幅を持つパルス信号を出力する。なお、続いて時刻Ｔ２６で信号ＩＮがローレベルとなると、信号Ｎｔ１、信号Ｎｔ２、および信号Ｎｔ３は順次ローレベルとなる。

なお、図３（Ａ）のラッチ回路１０１と図４（Ａ）の出力タイミング生成回路１０４とで同様の回路構成のＲＳラッチ回路を用いることで、半導体装置１００の動作に必要十分なパルス幅の信号を用いることができる。これは、以下の理由による。すなわち、出力タイミング生成回路１０４で生成するパルス信号のパルス幅は、出力タイミング生成回路１０４におけるＲＳラッチの動作で生じる遅延時間に相当する。そのため、ラッチ回路１０１で信号を取り込む際に、ラッチ回路１０１におけるＲＳラッチの動作に必要十分なパルス幅となっているからである。なお、上記遅延時間はプロセステクノロジーや電源電圧、温度などに影響を受けるが、同様にラッチ回路１０１におけるＲＳラッチの動作速度も上記影響を同様に受けるため、自己整合的に補正される。したがって、回路動作の安定性が保たれることになる。

＜＜出力信号生成回路について＞＞
図５は、出力信号生成回路１０６の回路構成の一例である。

図５において、出力信号生成回路１０６は、ＡＮＤゲート１３１、およびＯＲゲート１３２を有する。ＡＮＤゲート１３１に入力する信号を信号ＩＮ、および信号ｔｇ３とする。ＯＲゲート１３２に入力する信号をＡＮＤゲート１３１の出力信号、および信号ｔｇ１とする。ＯＲゲート１３２が出力する信号を信号ＯＵＴとする。

なお図５中、信号ＩＮは図１で説明した信号ＬＭＯＬに相当する。また、図５中、信号ｔｇ１は図１で説明した信号ＴＧＣ１に相当する。また、図５中、信号ｔｇ３は図１で説明した信号ＴＧＣ３に相当する。また、図５中、信号ＯＵＴは図１で説明した信号ＰＬＥ＿ＯＵＴに相当する。

図５に示す出力信号生成回路１０６は、信号ｔｇ１およびｔｇ３でタイミングを規定された信号ＯＵＴが出力される。なお、信号ＩＮがハイレベル（又はローレベル）の場合、信号ｔｇ３のタイミングで信号ＯＵＴはハイレベル（又はローレベル）となる。

＜＜演算回路について＞＞
図６（Ａ）、（Ｂ）は、演算回路１０２の回路構成の一例を説明するための図である。

図６（Ａ）に示す演算回路１０２は、２入力のマルチプレクサ１４１乃至１４７を有する。マルチプレクサ１４１乃至マルチプレクサ１４４の各入力端子には、コンフィギュレーションメモリ１４８［１］乃至１４８［８］に保持されたコンフィギュレーションデータに対応した信号が与えられる。また図６（Ａ）では、３つのデータ信号ＬＭＩ［０］乃至ＬＭＩ［２］が与えられ、信号ＬＭＯを出力するとして図示している。

なお演算回路１０２は、マルチプレクサの他に、ダイオード、抵抗素子、論理素子、スイッチのいずれか又は全てを更に有していても良い。論理素子としては、バッファ、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、スリーステートバッファ、クロックドインバータ等を用いることができる。

また、図６（Ａ）に示す演算回路１０２の例では、３入力１出力の論理演算を行う場合について示したがこれに限定されない。演算回路の回路構成、コンフィギュレーションメモリに格納したコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

マルチプレクサ１４１乃至マルチプレクサ１４４の各入力端子に、コンフィギュレーションメモリ１４８［１］乃至１４８［８］から、コンフィギュレーションデータに対応した信号を入力することによって、演算回路１０２での演算の種類を定めることができる。

例えば、図６（Ａ）の演算回路１０２は、コンフィギュレーションメモリ１４８［１］乃至１４８［８］から論理値”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”のコンフィギュレーションデータに対応した信号をそれぞれ入力した場合、図６（Ｂ）に示すＡＮＤゲート１４９、およびＯＲゲート１５０を有する回路の機能を実現することができる。

＜＜遅延回路について＞＞
図７（Ａ）、（Ｂ）は、遅延回路１０３の回路構成の一例を説明するための図である。遅延回路１０３は、上述したように演算回路１０２が有するクリティカル・パスでの遅延時間に相当する遅延をさせた信号ＲＯを生成する。

演算回路１０２が図６（Ａ）に示す回路構成の場合、例えばクリティカル・パスを図７（Ａ）の太線で示す経路とする。すなわち、信号ＬＭＩ［０］がハイレベルに変化してから、マルチプレクサ１４１が”１”側の入力データ（１４８［２］のデータ）を選択して対応するハイレベルの信号を出力し、マルチプレクサ１４５、マルチプレクサ１４７、を順次介して信号ＬＭＯがハイレベルとなる経路をクリティカル・パスとする。このとき、遅延回路１０３は、図６（Ａ）が有する回路構成と同じ構成を有する、図７（Ｂ）に示す回路構成で実現することができる。

なお図７（Ｂ）中、信号ＰＯＮは図１で説明した信号ＰＯＮに相当する。また、図７（Ｂ）中、信号ＲＯは図１で説明した信号ＲＯに相当する。なお図６（Ａ）でその他のマルチプレクサの信号が入力される端子には、ハイレベルもしくはローレベルの信号を与える。

なお、遅延回路１０３は、信号ＰＯＮがハイレベルに変化してから、信号ＲＯがハイレベルに変化する構成が望ましい。そのため、演算回路１０２のクリティカル・パスが、ある入力の信号がローレベルに変化してから信号ＬＭＯがハイレベルとなる経路である場合、遅延回路１０３の信号ＰＯＮの反転信号を当該クリティカル・パスに入力する構成が好ましい。また、演算回路１０２のクリティカル・パスが、ある入力の信号がハイレベルに変化してから信号ＬＭＯがローレベルとなる経路である場合、遅延回路１０３の信号ＲＯとして、信号ＬＭＯの反転信号を出力する構成が好ましい。さらに、演算回路１０２のクリティカル・パスが、ある入力の信号がローレベルに変化してから信号ＬＭＯがローレベルとなる経路である場合、遅延回路１０３の信号ＰＯＮの反転信号を当該クリティカル・パスに入力し、遅延回路１０３の信号ＲＯとして、信号ＬＭＯの反転信号を出力する構成が好ましい。なお、遅延回路１０３は、信号ＰＯＮがローレベルの場合は信号ＲＯがローレベルである構成が好ましい。このような構成とすることで、演算回路１０２の演算に要する期間を精密に見積もれ、演算回路１０２に電源電圧を供給する期間を必要十分な時間とすることができ、したがって、パワー・ゲーティングによる効果を高めることができる。

＜＜ＰＬＤについて＞＞
図８は、ＰＬＤのブロック図の一例である。ＰＬＤ３００は、論理回路３０１と、スイッチ３０２、水平な配線群３０３、垂直な配線群３０４を有する。

論理回路３０１は、図１で説明した論理回路である。論理回路３０１は、コンフィギュレーションデータに応じて機能の切り替えが可能である。

また、論理回路３０１を囲むように、複数の配線が形成されている。図８においては、これらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とを有する。配線群とは、複数の配線からなる配線の束である。

またスイッチ３０２は、水平な配線群３０３と垂直な配線群３０４とが交わる部分に設けられる。スイッチ３０２は、コンフィギュレーションデータに応じて端子間の導通状態（オン）又は非導通状態（オフ）の切り替えが可能である。スイッチ３０２は、水平な配線群３０３と垂直な配線群３０４との配線間の接続を制御するため、複数設けられる。

また入出力端子３０５は、水平な配線群３０３および垂直な配線群３０４に接続される。入出力端子３０５は、ＰＬＤ３００の外部にある回路との信号の授受を行う。入出力端子３０５は、一例として示す図８において、それぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この水平な配線群３０３や垂直な配線群３０４を用いることで、論理回路３０１は、他の論理回路３０１に接続することができる。任意の論理回路３０１と、これと異なる論理回路３０１との接続経路は、スイッチ３０２によって決定される。

スイッチ３０２のオン又はオフは、コンフィギュレーションデータを保持するコンフィギュレーションメモリに応じて決定される。スイッチ３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

＜コンフィギュレーションメモリについて＞
コンフィギュレーションメモリに適用できる回路構成例について、図９、図１０に示す。

コンフィギュレーションメモリが有する記憶素子として、不揮発性の記憶素子を有することが好適である。不揮発性の記憶素子としては、例えば、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。あるいはＯＳトランジスタにおいてオフ電流が極めて低いことを利用した、電荷の保持によりデータの保持を行う回路を記憶素子としてもよい。ＯＳトランジスタを用いて記憶素子を形成することで、シリコン層を有するトランジスタと積層して設けることができる。

なおコンフィギュレーションメモリが有する記憶素子として、揮発性の記憶素子としてもよい。例えば、ＳＲＡＭのインバータループを利用して記憶素子を構成すればよい。

図９は、ＯＳトランジスタの低いオフ電流を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリの一例である。また、図１０は、ＳＲＡＭのインバータループを利用して電位を保持し、コンフィギュレーションデータとして記憶するコンフィギュレーションメモリの一例である。

図９（Ａ）に示す、スイッチ３０２に設けられるコンフィギュレーションメモリ５２１Ａは、ＯＳトランジスタをコンフィギュレーションメモリに有する構成例である。コンフィギュレーションメモリに、ＯＳトランジスタのオフ電流が低いという特性を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する構成を採用することで、シリコン半導体膜にチャネル形成領域を有するトランジスタ（以下、Ｓｉトランジスタ）の作製工程に続いてＯＳトランジスタを積層し、コンフィギュレーションメモリを作製することができる等、製造コストの削減の点でメリットが大きい。

図９（Ａ）に示すコンフィギュレーションメモリ５２１Ａは、ノードｍｅｍＡに電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する。そして保持されるコンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との間の導通状態を制御する。

図９（Ａ）に示すコンフィギュレーションメモリ５２１Ａは、トランジスタ５１１、トランジスタ５１２および容量素子５１４を有する。なお図面において、トランジスタ５１１は、ＯＳトランジスタであることを示すために、ＯＳの符号を付している。

図９（Ａ）に示すコンフィギュレーションメモリ５２１Ａでトランジスタ５１１のゲートは、ワード線５０２に接続されている。また、トランジスタ５１１のソース又はドレインの一方はデータ線５０１に接続されている。また、トランジスタ５１１のソース又はドレインの他方は、トランジスタ５１２のゲートおよび容量素子５１４に接続されている。トランジスタ５１２のソース又はドレインの一方は、端子Ｓ１に接続されている。トランジスタ５１２のソース又はドレインの他方は、端子Ｓ２に接続されている。

図９（Ａ）に示すコンフィギュレーションメモリ５２１Ａでは、ノードｍｅｍＡにＨレベル又はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ５１１としてオフ電流が低いトランジスタを用いることで、ノードｍｅｍＡにコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてコンフィギュレーションメモリ５２１Ａでは、トランジスタ５１２の導通状態が制御される。そしてトランジスタ５１３を導通状態とするタイミングで、端子Ｓ１および端子Ｓ２間のオン又はオフの制御を実現するスイッチとすることができる。

図１０（Ａ）は、図９（Ａ）での電荷を保持することでコンフィギュレーションデータを保持する構成とは異なり、インバータループ５１６を用いてＨレベル又はＬレベルに対応する電位を保持する構成である。図１０（Ａ）のコンフィギュレーションメモリ５２１Ｂの構成とすることで、ＯＳトランジスタを用いることなく、図９（Ａ）と同様に、コンフィギュレーションメモリの機能を実現することができる。

次いで図９（Ｂ）に示す、論理回路３０１に設けられるコンフィギュレーションメモリ５５１Ａは、ＯＳトランジスタをコンフィギュレーションメモリに有する構成例である。そのため、Ｓｉトランジスタの作製工程に続いてＯＳトランジスタを積層し、コンフィギュレーションメモリを作製することができる等、製造コストの削減の点でメリットが大きい。

図９（Ｂ）に示すコンフィギュレーションメモリ５５１Ａは、ノードｍｅｍＢ１およびノードｍｅｍＢ２に電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する。そして保持されるコンフィギュレーションデータに従って、端子ＯＵＴにＨレベル又はＬレベルの電位を出力する。

図９（Ｂ）に示すコンフィギュレーションメモリ５５１Ａは、トランジスタ５３１、トランジスタ５３５、トランジスタ５３２、トランジスタ５３６、容量素子５３４および容量素子５３８を有する。なお図面において、トランジスタ５３１およびトランジスタ５３５は、ＯＳトランジスタであることを示すために、ＯＳの符号を付している。

図９（Ｂ）に示すコンフィギュレーションメモリ５５１Ａでトランジスタ５３１のゲートは、ワード線５４２に接続されている。また、トランジスタ５３１のソース又はドレインの一方はデータ線５４１に接続されている。また、トランジスタ５３１のソース又はドレインの他方は、トランジスタ５３２のゲートおよび容量素子５３４に接続されている。トランジスタ５３２のソース又はドレインの一方は、Ｈレベル（ここでは電位ＶＤＤ）を与える配線に接続されている。トランジスタ５３２のソース又はドレインの他方は、出力端子ＯＵＴに接続されている。

図９（Ｂ）に示すコンフィギュレーションメモリ５５１Ａでトランジスタ５３５のゲートは、ワード線５４２に接続されている。また、トランジスタ５３５のソース又はドレインの一方はインバータ５４０を介してデータ線５４１に接続されている。また、トランジスタ５３５のソース又はドレインの他方は、トランジスタ５３６のゲートおよび容量素子５３８に接続されている。トランジスタ５３６のソース又はドレインの一方は、Ｌレベル（ここではグラウンド電位ＧＮＤ）を与える配線に接続されている。トランジスタ５３６のソース又はドレインの他方は、出力端子ＯＵＴに接続されている。

図９（Ｂ）に示すコンフィギュレーションメモリ５５１Ａでは、ノードｍｅｍＢ１とノードｍｅｍＢ２とで、一方にＨレベル、他方にＬレベルとなるような電位をコンフィギュレーションデータとして保持する。トランジスタ５３１およびトランジスタ５３５としてオフ電流が低いトランジスタを用いることで、ノードｍｅｍＢ１およびノードｍｅｍＢ２にコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてコンフィギュレーションメモリ５５１Ａでは、トランジスタ５３２およびトランジスタ５３６の導通状態が制御され、どちらか一方のみが導通状態となる。そしてトランジスタ５３２又はトランジスタ５３６の一方を導通状態とするタイミングで、出力端子ＯＵＴにＨレベルの電位又はＬレベルの電位を与えることができる。

図１０（Ｂ）は、図９（Ｂ）での電荷を保持することでコンフィギュレーションデータを保持する構成とは異なり、インバータループ５３７，５３８を用いてＨレベル又はＬレベルに対応する電位を保持する構成である。図１０（Ｂ）のコンフィギュレーションメモリ５５１Ｂの構成とすることで、ＯＳトランジスタを用いることなく、図９（Ｂ）と同様に、コンフィギュレーションメモリの機能を実現することができる。なお図９（Ｂ）、図１０（Ｂ）の回路構成は、図２４（Ａ）、（Ｂ）のようにワード線５４２Ａ、５４２Ｂの２本とすることでデータ線５４１が分岐しない構成に変形することも可能である。

以上のような構成とすることで、ＰＬＥ間の配線数を少なく、非同期回路を実現可能な構成とし、低消費電力な半導体装置を提供することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した異なる構成の一例について説明する。

図１１は、本発明の一態様の半導体装置の構成を示すブロック図である。

図１１に示す半導体装置２００は、図１で説明したラッチ回路１０１［０］乃至１０１［３］、演算回路１０２、遅延回路１０３、出力タイミング生成回路１０４、レジスタ１０５、出力信号生成回路１０６、ＡＮＤゲート１０７、およびＡＮＤゲート１０８を有する。また、図１１に示す半導体装置２００は、出力タイミング生成回路２０１、レジスタ２０２、２０３、マルチプレクサ２０５乃至２０７を有する。

図１１に示す半導体装置２００は、グローバル・クロック信号の周期を待つことなく、演算回路１０２及び遅延回路１０３のパワー・ゲーティングを行うことができる。そのため、演算処理が終了した回路から順にパワー・ゲーティングを行うことができるため、パワー・ゲーティングすることによる低消費電力化の効果を十分に発揮できる。また図１１に示す半導体装置２００は、半導体装置が出力する信号をクロック信号ＰＨ１に同期した信号のコンフィギュレーションとすることも可能である。

図１１に示す半導体装置２００の構成では、半導体装置の入出力信号として同期信号を扱う必要がある場合に有効である。これは、リコンフィギュアブルな半導体装置を有するＰＬＤと組み合わせて使う外部の半導体装置が同期回路である場合に特に有効である。

以下、半導体装置２００の各構成、動作、各構成の回路例について説明する。

＜半導体装置の構成について＞
図１１に本実施の形態の半導体装置２００の回路構成を示す。なお本実施の形態において実施の形態１での説明と重複する場合には、上記実施の形態での説明を援用し、説明を省略する。

ラッチ回路１０１［０］乃至１０１［３］は、実施の形態１での説明と同様である。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を受信すると、信号ＰＯＮ［０］乃至ＰＯＮ［３］、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］を生成し、リセット信号ＲＳＴでリセットされる。

演算回路１０２は、実施の形態１での説明と同様である。すなわち、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］に従って演算処理を行い、信号ＬＭＯを出力する。

ＡＮＤゲート１０７は、実施の形態１での説明と同様である。すなわち、信号ＰＯＮ［０］乃至ＰＯＮ［３］の論理積をとり、信号ＰＯＮを生成する。

遅延回路１０３は、実施の形態１での説明と同様である。すなわち、信号ＰＯＮが入力され、信号ＲＯを生成する。

ＡＮＤゲート１０８は、実施の形態１での説明と同様である。すなわち、信号ＰＯＮと、信号ＲＯとの論理積をとり、信号ＤＬを生成する。

出力タイミング生成回路１０４は、実施の形態１での説明と同様である。すなわち、信号ＤＬが入力され、複数の信号ＴＧＣ１乃至ＴＧＣ３を生成する。

レジスタ１０５は、実施の形態１での説明と同様である。すなわち、信号ＴＧＣ２の制御によって信号ＬＭＯをラッチし、信号ＬＭＯＬとして出力する。なお信号ＴＧＣ２を信号ＴＧ２という場合がある。

レジスタ２０２は、クロック信号ＰＨ２の制御によって信号ＬＭＯＬをラッチし、信号Ｒ２として出力する機能を有する。レジスタ２０２を有することによって、所定のタイミングで保持してある信号ＬＭＯＬを、信号Ｒ２として出力することができる。

レジスタ２０３は、クロック信号ＰＨ１の制御によって信号Ｒ２をラッチし、信号Ｒ１として出力する機能を有する。レジスタ２０３を有することによって、所定のタイミングで保持してある信号Ｒ２を、信号Ｒ１として出力することができる。

マルチプレクサ２０７は、非同期でデータ信号を出力する場合に信号ＬＭＯＬを選択し、クロック信号に同期させてデータ信号を出力する場合に信号Ｒ１を選択して、信号ＲＣとして出力する機能を有する。マルチプレクサ２０７を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。なお図１１中「ｒｅｇ ｏｒ ｃｏｍｂ？」は、同期した信号、あるいは非同期の信号を信号ＰＬＥ＿ＯＵＴとして出力するかを選択するためのコンフィギュレーションデータに対応する。同期した信号の場合、信号Ｒ１が選択され、非同期の信号の場合、信号ＬＭＯＬが、選択される。

出力タイミング生成回路２０１は、クロック信号ＰＨ１が入力され、複数の信号ＴＧＲ１およびＴＧＲ３を生成する機能を有する。出力タイミング生成回路２０１は、出力タイミング生成回路１０４と同じ回路構成を有する。すなわち、ＲＳラッチを有し、クロック信号ＰＨ１が入力されるタイミングから特定の時間だけ遅延して生成した、信号ＴＧＲ１およびＴＧＲ３を出力することができる。出力タイミング生成回路２０１は、クロック信号ＰＨ１が入力されるタイミングから特定の時間だけ遅延して生成した信号ＴＧＲ１、さらに特定の時間だけ遅延して生成した信号ＴＧＲ３を出力することができる。

マルチプレクサ２０５は、非同期でデータ信号を出力する場合に信号ＴＧＣ１を選択し、クロック信号に同期させてデータ信号を出力する場合に信号ＴＧＲ１を選択して、信号ＴＧ１として出力する機能を有する。マルチプレクサ２０５を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。同期した信号の場合、信号ＴＧＲ１が選択され、非同期の信号の場合、信号ＴＧＣ１が、選択される。

マルチプレクサ２０６は、非同期でデータ信号を出力する場合に信号ＴＧＣ３を選択し、クロック信号に同期させてデータ信号を出力する場合に信号ＴＧＲ３を選択して、信号ＴＧ１として出力する機能を有する。マルチプレクサ２０６を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。同期した信号の場合、信号ＴＧＲ３が選択され、非同期の信号の場合、信号ＴＧＣ３が、選択される。

出力信号生成回路１０６は、信号ＲＣが入力され、信号ＴＧ１および信号ＴＧ３のタイミングによって、信号ＲＣの論理値に応じた信号ＰＬＥ＿ＯＵＴを出力する機能を有する。出力信号生成回路１０６は、信号ＴＧ１のタイミングでパルスを出力し、その後入力される信号ＲＣの論理値に応じて信号ＴＧ３のタイミングでパルスを出力し、信号ＰＬＥ＿ＯＵＴによる論理値を変えることができる。

＜半導体装置の動作について＞
図１２、１３に図１１で示した半導体装置２００における各信号のタイミングチャートを示す。なお図１２は、信号ＰＬＥ＿ＯＵＴを非同期で出力する場合のタイミングチャートであり、図１３は、信号ＰＬＥ＿ＯＵＴをクロック信号ＰＨ１に同期して出力する場合のタイミングチャートである。なお図１２、１３に示す各信号は、図１１で示した半導体装置２００における信号である。

図１２に示すタイミングチャートにおける時刻ｔ１乃至ｔ９の動作は、図２の時刻Ｔ１乃至Ｔ９で説明した動作と同様である。この場合、信号ＰＬＥ＿ＯＵＴを非同期で出力するため、クロック信号ＰＨ１およびＰＨ２はローレベルのままとなる。そのため、出力タイミング生成回路２０１が動作せず、信号ＴＧＲ１、ＴＧＲ３もローレベルである。マルチプレクサ２０７では、信号ＬＭＯＬが信号ＲＣとして選択される。マルチプレクサ２０５では、信号ＴＧＣ１が信号ＴＧ１として選択される。マルチプレクサ２０６では、信号ＴＧＣ３が信号ＴＧ３として選択される。信号ＴＧ１、ＴＧ３のパルスが入力されるタイミングで、信号ＰＬＥ＿ＯＵＴが出力される。

図１３に示すタイミングチャートにおける時刻ｔ１１乃至ｔ１９の動作は、図１１の時刻ｔ１乃至ｔ９で説明した動作と同様である。異なる点として、時刻ｔ１９でクロック信号ＰＨ２、時刻ｔ２０でクロック信号ＰＨ１がパルスを出力する点にある。レジスタ２０２および２０３では、クロック信号ＰＨ２およびＰＨ１がパルスを出力した時点でラッチした信号Ｒ２およびＲ１を出力する。出力タイミング生成回路２０１では、クロック信号ＰＨ１の立ち上がりエッジから特定の時間だけ遅延して生成した、信号ＴＧＲ１および信号ＴＧＲ３を出力する。マルチプレクサ２０７では、信号Ｒ１が信号ＲＣとして選択される。マルチプレクサ２０５では、信号ＴＧＲ１が信号ＴＧ１として選択される。マルチプレクサ２０６では、信号ＴＧＲ３が信号ＴＧ３として選択される。信号ＴＧ１、ＴＧ３のパルスが入力されるタイミングで、信号ＰＬＥ＿ＯＵＴが出力される。

上述した構成とすることで、演算回路１０２が演算結果を出力するまでの必要十分な期間のみ電源をオンにすることができ、したがって、電源をオフしている時間を長くすることができる。そして、クロック信号に同期したタイミングで、信号ＰＬＥ＿ＯＵＴを出力することができる。

＜半導体装置を構成する回路の一例について＞
半導体装置２００を構成するラッチ回路１０１［０］乃至１０１［３］、出力タイミング生成回路１０４、出力信号生成回路１０６、演算回路１０２、および遅延回路１０３の構成例は、実施の形態１で説明した半導体装置１００が有する各回路の構成と同様である。

（実施の形態３）
本発明の一態様の半導体装置の構成について、図１４を用いて説明する。なお本実施の形態において、上記実施の形態と重複する説明は省略し、上記説明を援用するものとする。

図１４は、本発明の一態様の半導体装置の構成を示すブロック図である。

図１４に示す半導体装置１００Ｂは、コンフィギュレーションデータを記憶できる論理回路としての機能を有する。半導体装置１００Ｂは、リコンフィギュアブルな論理回路として機能する。半導体装置１００Ｂは、ＰＬＥ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）という場合もある。

半導体装置１００Ｂは、ラッチ回路１０１［０］乃至１０１［３］、演算回路１０２、遅延回路１０３、出力タイミング生成回路１０４、レジスタ１０５、出力信号生成回路１０６Ｂ、ＡＮＤゲート１０７、ＡＮＤゲート１０８、マルチプレクサ１０９［０］乃至１０９［３］、ＡＮＤゲート１１０、およびマルチプレクサ２０４を有する。

図１４に示す半導体装置１００Ｂは、グローバル・クロック信号を用いることなく、入力データの入出力を行うことができる機能を有する。そのため、グローバル・クロック信号の分配に要する消費電力を抑え、低消費電力化を図ることができる。

また、図１４に示す半導体装置１００Ｂは、グローバル・クロック信号の周期を待つことなく、演算回路１０２および遅延回路１０３のパワー・ゲーティングを行うことができる。そのため、演算処理が終了した回路から順にパワー・ゲーティングを行うことができるため、パワー・ゲーティングすることによる低消費電力化の効果を十分に発揮できる。

また図１４に示す半導体装置１００Ｂは、グローバル・クロック信号を用いない非同期回路として用いることができる。この場合、信号が回路間を順次伝播していく構成となる。当該構成において、図１４に示す半導体装置１００Ｂは、論理回路間の信号の授受をハンドシェーク方式とすることなく行うことができる。そのため、ハンドシェーク方式を実現するための回路間の配線を設ける必要がなくなり、配線数を低減できる。

また図１４に示す半導体装置１００Ｂは、入力される信号がパルス信号、あるいはバイナリの信号であっても、柔軟に回路構成を変更して用いることができる。そのため、利便性に優れたリコンフィギュアブルな論理回路として機能させることができる。

以下、半導体装置１００Ｂの各構成、動作、各構成の回路例について説明する。

＜半導体装置の構成について＞
本実施の形態における、ラッチ回路１０１［０］乃至１０１［３］は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、他の半導体装置から出力された信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を受信すると、演算回路１０２および遅延回路１０３の電源をオンにするための信号ＰＯＮ［０］乃至ＰＯＮ［３］を生成する機能を有する回路である。また、ラッチ回路１０１［０］乃至１０１［３］は、入力されるパルス信号から他の半導体装置から出力された信号の論理値（”０”又は”１”）を判定し、信号ＯＵＴ［０］乃至ＯＵＴ［３］をマルチプレクサ１０９［０］乃至１０９［３］に出力する機能を有する回路である。また、ラッチ回路１０１［０］乃至１０１［３］は、入力されるリセット信号ＲＳＴによって初期化される機能を有する回路である。ラッチ回路１０１［０］乃至１０１［３］は、ＲＳラッチを有し、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が入力されるタイミングから特定の時間だけ遅延して生成した、信号ＰＯＮ［０］乃至ＰＯＮ［３］を出力することができる。また、ラッチ回路１０１［０］乃至１０１［３］は、それぞれ、信号ＰＯＮ［０］乃至ＰＯＮ［３］をさらに特定の時間だけ遅延して生成した、信号ＯＵＴ［０］乃至ＯＵＴ［３］を出力することができる。

また本実施の形態における、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、バイナリのデータ信号の場合、信号の論理値（”０”又は”１”）の情報を含んでいるため、マルチプレクサ１０９［０］乃至１０９［３］にラッチ回路１０１［０］乃至１０１［３］を介さずに入力される。

なお図１４では、ラッチ回路として、４つのラッチ回路１０１［０］乃至１０１［３］を示したが、数はこれに限らない。例えば、ラッチ回路の数は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］の数に対応して設ければよい。なおラッチ回路は、入力ラッチ（Ｉｎｐｕｔ Ｌａｔｃｈ）という場合がある。

なお本実施の形態における、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、パルス状の波形（パルス）を有する信号の場合、パルス信号という場合がある。また信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、ハイレベルおよびローレベルの２値の信号の場合、バイナリ信号という場合がある。信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が、パルス信号か、バイナリ信号かは、半導体装置の機能に応じて変わるため、どちらの信号を扱うか予めコンフィギュレーションデータによって半導体装置の機能を設定しておく必要がある。パルス信号を用いる場合は、後述するように、パワー・ゲーティングによる電力削減効果が得られやすい。特に、動作周波数が低い場合には、パワー・ゲーティングする時間を相対的に長くできるので好都合である。また、バイナリ信号を用いる場合は、動作周波数を高めやすい。

マルチプレクサ１０９［０］乃至１０９［３］は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、信号ＯＵＴ［０］乃至ＯＵＴ［３］を選択して出力する機能を有する。また、マルチプレクサ１０９［０］乃至１０９［３］は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号の場合、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を選択して出力する機能を有する。マルチプレクサ１０９［０］乃至１０９［３］から出力される信号は、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］である。データ信号ＬＭＩ［０］乃至ＬＭＩ［３］は、演算回路１０２に入力される。

マルチプレクサ１０９［０］乃至１０９［３］には、信号ＯＵＴ［０］乃至ＯＵＴ［３］を選択するか、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を選択するかを、予めコンフィギュレーションデータとして与えておくことが好ましい。なお図１４中「ｉｎｐｕｔ ａｓｙｎｃ？」は、入力される信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号であるか、あるいは、バイナリ信号であるか、に応じて、信号ＯＵＴ［０］乃至ＯＵＴ［３］、あるいは、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を、マルチプレクサの出力信号として選択するためのコンフィギュレーションデータに対応する。

演算回路１０２は、上記実施の形態１で説明と同様である。なおコンフィギュレーションメモリの詳細な構成については，上記実施の形態１で説明した構成を適用することができる。

ＡＮＤゲート１０７は、上記実施の形態１で説明と同様である。

ＮＯＲゲート１１０は、信号ＰＯＮとコンフィギュレーションデータの否定論理和をとり、信号ＰＧを生成する機能を有する。信号ＰＧは、演算回路１０２および遅延回路１０３の電源をオンにする機能を有する信号である。なお信号ＰＧは、ローレベルで電源をオン、ハイレベルで電源をオフにする。

本実施の形態における、ＡＮＤゲート１０７及びＮＯＲゲート１１０によって、コンフィギュレーションデータ「ｉｎｐｕｔ ａｓｙｎｃ？」が、論理値”１”でハイレベルの場合、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号とすると、信号ＰＧはローレベルとなり、継続して電源をオンにさせることができる。また、コンフィギュレーションデータ「ｉｎｐｕｔ ａｓｙｎｃ？」が、論理値”０”でローレベルの場合、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号とすると、信号ＰＧは、ラッチ回路１０１［０］乃至１０１［３］に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が到達して、ＰＯＮ［０］乃至ＰＯＮ［３］が”１”となり、ＰＯＮが”１”となった後にローレベルとなり、演算回路１０２および遅延回路１０３の電源をオンにすることができる。従って、ラッチ回路１０１［０］乃至１０１［３］に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がすべて到達するまで、演算回路１０２および遅延回路１０３の電源をオフにでき、回路を動作させる直前で電源をオンにさせることができる。そのため、より効率的な電源の供給を実現できる、パワー・ゲーティングの動作とすることができる。

ＡＮＤゲート１０７及びＮＯＲゲート１１０によって、ラッチ回路１０１［０］乃至１０１［３］に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］が到達した後に演算回路１０２および遅延回路１０３の電源をオンにする信号ＰＧを生成することができる。従って、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がすべて到達するまで、演算回路１０２および遅延回路１０３の電源をオフにでき、回路を動作させる直前で電源をオンにさせることができる。そのため、より効率的な電源の供給を実現できる、パワー・ゲーティングの動作とすることができる。

遅延回路１０３は、上記実施の形態１で説明と同様である。

ＡＮＤゲート１０８は、上記実施の形態１で説明と同様である。つまりＡＮＤゲート１０８によって、演算回路１０２で信号ＬＭＯを演算し終えたことを伝える信号ＤＬを生成することができる。信号ＤＬは、信号ＰＯＮと信号ＲＯが共にハイレベルになる時、すなわち、信号ＰＯＮがＡＮＤゲート１０７で生成されてから、演算回路１０２のクリティカル・パスでの遅延に相当する遅延時間だけ経過した後に信号ＲＯが生成した時にハイレベルとなる。つまり、信号ＤＬは、演算回路１０２での演算が終わり、信号ＬＭＯが確定したタイミングで生成することになる。従って、信号ＤＬにより、演算回路１０２での演算が完了した直後のタイミングを把握することができる。さらに、信号ＤＬを利用して、演算回路１０２をパワー・ゲーティングするためのタイミング信号および上記演算結果を半導体装置１００Ｂの出力信号として出力するための複数のタイミング信号を生成させることができる。例えば、信号ＤＬが入力される出力タイミング生成回路１０４では、リセット信号ＲＳＴ等を生成することができ、演算回路１０２および遅延回路１０３での動作が完了した直後に電源をオフにさせることができる。そのため、より効率的な電源の供給を実現できる、パワー・ゲーティングの動作とすることができる。

本実施の形態における、出力タイミング生成回路１０４は、信号ＤＬが入力され、複数の信号ＴＧＣ１乃至ＴＧＣ３を生成する機能を有する。なお出力タイミング生成回路１０４は、’Ｏｕｔｐｕｔ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ’という場合がある。出力タイミング生成回路１０４は、ＲＳラッチを有し、信号ＤＬが入力されるタイミングから特定の時間だけ遅延して生成した、信号ＴＧＣ１乃至ＴＧＣ３を出力することができる。出力タイミング生成回路１０４は、信号ＤＬが入力されるタイミングから特定の時間だけ遅延して生成した信号ＴＧＣ１、さらに特定の時間だけ遅延して生成した信号ＴＧＣ２、さらに特定の時間だけ遅延して生成した信号ＴＧＣ３を出力することができる。

レジスタ１０５は、上記実施の形態１で説明と同様である。

マルチプレクサ２０４は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、信号ＴＧＣ２を選択して出力する機能を有する。また、マルチプレクサ２０４は、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号の場合、電位ＶＤＤ、すなわちハイレベルを選択して出力する機能を有する。マルチプレクサ２０４から出力される信号は、信号ＴＧ２である。レジスタ１０５は、信号ＴＧ２がハイレベルで、信号ＬＭＯを、信号ＬＭＯＬとして出力することができる。

出力信号生成回路１０６Ｂは、信号ＬＭＯＬが入力され、信号ＴＧＣ１および信号ＴＧＣ３のタイミングによって、信号ＬＭＯＬの論理値に応じた信号ＰＬＥ＿ＯＵＴを出力する機能を有する。なお出力信号生成回路１０６Ｂは、’Ｏｕｔｐｕｔ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｏｒ’という場合がある。出力信号生成回路１０６Ｂは、信号ＴＧＣ１のタイミングでパルスを出力し、その後入力される信号ＬＭＯＬの論理値に応じて信号ＴＧＣ３のタイミングでパルスを出力し、信号ＰＬＥ＿ＯＵＴによる論理値を変えることができる。

＜半導体装置の動作について＞
図１５に図１４で示した半導体装置１００Ｂにおける各信号のタイミングチャートを示す。なお信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］は、データが”０”の場合にパルス１個、”１”の場合にパルス２個で表すものとする。なおパルスは短い期間で電位が変化する信号であり、例えばローレベルからハイレベルに切り替わり、再びローレベルに切り替わる信号である。

なお図１５では、特に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合の動作について説明する。上述した、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号の場合は、演算回路１０２及び遅延回路１０３への電源をオフにする動作がない。

なおマルチプレクサ１０９［０］乃至１０９［３］及びマルチプレクサ２０４が出力する信号の選択は、コンフィギュレーションデータによって予め設定される。信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、マルチプレクサ１０９［０］乃至１０９［３］は、信号ＯＵＴ［０］乃至ＯＵＴ［３］をデータ信号ＬＭＩ［０］乃至ＬＭＩ［３］として選択する。また、マルチプレクサ２０４は、信号ＴＧＣ２を信号ＴＧ２として選択する。

時刻Ｔ１において、信号ＲＳＴをハイレベルとする。この時、ラッチ回路１０１［０］乃至１０１［３］から出力される信号ＰＯＮ［０］乃至ＰＯＮ［３］はローレベルとなり、信号ＰＯＮもローレベルとなる。従って、演算回路１０２および遅延回路１０３の電源はオフとなる。

時刻Ｔ２において、信号ＰＬＥ＿ＩＮ［０］をハイレベル、信号ＰＬＥ＿ＩＮ［１］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［０］、信号ＰＬＥ＿ＩＮ［１］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ３において、信号ＰＬＥ＿ＩＮ［０］をローレベル、信号ＰＬＥ＿ＩＮ［１］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［０］、信号ＰＬＥ＿ＩＮ［１］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［０］はハイレベル、信号ＰＯＮ［１］はハイレベルとなる。

時刻Ｔ３において、信号ＰＬＥ＿ＩＮ［２］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［２］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ４において、信号ＰＬＥ＿ＩＮ［２］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［２］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［２］はハイレベルとなる。

時刻Ｔ４において、信号ＰＬＥ＿ＩＮ［３］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［３］の第１のパルスが入力されたことを示す。続いて、時刻Ｔ５において、信号ＰＬＥ＿ＩＮ［３］をローレベルとする。これは、信号ＰＬＥ＿ＩＮ［３］の第１のパルスの入力が終わったことを意味し、この時、信号ＰＯＮ［３］がハイレベルとなる。さらに、信号ＰＯＮがハイレベルとなり、演算回路１０２および遅延回路１０３の電源がオンになる。

すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］をパルス信号とすることで、信号が受信したことを判定し、演算回路１０２および遅延回路１０３の電源を制御することができる。このような構成とすることで、信号を受信するまで電源をオフにすることができ、したがって、電源をオフしている時間を長くすることができる。また、ハンドシェーク方式とするための回路を用いないため、ハンドシェーク方式を実現する際に必要な制御信号が不要になり、したがって、配線数を低減することができる。

なお、時刻Ｔ４で信号ＰＬＥ＿ＩＮ［１］をハイレベル、時刻Ｔ５で信号ＰＬＥ＿ＩＮ［２］をハイレベルとする。これは、信号ＰＬＥ＿ＩＮ［１］および信号ＰＬＥ＿ＩＮ［２］の第２のパルスが入力されたことを示し、入力される信号のデータが論理値”１”であることを示す。一方、信号ＰＬＥ＿ＩＮ［０］および信号ＰＬＥ＿ＩＮ［３］には第２のパルスが入力されないことで、入力される信号のデータが論理値”０”であることを示す。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］には、入力される信号のデータ”０”、”１”、”１”、”０”が入力されたことに相当する。

時刻Ｔ５で信号ＰＯＮがハイレベルとなり、信号ＰＧがローレベルとなり、演算回路１０２および遅延回路１０３の電源がオンになると、遅延回路１０３が出力する信号ＲＯは、特定の時間の遅延を経て、時刻Ｔ６でローレベルからハイレベルとなる。この時、信号ＬＭＯの値は確定していることになる。図１５では、確定した信号ＬＭＯの値をハイレベルとする。さらに、信号ＲＯがハイレベルとなることで、信号ＤＬがハイレベルとなる。

時刻Ｔ６で信号ＤＬをハイレベルとなると、時刻Ｔ６で信号ＴＧＣ１がハイレベルとなり、続いて、時刻Ｔ７で信号ＴＧＣ２がハイレベルとなり、時刻Ｔ８で信号ＴＧＣ３がハイレベルとなる。信号ＴＧＣ１は、出力信号生成回路１０６Ｂで信号ＰＬＥ＿ＯＵＴの第１のパルスを出力するタイミングを与える信号となる。すなわち、時刻Ｔ６で信号ＰＬＥ＿ＯＵＴがハイレベルを出力する。信号ＴＧＣ２は、演算回路１０２の出力をラッチするタイミングを与える信号となる。すなわち、時刻Ｔ７で演算回路１０２の信号ＬＭＯがラッチされ、信号ＬＭＯＬがハイレベルとなる。信号ＴＧＣ３は、出力信号生成回路１０６Ｂで信号ＰＬＥ＿ＯＵＴの第２のパルスを出力するタイミングを与える信号となる。すなわち、時刻Ｔ８で信号ＬＭＯＬに対応して、信号ＰＬＥ＿ＯＵＴをハイレベルとして出力する。また、信号ＴＧＣ３はリセット信号ＲＳＴとなる。すなわち、時刻Ｔ８でリセット信号がハイレベルとなり、前述の時刻Ｔ１の状態に戻り、信号ＰＯＮがローレベルとなり、信号ＰＧがハイレベルとなり、演算回路１０２および遅延回路１０３の電源がオフする。

上述した構成とすることで、演算回路１０２が演算結果を出力するまでの必要十分な期間のみ電源をオンにすることができ、したがって、電源をオフしている時間を長くすることができる。

以降、時刻Ｔ９以降において、時刻Ｔ２乃至時刻Ｔ８と同様の動作を繰り返す。なお、時刻Ｔ９以降の動作において、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］には、データ”１”、”０”、”０”、”０”が入力されたとする。

＜半導体装置を構成する回路の一例について＞
以下、半導体装置１００Ｂを構成するラッチ回路１０１［０］乃至１０１［３］、出力タイミング生成回路１０４、出力信号生成回路１０６Ｂ、演算回路１０２、および遅延回路１０３の構成例について説明する。また、コンフィギュレーションメモリを有し、当該コンフィギュレーションメモリのデータ（コンフィギュレーションデータ）を変更することで回路構成を変更できる論理回路として機能する半導体装置１００Ｂを備えたＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）の構成例、およびコンフィギュレーションメモリの構成例について説明する。

ラッチ回路１０１［０］乃至１０１［３］は、実施の形態１での説明と同様である。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を受信すると、信号ＰＯＮ［０］乃至ＰＯＮ［３］、データ信号ＯＵＴ［０］乃至ＯＵＴ［３］を生成し、リセット信号ＲＳＴでリセットされる。

出力タイミング生成回路は、図４（Ａ）で説明する回路構成、図４（Ｂ）で説明するタイミングチャートの通りである。

＜＜出力信号生成回路について＞＞
図１６は、出力信号生成回路１０６Ｂの回路構成の一例である。

図１６において、出力信号生成回路１０６Ｂは、ＡＮＤゲート１３１、ＯＲゲート１３２、およびマルチプレクサ１３３を有する。ＡＮＤゲート１３１に入力する信号を信号ＩＮ、および信号ｔｇ３とする。ＯＲゲート１３２に入力する信号をＡＮＤゲート１３１の出力信号、および信号ｔｇ１とする。マルチプレクサ１３３に入力する信号を信号ＩＮ、およびＯＲゲート１３２の出力信号とする。マルチプレクサ１３３が出力する信号を信号ＯＵＴとする。

マルチプレクサ１３３には、信号ＩＮを選択するか、ＯＲゲート１３２の出力信号を選択するかを、予めコンフィギュレーションデータとして与えておくことが好ましい。なお図１６中「ｏｕｔｐｕｔ ａｓｙｎｃ？」は、信号ＰＬＥ＿ＯＵＴをパルス信号とするか、バイナリのデータ信号とするか、に応じて、マルチプレクサの出力信号を選択するためのコンフィギュレーションデータに対応する。

なお図１６中、信号ＩＮは図１４で説明した信号ＬＭＯＬに相当する。また、図１６中、信号ｔｇ１は図１４で説明した信号ＴＧＣ１に相当する。また、図１６中、信号ｔｇ３は図１４で説明した信号ＴＧＣ３に相当する。また、図１６中、信号ＯＵＴは図１４で説明した信号ＰＬＥ＿ＯＵＴに相当する。

図１６に示す出力信号生成回路１０６Ｂは、バイナリのデータ信号を出力する場合、信号ＩＮを出力する。また、パルス信号を出力する場合、信号ｔｇ１およびｔｇ３でタイミングを規定された信号ＯＵＴが出力される。なお、信号ＩＮがハイレベル（又はローレベル）の場合、信号ｔｇ３のタイミングで信号ＯＵＴはハイレベル（又はローレベル）となる。

＜＜演算回路について＞＞
演算回路は、図６（Ａ）、（Ｂ）で説明する回路構成の通りである。

＜＜遅延回路について＞＞
遅延回路は、図７（Ａ）、（Ｂ）で説明する回路構成の通りである。

＜＜ＰＬＤについて＞＞
ＰＬＤは、図８で説明するブロック図の通りである。

＜コンフィギュレーションメモリについて＞
コンフィギュレーションメモリは、図９、図１０で説明する回路構成の通りである。

以上のような構成とすることで、ＰＬＥ間の配線数を少なく、非同期回路を実現可能な構成とし、低消費電力な半導体装置を提供することができる。

（実施の形態４）
本実施の形態では、上記実施の形態３で説明した異なる構成の一例について説明する。

図１７は、本発明の一態様の半導体装置の構成を示すブロック図である。

図１７に示す半導体装置２００Ｂは、図１４で説明したラッチ回路１０１［０］乃至１０１［３］、演算回路１０２、遅延回路１０３、出力タイミング生成回路１０４、レジスタ１０５、出力信号生成回路１０６Ｂ、ＡＮＤゲート１０７、ＡＮＤゲート１０８、マルチプレクサ１０９［０］乃至１０９［３］、ＡＮＤゲート１１０、およびマルチプレクサ２０４を有する。また、図１７に示す半導体装置２００Ｂは、出力タイミング生成回路２０１、レジスタ２０２、２０３、マルチプレクサ２０５乃至２０８を有する。

図１７に示す半導体装置２００Ｂは、グローバル・クロック信号の周期を待つことなく、演算回路１０２及び遅延回路１０３のパワー・ゲーティングを行うことができる。そのため、演算処理が終了した回路から順にパワー・ゲーティングを行うことができるため、パワー・ゲーティングすることによる低消費電力化の効果を十分に発揮できる。また図１７に示す半導体装置２００Ｂは、半導体装置が出力する信号をクロック信号ＰＨ１に同期した信号のコンフィギュレーションとすることも可能である。

図１７に示す半導体装置２００Ｂの構成では、半導体装置の入出力信号として同期信号を扱う必要がある場合に有効である。これは、リコンフィギュアブルな半導体装置を有するＰＬＤと組み合わせて使う外部の半導体装置が同期回路である場合に特に有効である。

また図１７に示す半導体装置２００Ｂは、入力される信号がパルス信号、あるいはバイナリの信号であっても、同期回路あるいは非同期回路を問わず、柔軟に回路構成を変更して用いることができる。そのため、利便性に優れたリコンフィギュアブルな論理回路として機能させることができる。

以下、半導体装置２００Ｂの各構成、動作、各構成の回路例について説明する。

＜半導体装置の構成について＞
図１７に本実施の形態の半導体装置２００Ｂの回路構成を示す。なお本実施の形態において実施の形態１、および実施の形態３での説明と重複する場合には、上記実施の形態での説明を援用し、説明を省略する。

ラッチ回路１０１［０］乃至１０１［３］は、実施の形態３での説明と同様である。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を受信すると、信号ＰＯＮ［０］乃至ＰＯＮ［３］、データ信号ＯＵＴ［０］乃至ＯＵＴ［３］を生成し、リセット信号ＲＳＴでリセットされる。

マルチプレクサ１０９［０］乃至１０９［３］は、実施の形態３での説明と同様である。すなわち信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、信号ＯＵＴ［０］乃至ＯＵＴ［３］を選択して出力し、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号の場合、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］を選択して出力する。

演算回路１０２は、実施の形態３での説明と同様である。すなわち、データ信号ＬＭＩ［０］乃至ＬＭＩ［３］に従って演算処理を行い、信号ＬＭＯを出力する。

ＡＮＤゲート１０７およびＮＯＲゲート１１０は、実施の形態３での説明と同様である。すなわち、ＡＮＤゲート１０７は、信号ＰＯＮ［０］乃至ＰＯＮ［３］の論理積をとり、信号ＰＯＮを生成する。また、ＮＯＲゲート１１０は、信号ＰＯＮとコンフィギュレーションデータの否定論理和をとり、信号ＰＧを生成する機能を有する。

遅延回路１０３は、実施の形態３での説明と同様である。すなわち、信号ＰＯＮが入力され、信号ＲＯを生成する。

ＡＮＤゲート１０８は、実施の形態３での説明と同様である。すなわち、信号ＰＯＮと、信号ＲＯとの論理積をとり、信号ＤＬを生成する。

出力タイミング生成回路１０４は、実施の形態３での説明と同様である。すなわち、信号ＤＬが入力され、複数の信号ＴＧＣ１乃至ＴＧＣ３を生成する。

レジスタ１０５は、実施の形態３での説明と同様である。すなわち、信号ＴＧ２の制御によって信号ＬＭＯをラッチし、信号ＬＭＯＬとして出力する。

マルチプレクサ２０４は、実施の形態３での説明と同様である。すなわち、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、信号ＴＧＣ２を選択して出力し、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がバイナリ信号の場合、電位ＶＤＤ、すなわちハイレベルを選択して出力する。

レジスタ２０２は、クロック信号ＰＨ２の制御によって信号ＬＭＯＬをラッチし、信号Ｒ２として出力する機能を有する。レジスタ２０２を有することによって、所定のタイミングで保持してある信号ＬＭＯＬを、信号Ｒ２として出力することができる。

レジスタ２０３は、クロック信号ＰＨ１の制御によって信号Ｒ２をラッチし、信号Ｒ１として出力する機能を有する。レジスタ２０３を有することによって、所定のタイミングで保持してある信号Ｒ２を、信号Ｒ１として出力することができる。

マルチプレクサ２０７は、非同期でデータ信号を出力する場合に信号ＬＭＯＬを選択し、クロック信号に同期させてデータ信号を出力する場合に信号Ｒ１を選択して、信号ＲＣとして出力する機能を有する。マルチプレクサ２０７を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。なお図１７中「ｒｅｇ ｏｒ ｃｏｍｂ？」は、同期した信号、あるいは非同期の信号を信号ＰＬＥ＿ＯＵＴとして出力するかを選択するためのコンフィギュレーションデータに対応する。同期した信号の場合、信号Ｒ１が選択され、非同期の信号の場合、信号ＬＭＯＬが、選択される。

マルチプレクサ２０８は、信号ＰＬＥ＿ＯＵＴをバイナリのデータ信号として出力する場合に電位ＧＮＤ、すなわちローレベルを選択して出力する機能を有する。また、マルチプレクサ２０８は、信号ＰＬＥ＿ＯＵＴをパルス信号として出力する場合にクロックＰＨ１を選択して、信号ＴＧ１として出力する機能を有する。

出力タイミング生成回路２０１は、信号ＰＬＥ＿ＯＵＴをパルス信号として出力する場合、クロック信号ＰＨ１が入力され、複数の信号ＴＧＲ１およびＴＧＲ３を生成する機能を有する。出力タイミング生成回路２０１は、信号ＰＬＥ＿ＯＵＴをバイナリのデータ信号として出力する場合、ローレベルが入力され、信号ＴＧＲ１およびＴＧＲ３もローレベルを維持する。出力タイミング生成回路２０１は、出力タイミング生成回路１０４と同じ回路構成を有する。すなわち、ＲＳラッチを有し、クロック信号ＰＨ１が入力されるタイミングから特定の時間だけ遅延して生成した、信号ＴＧＲ１およびＴＧＲ３を出力することができる。出力タイミング生成回路２０１は、クロック信号ＰＨ１が入力されるタイミングから特定の時間だけ遅延して生成した信号ＴＧＲ１、さらに特定の時間だけ遅延して生成した信号ＴＧＲ３を出力することができる。

マルチプレクサ２０５は、非同期でデータ信号を出力する場合に信号ＴＧＣ１を選択し、クロック信号に同期させてデータ信号を出力する場合に信号ＴＧＲ１を選択して、信号ＴＧ１として出力する機能を有する。マルチプレクサ２０５を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。同期した信号の場合、信号ＴＧＲ１が選択され、非同期の信号の場合、信号ＴＧＣ１が、選択される。

マルチプレクサ２０６は、非同期でデータ信号を出力する場合に信号ＴＧＣ３を選択し、クロック信号に同期させてデータ信号を出力する場合に信号ＴＧＲ３を選択して、信号ＴＧ１として出力する機能を有する。マルチプレクサ２０６を有することで、信号ＰＬＥ＿ＯＵＴを非同期の信号か、あるいはクロック信号ＰＨ１に同期した信号か、を選択して出力することができる。同期した信号の場合、信号ＴＧＲ３が選択され、非同期の信号の場合、信号ＴＧＣ３が、選択される。

出力信号生成回路１０６Ｂは、信号ＲＣが入力され、信号ＴＧ１および信号ＴＧ３のタイミングによって、信号ＲＣの論理値に応じた信号ＰＬＥ＿ＯＵＴをバイナリのデータ信号あるいはパルス信号で切り替えて、出力する機能を有する。出力信号生成回路１０６Ｂは、パルス信号を出力する場合、信号ＴＧ１のタイミングでパルスを出力し、その後入力される信号ＲＣの論理値に応じて信号ＴＧ３のタイミングでパルスを出力し、信号ＰＬＥ＿ＯＵＴによる論理値を変えることができる。

＜半導体装置の動作について＞
図１８、１９に図１７で示した半導体装置２００Ｂにおける各信号のタイミングチャートを示す。なお図１８は、信号ＰＬＥ＿ＯＵＴを非同期で出力する場合のタイミングチャートであり、図１９は、信号ＰＬＥ＿ＯＵＴをクロック信号ＰＨ１に同期して出力する場合のタイミングチャートである。なお図１８、１９に示す各信号は、図１７で示した半導体装置２００Ｂにおける信号である。

なお図１８，１９では、特に信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］、及び信号ＰＬＥ＿ＯＵＴがパルス信号の場合の動作について説明する。上述した、信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］、及び信号ＰＬＥ＿ＯＵＴがバイナリ信号の場合は、演算回路１０２及び遅延回路１０３への電源をオフにする動作がない。

なおマルチプレクサ１０９［０］乃至１０９［３］及びマルチプレクサ２０４が出力する信号の選択は、コンフィギュレーションデータによって予め設定される。信号ＰＬＥ＿ＩＮ［０］乃至ＰＬＥ＿ＩＮ［３］がパルス信号の場合、マルチプレクサ１０９［０］乃至１０９［３］は、信号ＯＵＴ［０］乃至ＯＵＴ［３］をデータ信号ＬＭＩ［０］乃至ＬＭＩ［３］として選択する。また、マルチプレクサ２０４は、信号ＴＧＣ２を信号ＴＧ２として選択する。また、マルチプレクサ２０８は、クロック信号ＰＨ１を選択する。

図１８に示すタイミングチャートにおける時刻ｔ１乃至ｔ９の動作は、図１５の時刻Ｔ１乃至Ｔ９で説明した動作と同様である。この場合、信号ＰＬＥ＿ＯＵＴを非同期で出力するため、クロック信号ＰＨ１およびＰＨ２はローレベルのままとなる。そのため、出力タイミング生成回路２０１が動作せず、信号ＴＧＲ１、ＴＧＲ３もローレベルである。マルチプレクサ２０７では、信号ＬＭＯＬが信号ＲＣとして選択される。マルチプレクサ２０５では、信号ＴＧＣ１が信号ＴＧ１として選択される。マルチプレクサ２０６では、信号ＴＧＣ３が信号ＴＧ３として選択される。信号ＴＧ１、ＴＧ３のパルスが入力されるタイミングで、信号ＰＬＥ＿ＯＵＴが出力される。

図１９に示すタイミングチャートにおける時刻ｔ１１乃至ｔ１９の動作は、図１８の時刻ｔ１乃至ｔ９で説明した動作と同様である。異なる点として、時刻ｔ１９でクロック信号ＰＨ２、時刻ｔ２０で信号ＰＨ１がパルスを出力する点にある。レジスタ２０２および２０３では、クロック信号ＰＨ２およびＰＨ１がパルスを出力した時点でラッチした信号Ｒ２およびＲ１を出力する。出力タイミング生成回路２０１では、クロック信号ＰＨ１から特定の時間だけ遅延して生成した、信号ＴＧＲ１および信号ＴＧＲ３を出力する。マルチプレクサ２０７では、信号Ｒ１が信号ＲＣとして選択される。マルチプレクサ２０５では、信号ＴＧＲ１が信号ＴＧ１として選択される。マルチプレクサ２０６では、信号ＴＧＲ３が信号ＴＧ３として選択される。信号ＴＧ１、ＴＧ３のパルスが入力されるタイミングで、信号ＰＬＥ＿ＯＵＴが出力される。

上述した構成とすることで、演算回路１０２が演算結果を出力するまでの必要十分な期間のみ電源をオンにすることができ、したがって、電源をオフしている時間を長くすることができる。そして、クロック信号に同期したタイミングで、信号ＰＬＥ＿ＯＵＴを出力することができる。

＜半導体装置を構成する回路の一例について＞
半導体装置２００Ｂを構成するラッチ回路１０１［０］乃至１０１［３］、出力タイミング生成回路１０４、出力信号生成回路１０６Ｂ、演算回路１０２、および遅延回路１０３の構成例は、実施の形態３で説明した半導体装置１００Ｂが有する各回路の構成と同様である。

（実施の形態５）
本実施の形態では、上記実施の形態１で説明したＯＳトランジスタについて説明する。

＜ＯＳトランジスタの特性＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性又は実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性又は実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、又は、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。又は、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）又は上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面又は上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状又は六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、又は１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。

（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。

図２０に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図２０では、上記実施の形態１の図９で図示したトランジスタ５１１、およびトランジスタ５１２の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ５１１およびトランジスタ５１２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ５１１およびトランジスタ５１２のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ５１１のチャネル長方向とトランジスタ５１２のチャネル長方向とが、必ずしも一致していなくともよい。

また、図２０では、酸化物半導体膜にチャネル形成領域を有するトランジスタ５１１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ５１２上に形成されている場合を例示している。

トランジスタ５１２は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体膜又は半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ５１２は、酸化物半導体膜又は酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜又は酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ５１１はトランジスタ５１２上に積層されていなくとも良く、トランジスタ５１１とトランジスタ５１２とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ５１２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ５１２が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図２０では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ５１２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２０では、トレンチ分離法を用いてトランジスタ５１２を電気的に分離する場合を例示している。具体的に、図２０では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ５１２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ５１２の不純物領域４０２および不純物領域４０３と、不純物領域４０２および不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ５１２は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ５１２では、チャネル形成領域４０４における凸部の側部および上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ５１２の基板上における専有面積を小さく抑えつつ、トランジスタ５１２におけるキャリアの移動量を増加させることができる。その結果、トランジスタ５１２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ５１２のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ５１２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ５１２上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ５１１が設けられている。

トランジスタ５１１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極又はドレイン電極として機能する導電膜４３２および導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

なお、図２０において、トランジスタ５１１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ５１１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態又は非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図２０では、トランジスタ５１１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ５１１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２０に示すように、トランジスタ５１１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ５１１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図２０に示すトランジスタ５１１は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２および導電膜４３３とは重ならない端部、言い換えると、導電膜４３２および導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図２０に示すトランジスタ５１１では、導電膜４３２および導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ５１１の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ５１１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ５１１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ５１１のオフ電流を小さく抑えることができる。よって、トランジスタ５１１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ５１１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ５１１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ５１１におけるキャリアの移動量が増加する。この結果、トランジスタ５１１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図２０を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図２１に示すような構造でもよい。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した、リコンフィギュアブルな回路として機能する半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図２２、図２３を用いて説明する。

図２２（Ａ）では上述の実施の形態で説明した、リコンフィギュアブルな回路として機能する半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態６の図２０に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２２（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した、リコンフィギュアブルな回路として機能する半導体装置を含む構成とすることができる。そのため、低消費電力化、および回路間の配線数の低減が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２２（Ｂ）に示す。図２２（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２２（Ｂ）に示す電子部品７００は、リード７０１および回路部７０３を示している。図２２（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２３（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が設けられている。そのため、低消費電力化、および回路間の配線数の低減が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２３（Ａ）に示す携帯型の情報端末は、図２３（Ａ）の右図のように、第１の表示部９０３ａおよび第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図２３（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２３（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２３（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が設けられている。そのため、低消費電力化、および回路間の配線数の低減が図られた電子書籍が実現される。

図２３（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１およびリモコン操作機９２４には、先の実施の形態に示す、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が搭載されている。そのため、低消費電力化、および回路間の配線数の低減が図られたテレビジョン装置が実現される。

図２３（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が設けられている。そのため低消費電力化、および回路間の配線数の低減が図られたスマートフォンが実現される。

図２３（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が設けられている。そのため、低消費電力化、および回路間の配線数の低減が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る、リコンフィギュアブルな回路として機能する半導体装置を有する電子部品が搭載されている。このため、低消費電力化、および回路間の配線数の低減が図られた電子機器が実現される。

（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞

各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、ハンドシェーク方式の非同期回路を用いない構成について示したが、本発明の一態様は、これに限定されない。状況に応じて、例えばハンドシェーク方式の非同期回路に適用することも可能である。

＜図面を説明する記載に関する付記＞

本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

＜言い換え可能な記載に関する付記＞

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及したかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。

＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

又は、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

Ａ１−Ａ２ 破線
Ａ３−Ａ４ 破線
ｍｅｍＢ１ ノード
ｍｅｍＢ２ ノード
Ｎ１ 信号
Ｎｉ１ 信号
Ｎｉ２ 信号
Ｎｔ１ 信号
Ｎｔ２ 信号
Ｎｔ３ 信号
ＰＨ１ クロック信号
ＰＨ２ クロック信号
Ｒ１ 信号
Ｒ２ 信号
Ｓ１ 端子
Ｓ２ 端子
ｔ１ 時刻
ｔ９ 時刻
ｔ１１ 時刻
ｔ１９ 時刻
ｔ２０ 時刻
ｔ２１ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
Ｔ１５ 時刻
Ｔ２１ 時刻
Ｔ２２ 時刻
Ｔ２３ 時刻
Ｔ２４ 時刻
Ｔ２５ 時刻
Ｔ２６ 時刻
ｔｇ１ 信号
ｔｇ３ 信号
ＴＧ１ 信号
ＴＧ２ 信号
ＴＧ３ 信号
ＴＧＣ１ 信号
ＴＧＣ２ 信号
ＴＧＣ３ 信号
ＴＧＲ１ 信号
ＴＧＲ３ 信号
３０ 論理回路
３１ マルチプレクサ
３４ マルチプレクサ
１００ 半導体装置
１０１ ラッチ回路
１０２ 演算回路
１０３ 遅延回路
１０４ 出力タイミング生成回路
１０５ レジスタ
１０６ 出力信号生成回路
１０６Ｂ 出力信号生成回路
１０７ ＡＮＤゲート
１０８ ＡＮＤゲート
１１０ ＮＯＲゲート
１１１ ＮＯＲゲート
１１３ ＮＯＲゲート
１１４ ＮＯＲゲート
１１６ ＮＯＲゲート
１１７ ＮＯＲゲート
１１８ ＮＯＲゲート
１２１ ＮＯＲゲート
１２３ ＮＯＲゲート
１２５ ＮＯＲゲート
１２６ ＮＯＲゲート
１２７ インバータ
１２８ ＡＮＤゲート
１３０ ＡＮＤゲート
１３１ ＡＮＤゲート
１３２ ＯＲゲート
１４１ マルチプレクサ
１４４ マルチプレクサ
１４７ マルチプレクサ
１４８ コンフィギュレーションメモリ
１４９ ＡＮＤゲート
１５０ ＯＲゲート
２００ 半導体装置
２０１ 出力タイミング生成回路
２０２ レジスタ
２０３ レジスタ
２０５ マルチプレクサ
２０６ マルチプレクサ
２０７ マルチプレクサ
３００ ＰＬＤ
３０１ 論理回路
３０２ スイッチ
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５０１ データ線
５０２ ワード線
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
５１６ インバータループ
５２１Ａ コンフィギュレーションメモリ
５２１Ｂ コンフィギュレーションメモリ
５３１ トランジスタ
５３２ トランジスタ
５３４ 容量素子
５３５ トランジスタ
５３６ トランジスタ
５３７ インバータループ
５３８ 容量素子
５４０ インバータ
５４１ データ線
５４２ ワード線
５５１Ａ コンフィギュレーションメモリ
５５１Ｂ コンフィギュレーションメモリ
６００ トランジスタ
６１０ トランジスタ
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (2)

1. 論理回路を複数有し、
   前記論理回路は、別の論理回路から出力された信号をコンフィギュレーションデータに応じて演算し、さらに別の論理回路に出力する機能を有する半導体装置であって、
   前記論理回路は、複数のラッチ回路と、演算回路と、遅延回路と、出力タイミング生成回路と、レジスタと、出力信号生成回路と、を有し、
   複数の前記ラッチ回路はそれぞれ、
   前記別の論理回路から出力された時分割の第１のパルス信号が入力され、前記第１のパルス信号を遅延させて生成した第１の信号を出力する機能と、
   前記第１のパルス信号の論理値を判定し、前記第１の信号よりも遅延した第２の信号を出力する機能と、
   リセット信号が入力されて初期化される機能と、
   を有し、
   前記演算回路は、
   複数の前記第２の信号が入力され、複数の前記第２の信号を前記コンフィギュレーションデータに応じて演算処理して第４の信号を出力する機能と、
   複数の前記第１の信号の論理演算によって得られる第３の信号が入力され、前記第３の信号によって電源の供給が開始される機能と、
   を有し、
   前記遅延回路は、
   前記第３の信号が入力され、前記第３の信号を前記演算回路が有するクリティカル・パスでの遅延時間に相当する時間分遅延をさせた第５の信号を出力する機能と、
   前記第３の信号によって電源の供給が開始される機能と、
   を有し、
   前記出力タイミング生成回路は、前記第３の信号と前記第５の信号との論理演算によって得られる第６の信号が入力され、前記第６の信号を遅延させた第７の信号と、前記第７の信号を遅延された第８の信号と、前記第８の信号を遅延された第９の信号と、を出力する機能を有し、
   前記レジスタは、
   前記第４の信号を保持する機能と、
   前記第８の信号にしたがって保持した前記第４の信号を前記出力信号生成回路に出力する機能と、
   を有し、
   前記出力信号生成回路は、前記レジスタから入力された前記第４の信号の論理値に応じた信号を、前記第７の信号のタイミングと前記第９の信号のタイミングとで出力することによって、時分割の第２のパルス信号として前記さらに別の論理回路に出力する機能を有し、
   前記第９の信号は、前記リセット信号として前記ラッチ回路に入力される半導体装置。
2. 請求項１において、
   前記コンフィギュレーションデータは、チャネル形成領域に酸化物半導体を有するトランジスタを有するメモリ回路に記憶される半導体装置。

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