JP2016139452A - 半導体装置の動作方法 - Google Patents

Abstract

【課題】信頼性の高い半導体装置を提供する。または、回路面積を縮小した半導体装置を提供する。または、良好な特性を有する記憶素子を提供する。または、信頼性の高い記憶素子を提供する。または、記憶素子の体積あたりの記憶容量を高める。【解決手段】容量と、スイッチング素子と、を有する半導体装置において、容量は、第１の電極と、第２の電極と、誘電体と、を有し、誘電体は、第１の電極と第２の電極に挟まれ、スイッチング素子は、第１の端子と、第２の端子と、を有し、第１の端子は、第１の電極に電気的に接続され、スイッチング素子を第１の期間においてオン状態とする第１のステップを行い、第１のステップの後にスイッチング素子を第２の期間においてオフ状態とする第２のステップを行い、第２のステップの後にスイッチング素子を第３の期間においてオン状態とする第３のステップを行う半導体装置である。【選択図】図１

Description

電子機器、半導体装置、記憶装置、記憶素子、それらの駆動方法、またはそれらの製造方法に関する。

なお、本明細書中において電子機器とは、電力を供給することで動作する装置全般を指し、電源を有する電子機器、電源として例えば蓄電池を有する電子機器及び電気光学装置、蓄電池を有する情報端末装置などは全て電子機器である。また、電子機器とは、情報を処理する機器全般を指す。なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、記憶装置、撮像装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

記憶装置として、電気的書き換え可能な不揮発性記憶装置（ＥＥＰＲＯＭ）や、揮発性記憶装置であるＤＲＡＭなどがある。このような記憶装置では、書き込み不足が生じる場合がある。

特許文献１ではＥＥＰＲＯＭの一例として、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造が示されている。

また特許文献１では、書き込み不足の問題を解決するために、ＥＥＰＲＯＭにデータの書き込みを行う際に、書き込み不足のメモリセルを検出して再書き込みを行うことが述べられている。

特開平０７−０９３９７９号公報

本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、回路面積を縮小した半導体装置を提供することを課題の一とする。または、本発明の一態様は、良好な特性を有する記憶素子を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い記憶素子を提供することを課題の一とする。または、記憶素子の体積あたりの記憶容量を高めることを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。

本発明の一態様は、容量素子と、スイッチング素子と、を有する半導体装置において、容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、誘電体は、第１の電極と第２の電極に挟まれ、スイッチング素子は、第１の端子と、第２の端子と、を有し、第１の端子は、第１の電極に電気的に接続され、スイッチング素子を第１の期間においてオン状態とする第１のステップを行い、第１のステップの後にスイッチング素子を第２の期間においてオフ状態とする第２のステップを行い、第２のステップの後にスイッチング素子を第３の期間においてオン状態とする第３のステップを行う半導体装置の動作方法である。ここで、第２のステップは第１のステップに続いて行われることが好ましい。また、第３のステップは第２のステップに続いて行われることが好ましい。

また、上記構成において、第２の期間は５０ｐｓ以上１００ｍｓ以下であり、第１の期間および第３の期間は５０ｐｓ以上１ｍｓ以下であることが好ましい。また、上記構成において、半導体装置はスイッチング素子を有する記憶素子を有し、第２の期間において、記憶素子の読み出し動作を行わないことが好ましい。また、上記構成において、誘電体は、珪素、アルミニウムおよびハフニウムから選ばれる少なくとも一の元素と、酸素と、を有し、スイッチング素子は、酸化物半導体を有することが好ましい。また、上記構成において、スイッチング素子は、トランジスタであることが好ましい。

または、本発明の一態様は、容量素子と、第１のトランジスタと、を有する半導体装置において、容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、誘電体は、第１の電極と第２の電極に挟まれ、第１のトランジスタは、ゲート電極と、第３の電極と、第４の電極と、を有し、第３の電極と第４の電極のいずれか一方はソース電極であり、いずれか他方はドレイン電極であり、第３の電極は、第１の電極に電気的に接続され、ゲート電極に第１の電位を第１の期間において印加し、第２の電極に第２の電位を第２の期間において印加する第１のステップを行い、第１のステップの直後に、ゲート電極に第３の電位を第３の期間において印加し、第２の電極に第４の電位を第４の期間において印加する第２のステップを行い、第２のステップの直後に、ゲート電極に第５の電位を第５の期間において印加し、第２の電極に第６の電位を第６の期間において印加する第３のステップを行い、第１の電位と第２の電位の差は、第３の電位と第４の電位の差より大きく、第５の電位と第６の電位の差は、第３の電位と第４の電位の差より大きい半導体装置の動作方法である。

または、本発明の一態様は、容量素子と、第１のトランジスタと、を有する半導体装置において、容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、誘電体は、第１の電極と第２の電極に挟まれ、第１のトランジスタは、ゲート電極と、第３の電極と、第４の電極と、を有し、第３の電極と第４の電極のいずれか一方はソース電極であり、いずれか他方はドレイン電極であり、第３の電極は、第１の電極に電気的に接続され、ゲート電極に第１の電位が印加され、第２の電極に第２の電位が印加される第１のステップを行い、第１のステップの直後に、ゲート電極に第３の電位が印加され、第２の電極に第４の電位が印加される第２のステップを行い、第２のステップの直後に、ゲート電極に第５の電位が印加され、第２の電極に第６の電位が印加される第３のステップを行い、第１の電位と第２の電位の差は、第３の電位と第４の電位の差より大きく、第５の電位と第６の電位の差は、第３の電位と第４の電位の差より大きい半導体装置の動作方法である。

または、本発明の一態様は、容量素子と、第１のトランジスタと、を有する半導体装置において、容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、誘電体は、第１の電極と第２の電極に挟まれ、第１のトランジスタは、ゲート電極と、第３の電極と、第４の電極と、を有し、第３の電極と第４の電極のいずれか一方はソース電極であり、いずれか他方はドレイン電極であり、第３の電極は、第１の電極に電気的に接続され、ゲート電極に第１の電位が、第２の電極に第２の電位が、それぞれ印加されることにより第１のトランジスタをオン状態とする第１のステップを行い、第１のステップの直後に、ゲート電極に第３の電位が、第２の電極に第４の電位が、それぞれ印加されることにより第１のトランジスタをオフ状態とする第２のステップを行い、第２のステップの直後に、ゲート電極に第５の電位が、第２の電極に第６の電位が、それぞれ印加されることにより第１のトランジスタをオン状態とし、第２のステップで容量素子において減少した電荷を補う第３のステップを行い、第１の電位と第２の電位の差は、第３の電位と第４の電位の差より大きく、第５の電位と第６の電位の差は、第３の電位と第４の電位の差より大きい半導体装置の動作方法である。

上記構成において、第２の期間は５０ｐｓ以上１００ｍｓ以下であり、第１の期間および第３の期間は５０ｐｓ以上１ｍｓ以下であることが好ましい。

また、上記構成において、半導体装置は第１のトランジスタを有する記憶素子を有し、第２の期間において、記憶素子の読み出し動作を行わないことが好ましい。また、上記構成において、誘電体は、酸素および珪素を有し、第１のトランジスタは、酸化物半導体を有することが好ましい。また、上記構成において、半導体装置は第２のトランジスタを有し、第１の電極は、第２のトランジスタのゲート電極に電気的に接続することが好ましい。

本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発明の一態様により、回路面積を縮小した半導体装置を提供することができる。また、本発明の一態様により、良好な特性を有する記憶素子を提供することができる。また、本発明の一態様により、信頼性の高い記憶素子を提供することができる。また、記憶素子の体積あたりの記憶容量を高めることができる。また、新規な構成の半導体装置を提供することができる。

本発明の一態様を説明するための模式図および回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのフローおよびタイミングチャート。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのフロー。 本発明の一態様を説明するためのタイミングチャート。 フローの一例を示す図。 本発明の一態様を説明するためのフローチャート及び斜視図。 本発明の一態様を適用可能な電子機器の図。 記憶素子の測定結果。 記憶素子のデータ保持特性。 記憶素子のデータ保持特性。 記憶素子の測定結果。 記憶素子のデータ保持特性より求めた外挿曲線。 記憶素子のデータ保持特性より求めた外挿曲線。 記憶素子のデータ保持特性より求めた外挿曲線。 記憶素子のデータ保持特性より求めた外挿曲線。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための回路図。

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置が有する記憶素子の一例について説明する。

［半導体装置の例（１）］
本発明の一態様の半導体装置５００は、記憶素子５０を有する。記憶素子５０は、容量素子１５０を有し、容量素子１５０は、電極５１と、電極５２と、電極５１と電極５２に挟まれた誘電体と、を有する。また、記憶素子５０は、電極５１に電気的に接続するスイッチング素子６１を有することが好ましい。

スイッチング素子６１として例えば、入力条件により抵抗が変化する素子、入力条件により物理的な距離が変化する機械的スイッチ、トランジスタ、等を用いることができる。また、トランジスタとして例えば、電界効果型トランジスタを用いることができる。

図１（Ａ）に示す半導体装置５００は、ｎ個の記憶素子５０と、ｎ個の記憶素子５０が形成するマトリックスに接続する回路６００と、を有する。回路６００は、書き込み回路および読み出し回路、等を有する。

図１（Ｂ）に、記憶素子５０の回路図を示す。記憶素子５０は、容量素子１５０を有し、容量素子１５０は、電極５１と、電極５２と、電極５１と電極５２に挟まれた誘電体と、を有する。また、記憶素子５０は、電極５１に接続するスイッチング素子６１を有する。スイッチング素子６１は端子５３および端子５４を有する。端子５４は端子Ａ１に、電極５２は端子Ａ２にそれぞれ接続する。また、端子５３および電極５１は、フローティングノードＦＮに接続する。図１（Ｂ）に示す記憶素子５０が複数並んでマトリックスを形成する場合の接続の一例を図３６（Ａ）に示す。また、別の接続の一例を図３６（Ｂ）に示す。図３６（Ｂ）は、スイッチング素子６１が端子５３、端子５４、および第３の端子を有する例を示す。また、隣接する記憶素子５０が接続する配線を共有してもよい。例えば、図３７（Ａ）に示すように、隣り合うスイッチング素子６１の端子Ａ１が、共通する配線に接続してもよい。なお、接続の仕方は図３６（Ａ）、図３６（Ｂ）および図３７（Ａ）に示す例には限らない。

記憶素子５０は、容量素子１５０に電荷を蓄積する、または電荷を放出することにより所望のデータの書き込みを行うことができる。

図２（Ａ）に示すタイミングチャートは、半導体装置５００が有する記憶素子５０に書き込みを行う場合の一つの方法を示す。信号ＳＷ（ｍ）は、ｍ番目の記憶素子５０に入力される信号である。信号ＳＷ（ｍ）がハイレベルのとき、スイッチング素子６１がオン状態となり、ローレベルのとき、スイッチング素子６１はオフ状態となるとする。時刻Ｒ１から時刻Ｒ２までを期間４１とする。期間４１において、記憶素子５０に書き込みを行う。電極５１と電極５２の、時刻Ｒ１の電位差をＶ_１とする。時刻Ｒ１にスイッチング素子６１をオン状態とすることにより、端子Ａ１および端子Ａ２に入力される信号に応じて容量素子１５０に電荷が蓄積される、すなわち書き込みが行われる。蓄積される電荷に伴い、図１（Ｂ）に示すフローティングノードＦＮの電位が変化する。

次に、時刻Ｒ２に、スイッチング素子６１をオフ状態とし、書き込みを終了する。時刻Ｒ２における電極５１と電極５２の電位差をＶ_２とする。

ここで、オフ状態とは、例えばオン状態の時の電流に比べて１００分の１以下、あるいは１０^４分の１以下、あるいは１０^８分の１以下の電流であればよい。

次に、時刻Ｒ２から時刻Ｒ３を期間４２とする。期間４２においてスイッチング素子６１をオフ状態のまま保持する。期間４２を保持期間と呼ぶ場合がある。または、期間４２を緩和期間と呼んでもよい。

次に、図２（Ａ）に基づき書き込みを行う場合の端子Ａ１および端子Ａ２の電位の一例について、図２（Ｂ）を用いてさらに詳細に説明する。期間４１において、書き込むデータに応じた信号を端子Ａ１に入力する。例えば、データ“１”を与える信号１には高電源電位（Ｈ）を、データ“０”を与える信号０には低電源電位（Ｌ）を与えればよい。端子Ａ１に信号を入力することにより、容量素子１５０に信号に応じた電荷が蓄積される。また、期間４１及び期間４２において、端子Ａ２は定電位とする。ここで、図２（Ｂ）では端子Ａ１への信号の入力は期間４１のみに行うが、期間４１の前後にも端子Ａ１へ信号が入力されていても構わない。

また、記憶素子５０において多値の書き込みを行う場合には、端子Ａ１に入力する信号として複数の電位を準備することもできる。例えば、高電源電位を与える信号としてＨ_１、Ｈ_２、Ｈ_３などの複数の信号を準備することにより、多値の書き込みが可能となる。なお、低電源電位を与える信号を複数準備してもよい。

本発明の一態様の記憶素子は、書き込みによりフローティングノードＦＮの電位を変化させる。例えばフローティングノードＦＮに接続する容量に電荷を蓄積することにより書き込みを行う。書き込みにおいて例えば、容量素子１５０の両端に定電圧を印加する。書き込み時間が充分に長い場合には、容量素子１５０に蓄積される電荷量は飽和し、容量素子１５０の両端に印加される電位の差に応じて大よそ制御される。すなわち、書き込み時間が充分に長い場合には、容量素子１５０に蓄積される電荷量の時間依存性は小さくなる。また例えば多値の書き込みを行う場合には、容量素子１５０の両端に印加される電位の差を複数条件、準備すればよい。

一方、特許文献１に記載されるような電荷蓄積層と制御ゲートを有するＦＥＴＭＯＳ構造の記憶素子では、ゲート絶縁膜を流れるトンネル電流、等により電荷蓄積層へ電荷を蓄積する。このような記憶素子においては、書き込み時間を制御することにより電荷蓄積層へ蓄積される電荷の量を制御し、多値の書き込みを行う場合がある。すなわち電荷蓄積層へ蓄積される電荷の量は飽和しておらず、時間に依存する。ここで、複数の記憶素子が有するそれぞれの電荷蓄積層に電荷量のばらつきが生じた場合には、電荷量の少ない記憶素子にのみ、追加で書き込みを行う必要がある。また、このような場合には例えばまず電荷量のばらつきを調べるために読み出しを行い、電荷量の少ない記憶素子にのみ、追加で書き込みを行う。その後、書き込みを行った記憶素子の読み出しを再度行う。

本発明の一態様の記憶素子においては、書き込み時間を充分長くすることにより容量素子１５０に蓄積される電荷量は飽和するため、容量素子１５０の両端に印加する電圧で大よそ制御される。よって、追加の書き込みを行う前後において、読み出しを行わなくともよい。

ここで、期間４２において電極５１と電極５２の電位差Ｖ_２が変化する場合がある。期間４２における電極５１と電極５２の電位差の変化量をΔＶ_２とする。

半導体装置５００が有するｎ個の記憶素子５０の間で、ΔＶ_２の大きさにばらつきが生じると考えられる。このようなばらつきが生じる場合には、それぞれの信号に対応する電位の差は、ΔＶ_２のばらつきよりも大きくする必要がある。例えば高電源電位を与える信号としてＨ_１、Ｈ_２、Ｈ_３が必要な場合、それぞれの信号の電位の差は少なくともΔＶ_２の最大値よりも大きくなければならず、ΔＶ_２のばらつきが大きい場合には、半導体装置５００の消費電力の増大に繋がる。

ここで、期間４２においてＶ_２が変動してしまう要因の一つとして、容量素子１５０の誘電体が有するトラップＴが挙げられる。なおここでトラップＴは、容量素子１５０の誘電体と電極５１との界面、および誘電体と電極５２との界面、が有するトラップも含む。

ｎ個の記憶素子５０のそれぞれが有する誘電体のトラップＴの密度および分布には、ばらつきが生じる場合がある。よって、ｎ個の記憶素子５０それぞれが有する各容量素子１５０の、期間４２における電位差Ｖ_２の変化量であるΔＶ_２の間にも、ばらつきが生じる可能性がある。

次に、誘電体のトラップＴの影響を小さくし、書き込みのばらつきを減らす書き込み方法の一例について、図３（Ａ）に示すフローを用いて説明する。まずステップＳ０００により処理を開始する。次にステップＳ１００として書き込みを行う。次にステップＳ２００として、保持を行い、ステップＳ３００として再び書き込みを行う。ここでステップＳ１００乃至Ｓ３００を経て記憶素子５０にデータを書き込むことができる。また、ステップＳ１００乃至Ｓ３００を行うことにより、書き込みのばらつきを減らすことができる。最後に、ステップＳ９００で処理を終了する。

次に、具体的な書き込み方法について図３（Ｂ）に示すタイミングチャートを用いて説明する。ここでは図３（Ｂ）に示す期間７１、７２および７３が、図３（Ａ）に示すステップＳ１００、Ｓ２００およびＳ３００に対応する。

まず、期間７１（時刻Ｔ１から時刻Ｔ２まで）において、記憶素子５０に書き込みを行う。電極５１と電極５２の、期間７１における電位差をＶ_２１とする。時刻Ｔ１にスイッチング素子６１をオン状態とし、書き込みを開始する。スイッチング素子６１をオン状態とすることにより、端子Ａ１に入力された信号に応じて、容量素子１５０に電荷が蓄積される。時刻Ｔ２における電位差をＶ_２２とする。ここで、容量素子１５０に蓄積される電荷のうち、ある数の電荷はトラップＴに捕獲される。時刻Ｔ２に、スイッチング素子６１をオフとし、端子Ａ１との接続を切る。

ここで、容量素子１５０への電荷の蓄積を、図４に示す模式図を用いて説明する。図４（Ａ）に示すように、期間７１における容量への電荷の蓄積過程において、誘電体中のトラップへも電荷が捕獲される。時刻Ｔ２（期間７１の終了時）を図４（Ｂ）に示す。図４（Ｂ）は、誘電体中に、電荷が捕獲されないトラップが残存する例を示す。

次に、図３（Ｂ）の期間７２（時刻Ｔ２から時刻Ｔ３まで）においてスイッチング素子６１をオフ状態のまま保持する。期間７１においてトラップＴに捕獲されなかった電荷のうち、ある数の電荷が期間７２においてトラップＴに捕獲される場合を考える。この場合には、期間７２の間にトラップＴに捕獲された電荷の再分布が生じ、電位差Ｖ_２２が変化する。期間７２における電位差Ｖ_２２の変化量をΔＶ_２２とする。図４（Ｃ）では一例として、期間７２においてトラップに電荷が捕獲され、結果として容量素子１５０の電荷に再分布が生じて容量が低下、すなわち容量素子１５０の電位差Ｖ_２２が減少する様子を示す。

ここで、ｎ個の容量素子１５０のそれぞれが有する絶縁膜において、それぞれの絶縁膜が有するトラップＴの量および分布はばらつきを有するため、それぞれの容量素子１５０のΔＶ_２２にばらつきが生じる。

そこで、期間７２において生じた電位差の変化量ΔＶ_２２を補うために、図３（Ｂ）の期間７３（時刻Ｔ３から時刻Ｔ４）において再度、記憶素子５０への書き込みを行う。この時、端子Ａ１および端子Ａ２には期間７１と同じ信号を再度入力する。時刻Ｔ３にスイッチング素子６１をオン状態とし、時刻Ｔ４にスイッチング素子６１をオフ状態とする。図４（Ｄ）には記憶素子５０に再書き込みを行った後の容量素子１５０の一例を示す。

ここで、期間７１の終了時から期間７３の開始時までの時間をΔＴとする。ここではΔＴは時刻Ｔ３から時刻Ｔ２を引いた値となる。

次に、期間７４（時刻Ｔ４から時刻Ｔ５まで）においてスイッチング素子６１をオフ状態のまま保持する。期間７２の間にトラップＴへの緩やかな捕獲が起こった後に、期間７３において再度、書き込みを行うことにより、期間７４において容量素子１５０内で再分布する電荷は、期間７２に比べて少ないと考えられる。よって、期間７４における電極５１と電極５２の電位差の変化量をΔＶ_２３とすると、ΔＶ_２３をΔＶ_２２より小さくすることができる。すなわち、ｎ個の容量素子１５０のそれぞれの電位差のばらつきを小さくすることができる。

ここで、容量素子１５０におけるトラップＴへの電荷の捕獲に要する時間よりも、期間７１が短い場合には、期間７１の終了後、期間７２においてトラップＴへの電荷の捕獲が続く。

容量素子として用いられる誘電体の誘電率は、周波数によって値が変わる。誘電率の周波数依存性は、物質に瞬間的に変化するステップ電場をかけたときに、物質の分極が指数関数的に変化する（時間応答に遅れを生じる）ところから出てくる。例えば分極のひとつである配向分極は、１×１０^１２Ｈｚ以下の極めて広い範囲において分散と吸収を持っていることが知られている。また例えば誘電率の異なる２種以上の物質から構成されている不均質誘電体においては、表面電荷の蓄積が界面にて行われる界面分極が存在する。実際のデバイスにおいては特に、絶縁膜中に膜中欠陥が存在することがあり、前者の配向分極により、分極に対する遅れの原因となることがある。

また、例えば期間７１の書き込み時においては、容量素子１５０に電荷が蓄積される。容量素子における電荷の蓄積は、容量素子における誘電体層の分極に比例する。前述したような分極遅れによるばらつきが存在する場合、その時間応答が異なってしまう。すなわち、蓄積される電荷量が素子ごとに異なることとなる。このような場合を考え、トラップされる電荷量をその前の状態にかかわらず等しくするために期間７２を設ける。

また、記憶素子５０に書き込まれたデータの保持を行う場合を考える。保持を行う期間においても、トラップＴへの電荷の捕獲が緩やかに生じる場合がある。よって、トラップＴは保持されたデータの変動の要因になり得る。トラップされる電荷量をその前の状態にかかわらず等しくすることにより、記憶素子５０に書き込まれたデータの変動の素子毎のばらつきを小さくすることができる場合がある。

また、期間７１および期間７３に書き込みを行い、あらかじめトラップＴへ電荷を捕獲することにより、期間７３に書き込みを行ったデータの保持を行う期間において、トラップＴへ捕獲される電荷を少なくすることができる。

ここで、期間７１は、期間７２より短いことが好ましい。また、期間７３は、期間７２より短いことが好ましい。

または、期間７１は５０ｐｓ以上１ｍｓ以下が好ましく、０．５ｎｓ以上１００μｓ以下がより好ましく、５ｎｓ以上１０μｓ以下がさらに好ましい。また、期間７２は５０ｐｓ以上１００ｍｓ以下が好ましく、１ｎｓ以上５００μｓ以下がより好ましく、１００ｎｓ以上１００μｓ以下がさらに好ましい。また、期間７３は５０ｐｓ以上１ｍｓ以下が好ましく、０．５ｎｓ以上１００μｓ以下がより好ましく、５ｎｓ以上１０μｓ以下がさらに好ましい。

ここで、記憶素子５０には繰り返しデータの書き込みを行うことができる。ここで、記憶素子５０に書き込みを行う時には端子Ａ１に信号を入力し、フローティングノードＦＮへの書き込みを行う。このとき、容量素子１５０へ電荷が蓄積される、または容量素子１５０から電荷が放出される。ここで容量素子１５０に電荷を蓄積する条件とは、例えば容量素子１５０の有する電極５１と電極５２の電位差が大きくなるような信号が端子Ａ１から入力される場合であり、容量素子１５０から電荷を放出する条件とは、例えば容量素子１５０の有する電極５１と電極５２の電位差が小さくなるような信号が端子Ａ１から入力される場合である。

この電荷の蓄積や放出の際に、トラップＴに捕獲された電荷が放出される場合がある。特に、容量素子１５０から電荷を放出する条件においては、トラップＴにトラップされた電荷の放出がより顕著に起こりやすい場合がある。

ここで図５（Ａ）および（Ｂ）にしめすタイミングチャートを用い、複数の記憶素子５０に書き込みを行う例を説明する。

まず図５（Ａ）のタイミングチャートを用いて、複数の記憶素子５０に書き込みを行う例を示す。図３（Ｂ）等で説明したように、半導体装置５００が有するｎ個の記憶素子５０のうち、第ｍの記憶素子５０に対して、ステップ１として期間７１において１回目の書き込み、ステップ２として期間７２の保持、ステップ３として期間７３において２回目の書き込みを行う。次に、期間７７乃至期間８０において、第ｍの記憶素子５０とは異なる、他の記憶素子５０（ここでは例えば第ａの記憶素子５０とする、ａは１以上ｎ以下の自然数、かつｍとは異なる）への書き込みを行う。第ａの記憶素子５０に接続する端子Ａ１（ａ）と端子Ａ２（ａ）の信号を制御し、期間７７（時刻Ｔ５から時刻Ｔ６まで）および期間７９（時刻Ｔ７から時刻Ｔ８まで）においてスイッチング素子６１（ａ）をオン状態とする。また、期間７８（時刻Ｔ６から時刻Ｔ７まで）に保持期間を設ける。

また、図５（Ｂ）には図５（Ａ）とは異なるタイミングチャートを用いて複数の記憶素子５０に書き込みを行う例を示す。まず、半導体装置５００が有するｎ個の記憶素子のうち、第ｍの記憶素子に対して、ステップ１として期間７１において１回目の書き込み、ステップ２として期間７２の保持、ステップ３として期間７３において２回目の書き込みを行う。

このとき、図５（Ｂ）に示すように、保持期間である期間７２や、期間７４において、半導体装置５００が有するｎ個の記憶素子のうち、期間７１乃至期間７３で書き込みを行っている第ｍの記憶素子５０とは異なる、第ａの記憶素子５０の書き込みを行う。期間７２において、第ａの記憶素子５０にステップ１として１回目の書き込みを行う期間７５を設け、期間７４において、第ａの記憶素子５０にステップ３として２回目の書き込みを行う期間７６を設けて、期間７５と期間７６の間の期間をステップ２としてもよい。このように、ある記憶素子５０の保持期間において、他の記憶素子５０の書き込みを行うことにより、図５（Ａ）と比較して図５（Ｂ）では書き込みに要する時間を短縮することができる。

また、図３（Ｂ）、図５（Ａ）および図５（Ｂ）に示すタイミングチャートにおいては、一つの記憶素子５０に２回の書き込みを行う例を示すが、３回以上の書き込みを行ってもよい。

［半導体装置の例（２）］
次に、図１（Ａ）に示す半導体装置５００が有する記憶素子５０の一例として、記憶素子５０が有するスイッチング素子６１がトランジスタ１００である例を図６（Ａ）を用いて説明する。

図６（Ａ）は、半導体装置５００が有する記憶素子５０の一例を示す。記憶素子５０は、容量素子１５０を有し、容量素子１５０は、電極５１と、電極５２と、電極５１と電極５２に挟まれた誘電体と、を有する。また、記憶素子５０は、電極５１に接続するトランジスタ１００を有する。トランジスタ１００のソースまたはドレインの一方と、電極５１は、フローティングノードＦＮに接続する。またトランジスタ１００のソースまたはドレインの他方は端子Ａ１に、電極５２は端子Ａ２に、トランジスタ１００のゲート電極は端子Ａ３にそれぞれ接続する。図６（Ａ）に示す記憶素子５０が複数並んでマトリックスを形成する場合の接続の一例を図３７（Ｂ）に示す。なお、接続の仕方は図３７（Ｂ）に示す例には限らない。

本発明の一態様における記憶素子５０の動作について、図６（Ｂ）のタイミングチャートを用いて説明する。また、図６（Ｂ）のタイミングチャートは、図１０に示すフローとして表すことができる。図１０のステップＳ１０１は図６（Ｂ）の期間８１に、ステップＳ１０２は期間８２に、ステップＳ１０３は期間８３に、ステップＳ２００は期間８４に、ステップＳ３０１は期間８５に、ステップＳ３０２は期間８６に、ステップＳ３０３は期間８７に相当する。ここでステップＳ１００乃至ステップＳ３００の期間を経て、記憶素子５０にデータを書き込むことができる。また、ステップＳ１００乃至ステップＳ３００を行うことにより、書き込みのばらつきを減らすことができる。また、ステップＳ３００は１回のみでもよいが、図１０の実線の矢印で示すように２回以上繰り返し行ってもよい。または、図１０の破線の矢印で示すようにステップＳ２００とステップＳ３００を繰り返してもよい。

また、図１０に示すように保持期間となるステップＳ４００を設けてもよい。また、ステップＳ４００において、他の記憶素子の書き込みを行ってもよい。

図６（Ｂ）のタイミングチャートを用いて、本発明の一態様の記憶素子への書き込みについて説明する。時刻Ｔ２１に、端子Ａ１に信号Ｈを入力する。時刻Ｔ２１からＴ２２を期間８１とする。

次に、時刻Ｔ２２に端子Ａ３に信号Ｈを入力することにより、トランジスタ１００をオン状態とすることができ、一回目の書き込みが行われる。時刻Ｔ２２からＴ２３を期間８２とする。

次に、時刻Ｔ２３に端子Ａ３に信号Ｌを入力することにより、トランジスタ１００はオフ状態となり、端子Ａ１とフローティングノードＦＮとの接続が切断される。時刻Ｔ２３からＴ２４を期間８３とする。

次に、時刻Ｔ２４に端子Ａ１に信号Ｌを入力する。時刻Ｔ２４からＴ２５を期間８４とする。

次に、時刻Ｔ２５に端子Ａ１に信号Ｈを入力し、時刻Ｔ２６に端子Ａ３に信号Ｈを入力することによりトランジスタ１００をオン状態とし、再度書き込みが行われる。次に、時刻Ｔ２７に端子Ａ３に信号Ｌを入力することによりトランジスタ１００はオフ状態となり、書き込みが終了する。次に、時刻Ｔ２８に端子Ａ１に信号Ｌを入力する。ここで、図６（Ｂ）、および後に示す図８（Ａ）、図８（Ｂ）において、時刻Ｔ２５からＴ２６を期間８５、時刻Ｔ２６からＴ２７を期間８６、時刻Ｔ２７からＴ２８を期間８７、とする。また期間８１乃至期間８７において、端子Ａ２は定電位とする。

ここで、図６（Ａ）に示すフローティングノードＦＮの電位は、例えばＡ１に入力される電位から、トランジスタ１００のしきい値の分だけ変化する場合がある。

ここで、本明細書中において、しきい値とは、チャネルが形成されたときのゲート電圧をいう。しきい値は例えば、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流Ｉｄの平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流Ｉｄの平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）として算出することができる。

図７（Ａ）に、記憶素子５０の一例を示す。記憶素子５０は容量素子１５０と、トランジスタ１００と、トランジスタ１３０と、トランジスタ１６０と、を有する。ここでトランジスタ１００がｎチャネル型、トランジスタ１３０がｐチャネル型、トランジスタ１６０がｐチャネル型、の例を示すが、トランジスタ１００およびトランジスタ１３０およびトランジスタ１６０の極性はこれに限定されない。図７（Ａ）に示す記憶素子５０が複数並んでマトリックスを形成する場合の接続の一例を図３８に示す。なお、接続の仕方は図３８に示す例には限らない。また、図４０に示すように、端子ＷＢＬと端子ＲＢＬを共通の配線に接続してもよい。共通の配線とすることにより、例えば記憶素子５０の面積を縮小することができる。

図７（Ａ）において電極５１と、トランジスタ１００のソース電極またはドレイン電極の一方と、トランジスタ１３０のゲート電極と、はフローティングノードＦＮに接続する。また、電極５２は端子ＣＬに接続し、トランジスタ１３０のソース電極またはドレイン電極の一方は、トランジスタ１６０のソース電極またはドレイン電極の一方と接続する。また、トランジスタ１００のソース電極またはドレイン電極の他方は端子ＷＢＬに接続し、トランジスタ１６０のソース電極またはドレイン電極の他方は、端子ＲＢＬと接続する。また、トランジスタ１３０のソース電極またはドレイン電極の他方は、端子ＳＬに接続する。また、トランジスタ１００は一対のゲート電極を有することが好ましい。第１のゲート電極は端子ＷＷＬに、第２のゲート電極は端子ＢＧに接続する。ここで例えば端子ＢＧには定電位を印加すればよい。

また、図８（Ａ）のタイミングチャートに、図７（Ａ）に示す記憶素子５０へ書き込みを行う方法を示す。まず時刻Ｔ２１に端子ＷＢＬにデータに応じた信号（１ビットの場合はＨ＝ＨｉｇｈまたはＬ＝Ｌｏｗ）を入力する。他の端子はＬ（Ｌｏｗ）信号のままとする。時刻Ｔ２１から時刻Ｔ２２（期間８１）を書き込みのセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間と呼ぶ。次に時刻Ｔ２２に端子ＷＷＬにＨ信号を入力することにより、トランジスタ１００がオン状態となり、時刻Ｔ２２から時刻Ｔ２３（期間８２）において、端子ＷＢＬの電位に応じた電荷がフローティングノードＦＮに書き込まれる。次に時刻Ｔ２３に端子ＷＷＬにＬ信号を入力することによりトランジスタ１００をオフ状態とする。時刻Ｔ２３から時刻Ｔ２４（期間８３）を書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間と呼ぶ。次に時刻Ｔ２４に端子ＷＢＬにＬ信号を入力する。または、ここで端子ＷＢＬの信号を保持したままとしてもよい。次に時刻Ｔ２４から時刻Ｔ２５の間、保持期間を設ける。

次に、時刻Ｔ２５に端子ＷＢＬにデータに応じた信号を入力する。他の端子はＬレベルのままとする。次に、時刻Ｔ２６に端子ＷＷＬにＨ信号を入力することにより、トランジスタ１００がオン状態となり書き込みが行われる。時刻Ｔ２５からＴ２６（期間８５）を書き込みのセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間と呼ぶ。次に時刻Ｔ２７に端子ＷＷＬにＬ信号を入力することによりトランジスタ１００をオフ状態とする。時刻Ｔ２７からＴ２８（期間８７）を書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間と呼ぶ。

時刻Ｔ２１乃至時刻Ｔ２８の期間を経ることにより、書き込みのばらつきを減らすことができる。ここで、トランジスタ１００がオン状態とする信号を入力する期間８２の終了時から、次にトランジスタ１００がオン状態とする信号を入力する期間８６の開始時までの時間ΔＴは、時刻Ｔ２６から時刻Ｔ２３を引いた値となる。次にＴ２８において端子ＷＢＬにＬ信号を入力する。

時刻Ｔ２８の後、期間８８を設けてもよい。期間８８において、他の記憶素子の書き込みや、読み出しを行ってもよい。

図７（Ｂ）に、記憶素子５０の一例を示す。図７（Ｂ）の図７（Ａ）との相違点は、トランジスタ１６０を有さないため、回路面積を縮小できる点である。

図７（Ｂ）に示す記憶素子５０において容量素子１５０が有する電極５１と、トランジスタ１００のソース電極またはドレイン電極の一方と、トランジスタ１３０のゲート電極と、はフローティングノードＦＮに接続する。また、容量素子１５０が有する電極５２は端子ＣＬに接続し、トランジスタ１３０のソース電極またはドレイン電極の一方と、トランジスタ１００のソース電極またはドレイン電極の他方と、は端子ＢＬに接続する。また、トランジスタ１３０のソース電極またはドレイン電極の他方は、端子ＳＬに接続する。

また、図８（Ｂ）のタイミングチャートに、図７（Ｂ）に示す記憶素子５０へ書き込みを行う方法を示す。図８（Ｂ）において、端子ＢＬのタイミングは図８（Ａ）の端子ＷＢＬを参照すればよい。また、Ｔ２８に端子ＣＬにＨ信号を入力することにより、記憶素子５０を非選択状態とすることができる。

次に、図７（Ａ）に示す記憶素子５０へ書き込んだデータを読み出す方法を、図９（Ａ）に、図７（Ｂ）に示す記憶素子５０へ書き込んだデータを読み出す方法を、図９（Ｂ）に示す。

図９（Ａ）のタイミングチャートは、図１１に示すフローとして表すことができる。図１１のステップＳ５００は図９（Ａ）の期間９１乃至期間９３に、ステップＳ６００は期間９４に相当する。ここでステップＳ５００を読み出し期間と呼ぶ。また、ステップＳ６００は保持期間であり、この期間に他の記憶素子の読み出しや書き込みを行うことが好ましい。ステップＳ５００（読み出し期間）は、図２３（Ａ）に示すように３つのステップ（ステップＳ５０１、ステップＳ５０２、ステップＳ５０３）を有してもよい。ここでステップＳ５０１は図９（Ａ）の期間９１に、ステップＳ５０２は期間９２に、ステップＳ５０３は期間９３にそれぞれ相当する。また、図９（Ｂ）の期間９１乃至期間９３についても同様である。

次に、図９（Ａ）に示すタイミングチャートについて説明する。時刻Ｔ３１において、端子ＲＷＬにはＨ信号が入力されている。また、端子ＳＬにＨ信号を入力する。端子ＷＷＬは、Ｌレベルのままとする。また、回路６００が有する読み出し回路にプリチャージ信号（ＰＲＥ）を入力することにより、端子ＲＢＬはＬレベルとなる。次に時刻Ｔ３２にＰＲＥ信号をＬレベルとし、端子ＲＷＬにＬ信号を入力する。次に時刻Ｔ３３に端子ＲＷＬにＨ信号を入力することによりトランジスタ１６０がオフ状態となる。次に時刻Ｔ３４に端子ＳＬにＬ信号を入力する。

図９（Ｂ）に示すタイミングチャートについて説明する。時刻Ｔ３１において、端子ＣＬにはＨ信号が入力されている。回路６００が有する読み出し回路にプリチャージ信号（ＰＲＥ）を入力することにより、端子ＢＬはＬレベルとなる。また、端子ＳＬにＨ信号を入力する。端子ＷＷＬは、Ｌレベルのままとする。次に時刻Ｔ３２にＰＲＥ信号をＬレベルとし、端子ＣＬにＬ信号を入力する。次に時刻Ｔ３３に端子ＣＬにＨ信号を入力する。次に時刻Ｔ３４に端子ＳＬにＬ信号を入力する。

ここで図９（Ａ）および図９（Ｂ）において、期間９２（時刻Ｔ３２からＴ３３）に読み出しが行われる。このとき、例えば端子ＳＬの電位が、フローティングノードＦＮの電位に比べて充分高い場合には、トランジスタ１３０はオン状態となり、図９（Ａ）においては端子ＲＢＬ、図９（Ｂ）においては端子ＢＬにＨ’信号が出力される。一方、端子ＳＬの電位が、フローティングノードＦＮの電位としきい値の和に比べて低くなると、トランジスタ１３０はオフ状態となり、図９（Ａ）においては端子ＲＢＬ、図９（Ｂ）においては端子ＢＬにＬ’信号が出力される。よって、端子ＲＢＬまたは端子ＢＬの電圧によって、フローティングノードＦＮに書き込んだデータを読みだすことができる。

ここで、他の記憶素子（第ｍの記憶素子以外の素子）の読み出しを行う場合には、第ｍの記憶素子を非選択とする必要がある。その際、図７（Ａ）の端子ＲＷＬにＨ信号を入力することにより第ｍの記憶素子が有するトランジスタ１６０をオフ状態とし、第ｍの記憶素子を非選択とすることができる。これに対し、図７（Ｂ）の端子ＣＬにＨ信号を入力することにより第ｍの記憶素子が有するトランジスタ１３０をオフ状態とし、第ｍの記憶素子を非選択とすることができる。但し、このときに例えば端子ＢＬから端子ＳＬへ電流が流れる場合がある。よって、図７（Ａ）では図７（Ｂ）の記憶素子５０と比較して、消費電力をより小さくすることができる。

図２０に本発明の一態様の半導体装置５００の一例を示す。図２０に示す半導体装置５００は、記憶素子５０を一つと、回路６００と、を有する。回路６００は、ＰＲＥ端子からプリチャージ信号を入力する回路６６と、端子ＲＢＬからの信号が入力される回路６７と、を有する。

記憶素子５０としては、図７（Ａ）に示す記憶素子５０を参照することができる。

回路６６は、ｎチャネル型のトランジスタ１４０を有し、トランジスタ１４０のゲート電極は端子ＰＲＥに接続し、ソース電極またはドレイン電極の一方にＧＮＤ電位（接地電位）が入力されるＧＮＤ端子が接続し、他方は端子ＲＢＬに接続する。端子ＰＲＥにＨ信号を入力することにより、端子ＲＢＬにＬ信号（ＧＮＤ電位）が入力される。

回路６７は、インバータを有する。端子ＲＢＬの電位はインバータへ入力される。インバータにはＶＤＤ電位（定電位）が入力されるＶＤＤ端子と、ＧＮＤ電位が入力されるＧＮＤ端子が接続される。インバータからの出力は、端子ＯＵＴに出力される。

ここでｎチャネル型のトランジスタ１００は酸化物半導体を有する。またトランジスタ１００は、一対のゲート電極を有する。ｐチャネル型のトランジスタ１３０、トランジスタ１６０、および、ｎチャネル型のトランジスタ１４０はシリコンを有する。

［駆動方法の様々な例］
次に、半導体装置５００が有する記憶素子５０の駆動方法の一例を図１２のフローに示す。ステップＳ１０１として書き込みセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間を設ける。次に、ステップＳ１０２として、スイッチング素子をオン状態として書き込みを行う。次に、ステップＳ１０３として、スイッチング素子をオフして、書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間を設ける。ステップＳ１０１乃至Ｓ１０３を合わせてステップＳ１００と呼ぶ。次に、ステップＳ３０２として、再びスイッチング素子をオン状態として書き込みを行う。次に、ステップＳ３０３として、スイッチング素子をオフして、書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間を設ける。ステップＳ３０２およびＳ３０３を合わせてステップＳ３００と呼ぶ。ステップＳ３００は１回のみでもよいが、２回以上繰り返し行ってもよい。ここで、スイッチング素子がオン状態とする信号を入力する期間の終了時から、次にスイッチング素子がオン状態とする信号を入力する期間の開始時までの時間ΔＴは、ステップＳ１０３の時間となる。

また、記憶素子５０の別の駆動方法の一例を図１３のフローに示す。ステップＳ１０１として書き込みセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間を設ける。次に、ステップＳ１０２として、スイッチング素子をオン状態として書き込みを行う。次に、ステップＳ１０３として、スイッチング素子をオフして、書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間を設ける。次に、ステップＳ５００として、記憶素子５０の読み出し（Ｒｅａｄ）を行う。次に、ステップＳ３０１として書き込みセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間を設ける。次に、ステップＳ３０２として再びスイッチング素子をオン状態として書き込みを行う。次に、ステップＳ３０３として、スイッチング素子をオフして、書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間を設ける。ステップＳ３０１乃至Ｓ３０３を合わせてステップＳ３００と呼ぶ。ここで、ステップＳ５００とＳ３００は１回のみ行ってもよいが、２回以上繰り返してもよい。ここで、スイッチング素子がオン状態とする信号を入力する期間の終了時から、次にスイッチング素子がオン状態とする信号を入力する期間の開始時までの時間ΔＴは、ステップＳ１０３乃至ステップＳ３０１の合計時間となる。

図１２および図１３の書き込みセットアップ（Ｗｒｉｔｅ ｓｅｔｕｐ）期間、書き込みホールド（Ｗｒｉｔｅ ｈｏｌｄ）期間等については例えば図８において述べたような駆動方法を用いればよい。

［トランジスタ］
図６（Ａ）、図７（Ａ）および図７（Ｂ）に示すトランジスタ１００に用いることのできるトランジスタについて説明する。

トランジスタ１００は半導体を有することが好ましい。半導体として、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体、および酸化物半導体などを用いることができる。

トランジスタ１００はスイッチング素子６１として機能することが好ましい。トランジスタ１００は、半導体を有する。特に、半導体として酸化物半導体を有することが好ましい。酸化物半導体を有することにより、オフ電流を極めて低くすることができ、優れたスイッチング特性を得ることができる。ここで半導体として酸化物半導体を有するトランジスタを本明細書においては「ＯＳトランジスタ」と呼ぶ。「ＯＳトランジスタ」については後述する。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。

＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０^１３／ｃｍ^３未満、より好ましくは８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

例えばフローティングノードＦＮに４ビットのデータのデータ電圧を保持させる場合を考える。電源電圧を２Ｖ以上３．５Ｖ以下、保持容量を０．１ｆＦ、保持電圧の分布幅を３０ｍＶ未満、保持電圧の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電圧を許容変動量未満とするには、フローティングノードＦＮからのリーク電流は０．０２５×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０^−２４Ａ／μｍ未満とすることが好ましい。記憶素子５０は、上記スペックを満たすことで、８５℃において、１０年間データを保持することが可能になる。

＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

ここで、図１（Ｂ）などに示す記憶素子５０において、データの書き込みを行った後、スイッチング素子６１に流れる僅かなリーク電流により、フローティングノードＦＮの電位が減少する。ここで、フローティングノードＦＮの電位（Ｖ_ＦＮとする）は以下の数式（１）に示す拡張型指数関数で表すことができる場合がある。特に、スイッチング素子６１として特にＯＳトランジスタのように極めて低いオフ電流（リーク電流）を有するトランジスタを用いた場合に、より精度よくフィッティングできる場合がある。

＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１３／ｃｍ^３未満、より好ましくは８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることをいう。

＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。

（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置の構造について説明する。

［半導体装置の構造］
図１４は、図７（Ａ）の回路図に示す記憶素子５０の構造の一例を示す。図１４に示す記憶素子５０はトランジスタ１３０およびトランジスタ１６０の上に、絶縁膜４２０を有し、絶縁膜４２０上に絶縁膜４２１を有し、絶縁膜４２１上に導電層４１７等の導電層を有する。また、トランジスタ１００は、トランジスタ１３０およびトランジスタ１６０の上に積層して設けられる。積層して設けることにより、記憶素子５０の回路面積の縮小、すなわち半導体装置のチップ面積を縮小し、小型化を図ることができる。また絶縁膜４２２は、加熱により酸素の一部をトランジスタ１００が有する酸化物半導体膜に供給する機能を有する絶縁膜であることが望ましい。絶縁膜４２２については後述する。また、容量素子１５０はトランジスタ１００の上に積層して設けられる。また、トランジスタ１００は、一対のゲート電極を有し、第１のゲート電極は端子ＷＷＬに接続し、第２のゲート電極は端子ＢＧに接続する。

図１４において、トランジスタ１３０のゲート電極は、プラグ４１４、導電層４１８等を介してトランジスタ１００のソース電極またはドレイン電極の一方と接続し、トランジスタ１００のソース電極またはドレイン電極の一方は容量素子１５０の電極５１とプラグを介して接続する。また、トランジスタ１３０およびトランジスタ１６０は基板４００に形成され、直列に接続する。

また、図１４は容量素子１５０はトランジスタ１００の上に積層して設けられる例を示すが、図１６に示すように、トランジスタ１３０およびトランジスタ１６０の上に容量素子１５０が積層して設けられ、容量素子１５０の上にトランジスタ１００が積層して設けられてもよい。また、図１６は、基板４００としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる例を示す。また、図３９に示すように、トランジスタ１００のソース電極またはドレイン電極の一方を、絶縁膜４２１等に設けた開口部に埋め込まれたプラグを介して電極５１と接続してもよい。

図１５は、図７（Ｂ）の回路図に示す記憶素子５０の構造の一例を示す。ここで破線Ｃ１−Ｃ２はトランジスタ１００およびトランジスタ１３０のチャネル長方向の断面を、破線Ｃ３−Ｃ４はチャネル幅方向の断面を、それぞれ示す。図１５は、トランジスタ１６０を有さない点が図１４と異なる。トランジスタの数を減らすことができるため、図１４と比較して回路の占有面積をより小さくすることができるため好ましい。

図１５において、トランジスタ１３０のゲート電極は、プラグ４１４、導電層４１８等を介してトランジスタ１００のソース電極またはドレイン電極の一方と接続し、トランジスタ１００のソース電極またはドレイン電極の一方は容量素子１５０の電極５１とプラグを介して接続する。また、トランジスタ１３０のソース電極またはドレイン電極の一方は、プラグ４１２、導電層４１６等を介してトランジスタ１００のソース電極またはドレイン電極の他方と接続する。

なお図１５に示す断面模式図では、容量素子１５０を構成する導電層を平行に配置して容量を形成する構成としたが、別の構成でもよい。例えば、図１７に示すようにトレンチ状に導電層を配置し、容量を形成する構成としてもよい。該構成とすることで、同じ占有面積であっても大きい容量値を確保することができる。

［トランジスタの構造］
次に、図１４乃至図１７に示すトランジスタ１３０およびトランジスタ１６０に用いることのできるトランジスタについて説明する。ここでは一例として、図１５のトランジスタ１３０について説明するが、図１４、図１６および図１７のトランジスタ１３０およびトランジスタ１６０についても以下の説明を参照することができる。

図１５のトランジスタ１３０が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。例えば、単結晶シリコン基板を基板４００として用いればよい。また、基板４００としてＳＯＩ基板を用いてもよい。

また、トランジスタ１３０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１５では、トレンチ分離法を用いてトランジスタ１３０を電気的に分離する場合を例示している。具体的に、図１５では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１３０を素子分離させる場合を例示している。トランジスタ１３０には、不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１３０は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ１３０上には、絶縁膜４２０が設けられている。絶縁膜４２０には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されているプラグ４１２、プラグ４１３と、ゲート電極４０６に電気的に接続されているプラグ４１４とが、形成されている。

そして、プラグ４１２は、絶縁膜４２０上に形成された導電層４１６に電気的に接続されており、プラグ４１３は、絶縁膜４２０上に形成された導電層４１７に電気的に接続されており、プラグ４１４は、絶縁膜４２０上に形成された導電層４１８に電気的に接続されている。

また図１８（Ａ）には、図１５と異なるトランジスタ１３０の一例を示す。図１８（Ａ）に示すトランジスタは、半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。図１８（Ａ）において、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１３０の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１３０は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１３０の基板上における占有面積を小さく抑えつつ、トランジスタ１３０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１３０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１３０のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ１３０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

また、図１８（Ｂ）に示すようにＳＯＩ基板を基板４００として用いてもよい。

［ＯＳトランジスタの構造］
次に、図１４乃至図１７に示すトランジスタ１００に用いることのできるトランジスタについて説明する。トランジスタ１００として、上述のＯＳトランジスタを用いることが好ましい。ＯＳトランジスタとして用いることのできる構造を、図１９に示す。

図１９（Ａ）、（Ｂ）において、破線Ｂ１−Ｂ２で示す領域では、トランジスタ１００のチャネル長方向における構造を示しており、破線Ｂ３−Ｂ４で示す領域では、トランジスタ１００のチャネル幅方向における構造を示している。

図１４等で説明した通り、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１００が設けられている。

トランジスタ１００は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電層４３２及び導電層４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。

なお、図１９（Ａ）において、トランジスタ１００は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ１００が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位を制御することで、トランジスタの閾値電圧を制御することができる。

また、図１９（Ａ）では、トランジスタ１００が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１００は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１９（Ａ）では、トランジスタ１００は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１００が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

なお酸化物半導体膜４３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜４３０ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

なお酸化物半導体膜４３０ａ、４３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、４３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜４３０ａ、４３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１９（Ａ）に示すトランジスタ１００は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電層４３２及び導電層４３３とは重ならない端部、言い換えると、導電層４３２及び導電層４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１９（Ａ）に示すトランジスタ１００では、導電層４３２及び導電層４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電層４３２と導電層４３３の間に流れる電流を、ゲート電極４３４に与える電圧によって制御することができる。このようなトランジスタ１００の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１００がオフとなるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電層４３２と導電層４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１００では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電層４３２と導電層４３３の間の長さが短くなっても、トランジスタ１００のオフ電流を小さく抑えることができる。よって、トランジスタ１００は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１００が導通状態となるような電圧をゲート電極４３４に与えたときは、当該端部を介して導電層４３２と導電層４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１００の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ１００におけるキャリアの移動量が増加する。この結果、トランジスタ１００のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図１９（Ａ）の説明では、トランジスタ１００が有する半導体膜４３０が、順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する構造として例示している。半導体膜４３０は、他の構造として図１９（Ｂ）に示すような構造でもよい。図１９（Ｂ）に示すように、半導体膜４３０が有する酸化物半導体膜４３０ｃは、導電層４３２及び導電層４３３の上層でゲート絶縁膜４３１と重畳させて設ける構成としてもよい。

上述した通り、図６等に示す回路図において、記憶素子５０への書き込みを行った後、トランジスタ１００をオフ状態とし、容量素子１５０へ蓄積された電荷を保持する。ここで、図１９（Ａ）および図１９（Ｂ）に示すトランジスタ１００において、導電層４３２および導電層４３３は、ゲート絶縁膜４３１を挟んでゲート電極４３４と重畳する領域を有する。このような領域は容量を有するため、記憶素子５０への書き込みの際に該領域へ電荷が蓄積される。よって、このような領域において例えばゲート絶縁膜４３１、およびゲート絶縁膜４３１と導電層４３２または導電層４３３との界面にトラップを有する場合には、書き込みを行った後、トランジスタ１００をオフ状態とした期間において、トラップへの電荷の再分布が生じる可能性がある。

［容量素子］
容量素子１５０が有する誘電体として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。また、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。また、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。

窒素を１原子％以上（または、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上）２０原子％未満の濃度で窒素を含む酸化シリコンを、酸化窒化シリコンと呼ぶ場合がある。また、酸化窒化シリコンとは例えば、その組成として窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％未満、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコンとは例えば、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは酸素が１５以上３０原子％未満、窒素が２０原子％以上３５原子％以下、シリコンが２５以上３５原子％以下、水素が１５原子％以上２５原子％以下の濃度範囲で含まれるものをいう。

半導体装置５００が有する導電層および電極として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン、白金、ルテニウムなどの金属、またはこれを主成分とする合金や、導電体を単層構造または積層構造として用いることができる。例えば、ストロンチウム・ルテニウム酸化物を用いてもよい。また、例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

誘電体を形成する方法として、金属または半導体を熱などで酸化して酸化物を形成する方法や、薄膜法、などがある。薄膜法として例えば、上述したスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

ここで例えばスパッタリング法、ＰＥＣＶＤ法、ＡＬＤ法、などの薄膜法は比較的低温で膜の形成が可能であり、大型基板に成膜可能であるために生産性が高く、また熱酸化やＬＰＣＶＤ法などと比較して高い熱を必要とせず安価なコストで形成できる。しかしながら、トラップの起源となる欠陥等を形成しやすい場合がある。容量素子１５０が有する誘電体がこのような欠陥等を有する場合には、例えば半導体装置５００が有する複数の記憶素子５０において、それぞれが有する欠陥の密度等にばらつきが生じやすい可能性がある。

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２６、図２７を用いて説明する。

図２６（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態３の図１４乃至１９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２６（Ｂ）に示す。図２６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２７（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２７（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２７（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２７（Ａ）に示す携帯型の情報端末は、図２７（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図２７（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２７（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２７（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子書籍端末が実現される。

図２７（Ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたテレビジョン装置が実現される。

図２７（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたスマートフォンが実現される。

図２７（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、小型化が図られ、及び記憶容量の向上と信頼性の両立が図られた電子機器が実現される。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、オフ電流が低いトランジスタとしてＯＳトランジスタを用いる構成について説明したが、本発明の一態様は、オフ電流が低いトランジスタであればよいので、ＯＳトランジスタに限定されない。したがって、状況に応じて、例えばＯＳトランジスタを用いない構成を本発明の一態様としてもよい。

＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電圧を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。

本実施例では、本発明の一態様である半導体装置が有する記憶素子の書き込み特性を評価した結果を示す。

［半導体装置の構造］
評価を行った半導体装置は、図２０に示した半導体装置５００を参照することができる。評価を行った半導体装置５００は、図３９に示す例などのように、トランジスタ１３０およびトランジスタ１６０を形成する層の上に積層して容量を設け、容量を形成する層の上に、トランジスタ１００を設けた。またトランジスタ１３０およびトランジスタ１６０については、ＳＯＩ基板を用いたトランジスタを用いた。

＜トランジスタ１００＞
次に半導体装置５００が有するトランジスタ１００の構造および作製条件について説明する。トランジスタ１００のチャネル長Ｌは０．３５μｍ、チャネル幅は０．３５μｍとした。

酸化物半導体膜４３０ａ、４３０ｂおよび４３０ｃはスパッタリング法を用いて成膜した。また酸化物半導体膜４３０ａおよび４３０ｂとしてＩｎ−Ｇａ−Ｚｎ系酸化物を形成した。ターゲットとして、酸化物半導体膜４３０ａはＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の、酸化物半導体膜４３０ｂはＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットをそれぞれ用いた。また酸化物半導体膜４３０ｃとしてＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットを用いた。膜厚は、酸化物半導体膜４３０ａを４０ｎｍ、酸化物半導体膜４３０ｂを２０ｎｍ、酸化物半導体膜４３０ｃを５ｎｍとした。

ゲート絶縁膜４３１として酸化窒化シリコン膜を１０ｎｍの厚さで成膜した。ここで酸化窒化シリコン膜はプラズマＣＶＤ法を用いて成膜し、基板温度を３５０℃、ＳｉＨ_４およびＮ_２Ｏのガス流量をそれぞれ１ｓｃｃｍおよび８００ｓｃｃｍとした。また、ゲート電極４３４として、スパッタリング法を用いて窒化チタン３０ｎｍ上にタングステンを成膜した。また、導電層４３２および導電層４３３としてスパッタリング法を用いてタングステンを成膜した。

＜容量素子１５０＞
次に半導体装置５００が有する容量素子１５０について説明する。容量素子１５０の誘電体５５として、スパッタリング法を用いて酸化アルミニウムを約２０ｎｍの厚さで成膜した上に、酸化窒化シリコン膜を１０ｎｍの厚さで成膜した。酸化窒化シリコン膜の成膜条件はゲート絶縁膜４３１に用いた条件と同じとした。また電極５２および電極５１としてタングステンを用いた。容量素子１５０の電極面積は１０．７７μｍ^２、容量素子１５０の容量は２０ｆＦ狙いとした。

＜トランジスタ１３０およびトランジスタ１６０＞
次に、半導体装置５００が有するトランジスタ１３０およびトランジスタ１６０について説明する。ゲート絶縁膜である絶縁膜４０５として、熱酸化を用いて酸化シリコンを１０ｎｍ形成した。トランジスタ１３０のチャネル長Ｌは０．３５μｍ、チャネル幅は１．１μｍ、トランジスタ１６０のチャネル長Ｌは０．３５μｍ、チャネル幅は１．１μｍとした。

［書き込みおよび読み出しの条件］
書き込みには、図２１に示すフローを用いた。また、比較例の書き込みとして、図２５に示すフローを用いた。ここで、図２１に示すステップＳ５００は、図２３（Ａ）に示すステップＳ５０１乃至ステップＳ５０３を有し、ステップＳ７００は、ステップＳ７０１乃至ステップＳ７０３を有する。

また、図２２に示すフローを用いて、記憶素子５０に書き込まれたデータの時間変化を測定した。ここで、図２２に示すステップＳ８００は、図２３（Ｂ）に示すステップＳ８０１乃至Ｓ８０４を有する。以下説明するように、ステップＳ８０１乃至Ｓ８０４を行うことにより、端子ＳＬに入力する電位を徐々に変化させ、フローティングノードＦＮの電位を読みだすことができる。

まずステップＳ８０１において、端子ＳＬに所定の電位、ここでは［２．６−｛（０．０２×（ｎ−１）｝］［単位はＶ；ｎは回数］を入力する。次に、ステップＳ８０２により読み出しを行う。次に、ステップＳ８０３を行う。ステップＳ８０３は読み出しホールド期間である。なお、フローティングノードＦＮの電位に応じて、トランジスタ１３０がオン状態かオフ状態かが決定され、オン状態の場合には端子ＯＵＴよりＬ信号が、オフ状態の場合にはＨ信号が出力される。

次に、端子ＳＬの電位が０Ｖ以下となるまで、ステップＳ８０１乃至Ｓ８０３を繰り返す。ここで、端子ＳＬへ入力する値と端子ＯＵＴから出力される値との関係を調べることにより、トランジスタ１３０がオン状態となる端子ＳＬの電圧を求めた。この電圧をＶ_ＳＬ１とする。

書き込みのタイミングチャートを図２４（Ａ）に示す。ここでは２値においてデータ”１”を書き込む場合を示す。期間８１、８２、８３、８５、８６、８７はそれぞれステップＳ１０１、Ｓ１０２、Ｓ１０３、Ｓ３０１、Ｓ３０２、Ｓ３０３に相当する。また、読み出しのタイミングチャートを図２４（Ｂ）に示す。期間９１、９２、９３はそれぞれステップＳ５０１（またはＳ７０１）、Ｓ５０２（またはＳ７０２）、Ｓ５０３（またはＳ７０３）に相当する。ここで、タイミングチャート中の数字は、各端子へ入力する電位である。端子ＳＬの”Ｖａｒｉａｂｌｅ”は、読み出しの際に上述した式に基づく電位を入力する、の意である。ここで、図２４（Ａ）については図８（Ａ）の、図２４（Ｂ）については図９（Ａ）のタイミングチャートの動作を参照すればよい。ここで期間８１、８３、８５、８７、９１、９３の時間をＱ１＝６．２５μｓとし、期間９２の時間をＱ２＝１２．５μｓとする。また、期間８２、８６の時間Ｑ３は任意の値とすればよい。本実施例ではＱ３＝２３７．５μｓとした。

［測定］
まず、半導体装置５００が有する記憶素子５０への書き込みを行った。試験温度は１５０℃とした。まず比較条件Ａとして図２５のフローに基づき、ステップＳ１００に基づきデータ”１”の書き込みを行った後、ステップＳ５００に基づき読み出しを行い（比較処理Ａ１）、次に、ステップＳ８００に基づき読み出しを行い（比較処理Ａ２）、比較条件ＡにおけるＶ_ＳＬ１を求めた。その後、図２５のフローに基づきデータ”０”の書き込みを行った。

次に、同じ記憶素子５０を用い、条件Ｂとして図２１のフローに基づき処理を行った。この処理を処理Ｂ１と呼ぶ。まず、ステップＳ１００に基づき書き込みを行った後、ステップＳ５００に基づき読み出しを行った。次に、ｘの値をｘ＝１としてステップＳ３００に基づきデータ”１”の書き込みを行った後、ステップＳ７００に基づき読み出しを行った。その後、ステップＳ８００に基づき読み出しを行い、条件ＢにおけるＶ_ＳＬ１を求めた。次に、図２２に示すフローに基づく処理を行い、記憶素子５０に書き込まれたデータの時間変化を測定した。この処理を処理Ｂ２と呼ぶ。図２２のフローを説明する。まずフローを開始する。次にステップＳ６００において、２０秒間保持を行う。次に、ステップＳ８００において、読み出しを行う。次に、ステップＳ６００とＳ８００を繰り返し、ステップＳ６００の保持時間の積算（ｔ_ｓとする）が１時間以上となったらフローを終了する。図２２のフローが終了した後、図２５のフローに基づきデータ”０”の書き込みを行った。

次に条件Ｃとして、条件Ｂにおいてｘ＝２に置き換え、他は同様な条件として図２１に基づく”１”書き込みと読み出しを行い（処理Ｃ１）、図２２および図２３（Ｂ）に基づく読み出しを行い（処理Ｃ２）、および図２５に基づく”０”書き込みを行った。次に条件Ｄとして、条件Ｂにおいてｘ＝３に置き換え、他は同様な条件として図２１に基づく”１”書き込みと読み出しを行い（処理Ｄ１）、図２２および図２３（Ｂ）に基づく読み出しを行い（処理Ｄ２）、および図２５に基づく”０”書き込みを行った。

条件Ｂ、ＣおよびＤにおいて、図２１に示すステップＳ１０２の終了時からステップＳ３０２の開始時までの時間は、６．２５＋２５＋６．２５＝３７．５［μｓ］であった。

５インチ角の試料の面内には、２０ｍｍ角のエリアがｎ個（ここでｎ＝２５）存在する（エリア１、エリア２、…、エリアｎとする）。各エリア内には複数の半導体装置５００が作製されている。ここでエリア７、エリア１２、およびエリア１４についてそれぞれ８個の半導体装置５００に対して上記測定を行った。図２８（Ａ）には、エリア７について、図２８（Ｂ）には、エリア１２について、横軸に比較処理Ａ２、処理Ｂ２、Ｃ２およびＤ２において、ｔ_ｓ＝０［秒］でのＶ_ＳＬ１を示す。図３１には、エリア１４のデータを示す。また、図２９（Ａ）、（Ｂ）、図３０（Ａ）および（Ｂ）にはエリア１２について、比較処理Ａ２、処理Ｂ２、Ｃ２、Ｄ２におけるＶ_ＳＬ１の変化を横軸ｔ_ｓ、縦軸Ｖ_ＳＬ１として示す。

次に、図２９（Ａ）、（Ｂ）、図３０（Ａ）および（Ｂ）の測定されたデータを用いて、数式（１）に示した拡張型指数関数を用いてフィッティングを行った結果を図３２、図３３、図３４、図３５に示す。

フィッティングを行った結果、Ｖ_ＳＬ１の値が１．０Ｖとなる時間を算出し、測定した８個の素子のうち最も短い時間（ワーストケース）を求めた。図３２（比較処理Ａ２）では、Ｖ_ＳＬ１の値が１．０Ｖとなる時間のワーストケースは６６時間、図３３（処理Ｂ２）では９３時間、図３４（処理Ｃ２）では８９時間、図３５（処理Ｄ２）では１２２時間であった。記憶素子の特性は、このようなワーストケースにより決定される場合がある。よって、保持におけるデータの変動のばらつきを少なくすることにより、記憶素子の特性を向上させることができる。以上より、本発明の一態様の条件を用いて記憶素子５０への書き込みを行うことにより、書き込みを行ったデータの保持における変動を減少させられることが示唆される。

４１ 期間
４２ 期間
５０ 記憶素子
５１ 電極
５２ 電極
５３ 端子
５４ 端子
５５ 誘電体
６１ スイッチング素子
６６ 回路
６７ 回路
７１ 期間
７２ 期間
７３ 期間
７４ 期間
７５ 期間
７６ 期間
７７ 期間
７８ 期間
７９ 期間
８０ 期間
８１ 期間
８２ 期間
８３ 期間
８４ 期間
８５ 期間
８６ 期間
８７ 期間
８８ 期間
９１ 期間
９２ 期間
９３ 期間
９４ 期間
１００ トランジスタ
１３０ トランジスタ
１４０ トランジスタ
１５０ 容量素子
１６０ トランジスタ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１２ プラグ
４１３ プラグ
４１４ プラグ
４１６ 導電層
４１７ 導電層
４１８ 導電層
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電層
４３３ 導電層
４３４ ゲート電極
５００ 半導体装置
６００ 回路
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (12)

1. 容量素子と、スイッチング素子と、を有する半導体装置において、
   前記容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、
   前記誘電体は、第１の電極と第２の電極に挟まれ、
   前記スイッチング素子は、第１の端子と、第２の端子と、を有し、
   前記第１の端子は、前記第１の電極に電気的に接続され、
   前記スイッチング素子を第１の期間においてオン状態とする第１のステップを行い、
   前記第１のステップの後に前記スイッチング素子を第２の期間においてオフ状態とする第２のステップを行い、
   前記第２の期間は１ｎｓ以上５００μｓ未満であり、
   前記第２のステップの後に前記スイッチング素子を第３の期間においてオン状態とする第３のステップを行い、
   前記第１の期間、第２の期間、および第３の期間は連続して行う半導体装置の動作方法。
2. 請求項１において、
   前記第１の期間および前記第３の期間は５０ｐｓ以上１ｍｓ以下である半導体装置の動作方法。
3. 請求項１または請求項２において、
   前記半導体装置は前記スイッチング素子を有する記憶素子を有し、
   前記第２の期間において、前記記憶素子の読み出し動作を行わない半導体装置の動作方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記誘電体は、珪素、アルミニウムおよびハフニウムから選ばれる少なくとも一の元素と、酸素と、を有し、
   前記スイッチング素子は、酸化物半導体を有する半導体装置の動作方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記スイッチング素子は、トランジスタであり、
   前記トランジスタは、酸化物半導体を有する半導体装置の動作方法。
6. 容量素子と、第１のトランジスタと、を有する半導体装置において、
   前記容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、
   前記誘電体は、第１の電極と第２の電極に挟まれ、
   前記第１のトランジスタは、ゲート電極と、第３の電極と、第４の電極と、を有し、
   前記第３の電極と前記第４の電極のいずれか一方はソース電極であり、いずれか他方はドレイン電極であり、
   前記第３の電極は、前記第１の電極に電気的に接続され、
   前記ゲート電極に第１の電位が印加され、前記第２の電極に第２の電位が印加される第１のステップを行い、
   前記第１のステップの直後に、前記ゲート電極に第３の電位が印加され、前記第２の電極に第４の電位が印加される第２のステップを行い、
   前記第２のステップの直後に、前記ゲート電極に第５の電位が印加され、前記第２の電極に第６の電位が印加される第３のステップを行い、
   前記第１の電位と前記第２の電位の差は、前記第３の電位と前記第４の電位の差より大きく、
   前記第５の電位と前記第６の電位の差は、前記第３の電位と前記第４の電位の差より大きい半導体装置の動作方法。
7. 容量素子と、第１のトランジスタと、を有する半導体装置において、
   前記容量素子は、第１の電極と、第２の電極と、誘電体と、を有し、
   前記誘電体は、第１の電極と第２の電極に挟まれ、
   前記第１のトランジスタは、ゲート電極と、第３の電極と、第４の電極と、を有し、
   前記第３の電極と前記第４の電極のいずれか一方はソース電極であり、いずれか他方はドレイン電極であり、
   前記第３の電極は、前記第１の電極に電気的に接続され、
   前記ゲート電極に第１の電位が、前記第２の電極に第２の電位が、それぞれ印加されることにより前記第１のトランジスタをオン状態とする第１のステップを行い、
   前記第１のステップの直後に、前記ゲート電極に第３の電位が、前記第２の電極に第４の電位が、それぞれ印加されることにより前記第１のトランジスタをオフ状態とする第２のステップを行い、
   前記第２のステップの直後に、前記ゲート電極に第５の電位が、前記第２の電極に第６の電位が、それぞれ印加されることにより前記第１のトランジスタをオン状態とし、前記第２のステップで前記容量素子において減少した電荷を補う第３のステップを行い、
   前記第１の電位と前記第２の電位の差は、前記第３の電位と前記第４の電位の差より大きく、
   前記第５の電位と前記第６の電位の差は、前記第３の電位と前記第４の電位の差より大きい半導体装置の動作方法。
8. 請求項６または請求項７において、
   前記第２の電位と、前記第４の電位の差は０．２Ｖ以下である半導体装置の動作方法。
9. 請求項６乃至請求項８のいずれか一項において、
   前記第２の期間は５０ｐｓ以上１００ｍｓ以下であり、
   前記第１の期間および前記第３の期間は５０ｐｓ以上１ｍｓ以下である半導体装置の動作方法。
10. 請求項６乃至請求項９のいずれか一項において、
    前記半導体装置は前記第１のトランジスタを有する記憶素子を有し、
    前記第２の期間において、前記記憶素子の読み出し動作を行わない半導体装置の動作方法。
11. 請求項６乃至請求項１０のいずれか一項において、
    前記誘電体は、酸素および珪素を有し、
    前記第１のトランジスタは、酸化物半導体を有する半導体装置の動作方法。
12. 請求項６乃至請求項１１のいずれか一項において、
    前記半導体装置は第２のトランジスタを有し、
    前記第１の電極は、前記第２のトランジスタのゲート電極に電気的に接続する半導体装置の動作方法。

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