JP4354498B2

JP4354498B2 - 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法

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Description

本発明は、ＦＥＴ構造のメモリセルの複数からなる半導体メモリ装置の製造方法及びこの半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法に関する。

情報データの保持に電力が不要なメモリ装置としては、絶縁膜中の電荷トラップを電荷蓄積に用いるＦＥＴ構造（ソース、ゲート及びドレインからなる電界効果トランジスタの構造）のメモリセルの複数からなる不揮発性半導体メモリ装置がある（例えば、特許文献１参照）。このような不揮発性半導体メモリ装置の場合、情報データの書込や消去を繰り返すことにより、電荷保持特性が悪くなる。また、情報データの書込の際に、ディスターブを受けやすくなる。ディスターブとは、他のメモリセルに情報データを書き込むときに、あるメモリセルが受ける影響のことである。それ故、このような不揮発性半導体メモリ装置は、一度、情報データを書き込んだ後は、情報データの書き換えを行わないようにしている。このような、一度、情報データを書き込んだ後は、情報データの書き換えを行わない不揮発性半導体メモリ装置は、プログラムを格納するメモリ装置として利用されている。プログラムは書き換えができない方が望ましいとされる場合もあり、一度、情報データを書き込んだあとは情報データの書き換えを行わないようにしている不揮発性半導体メモリ装置は、プログラムの改ざんなどを防ぐことが出来、プログラムを格納するメモリ装置に適している。
特開２００５−６４２９５号公報

上記した如く装置においては、絶縁膜中の電荷トラップを電荷蓄積に用いているため、情報データの書込や消去を繰り返すと、電荷保持特性が悪くなり、また、情報データの書込の際に、ディスターブを受けやすくなる。それ故、このような不揮発性半導体メモリ装置は、プログラムを格納するメモリ装置として用いられ、一度、情報データを書き込んだ後は情報データの書き換えを行っていない。また、一度、情報データを書き込んだあとは情報データの書き換えを行わないようにしているので、プログラムの改ざんなどを防ぐことが出来る。しかし、プログラムの開発中においては、プログラムの修正等のために、不揮発性半導体メモリ装置が保持している情報データを書き換えられる方が望ましい。プログラムを格納している不揮発性半導体メモリ装置が保持している情報データを書き換えることが出来れば、修正したプログラムの動作の確認を、同じ不揮発性半導体メモリ装置を用いてその場で行うことが出来る。

また、不揮発性半導体メモリ装置の製造過程においては、不揮発性半導体メモリ装置の動作確認のために、情報データの書き込み及び消去が行われる。この動作確認の後、不揮発性半導体メモリ装置は情報データを書き込まれて出荷される。このように、動作確認のために情報データの書き込み及び消去を行うと、その後の電荷保持特性が悪化してしまう。

本発明は上記した点に鑑みてなされたものであり、情報データの書き込み及び消去を繰り返しても電荷保持特性の悪化を防ぐことが出来る半導体メモリ装置の製造方法、再生方法及び再出荷方法を提供することを目的とする。

本発明による半導体メモリ装置の製造方法は、半導体基板に形成されたＦＥＴ構造のメモリセルの複数からなり、メモリセルの複数の各々が単位ビットを記憶して情報データを保持している半導体メモリ装置の製造方法であって、メモリセルの複数を用意する用意工程と、メモリセルの各々に情報データの各ビットを書き込む書込工程と、書込工程の後、メモリセルの各々を所定の周囲温度の下に所定時間放置するベーク工程と、ベーク工程の後、メモリセルの各々に情報データの各ビットを書き込む再書込工程と、を有することを特徴とする。

本発明による半導体メモリ装置の再生方法は、半導体基板に形成されたＦＥＴ構造のメモリセルの複数からなり、メモリセルの複数の各々が単位ビットを記憶して情報データを保持している半導体メモリ装置の再生方法であって、メモリセルの各々に既に書き込まれている書込済情報データを消去する消去工程と、消去工程の後、メモリセルの各々に新たな情報データの各ビットを書き込む書込工程と、書込工程の後、メモリセルの各々を所定の周囲温度の下に所定時間放置するベーク工程と、ベーク工程の後、メモリセルの各々に新たな情報データの各ビットを書き込む再書込工程と、を有することを特徴とする。

本発明による半導体メモリ装置の再出荷方法は、半導体基板に形成されたＦＥＴ構造のメモリセルの複数からなり、前記メモリセルの複数の各々がデータを保持する半導体メモリ装置の再出荷方法であって、前記メモリセルの複数を半導体ウェハ上に形成する工程と、前記メモリセルの複数で構成される複数の半導体メモリ装置を個片化する工程と、前記個片化された複数の半導体メモリ装置をパッケージングする工程と、パッケージングされた前記半導体メモリ装置の前記メモリセルの各々に、顧客からのデータ書き込み要求に基づく第１データを書き込む第１書き込み工程と、前記半導体メモリ装置を顧客へ出荷する工程と、前記第１データが書き込まれた前記半導体メモリ装置を前記顧客から受け取る工程と、前記半導体メモリ装置に書き込まれた前記第１データを消去する工程と、前記半導体メモリ装置に、前記顧客からのデータ書き換え要求に基づく第２データを書き込む第２書き込み工程と、前記第２書き込み工程の後、前記半導体メモリ装置を所定の周囲温度の下に所定時間放置するベーク工程と、前記ベーク工程の後、前記半導体メモリ装置の前記メモリセルの各々に、前記第２データを書き込む第３書き込み工程と、前記第３書き込み工程の後において、前記ベーク工程と前記第３書き込み工程とを組として、前記組を少なくとも１回実行する再書き込み工程と、前記第２データが再度書き込まれた前記半導体メモリ装置を前記顧客に再出荷する再出荷工程と、を有することを特徴とする。

以下、本発明の実施例について図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセル１０の構造を示している。メモリセル１０は、半導体基板１１上に形成されたゲート電極２２、ゲート電極２２の両側に形成された第１電荷蓄積部３０及び第２電荷蓄積部３１、ソース電極領域１３、ドレイン電極領域１４、第１抵抗変化部２３及び第２抵抗変化部２４を有するＦＥＴ構造をしている。

半導体基板１１、例えば、ｐ型シリコン基板の表面領域側には、ｐウェル領域１２が形成されている。このｐウェル領域１２の表面領域には、ｎ型不純物を高濃度（ｎ⁺型）に含有するソース電極領域１３及びドレイン電極領域１４が設けられている。また、ソース電極領域１３及びドレイン電極領域１４の各々には、コンタクト層を介して金属電極層が設けられている。

ソース電極領域１３及びドレイン電極領域１４に挟まれるｐウェル領域１２上の部分領域には、ゲート絶縁膜２１を介して、ゲート電極２２が形成されている。ゲート絶縁膜２１としては、例えば、シリコン酸化膜（ＳｉＯ２）等が、ゲート電極２２としては、例えば、ポリシリコン（多結晶シリコン）等が用いられる。また、ソース電極領域１３及びドレイン電極領域１４に挟まれたｐウェル領域１２の表面領域部分は、ソース電極領域１３及びドレイン電極領域１４間のチャネル（電流路）が形成されるチャネル形成領域２０となる。

ソース電極領域１３とチャネル形成領域２０との間には、ソース電極領域１３に接して第１抵抗変化部２３が設けられている。また、ドレイン電極領域１４とチャネル形成領域２０との間には、ドレイン電極領域１４に接して第２抵抗変化部２４が設けられている。第１抵抗変化部２３及び第２抵抗変化部２４の各々は、ソース電極領域１３及びドレイン電極領域１４よりもｎ型不純物の濃度が低い（ｎ^-型）領域である。

第１抵抗変化部２３上には、第１抵抗変化部２３に接して、第１電荷蓄積部３０が設けられている。また、第２抵抗変化部２４上には、第２抵抗変化部２４に接して、第２電荷蓄積部３１が設けられている。第１電荷蓄積部３０及び第２電荷蓄積部３１の各々は、ＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅ）積層構造の絶縁膜である。このＯＮＯ積層構造は、シリコン酸化膜（第１酸化膜）３０１、シリコン窒化膜（ＳｉＮ）３０２、シリコン酸化膜（第２酸化膜）３０３が順次積層された構造であり、安定した電荷蓄積機能を有する。

図２は、メモリセル１０の等価回路を示している。メモリセル１０の等価回路は、ＭＯＳＦＥＴと、そのＭＯＳＦＥＴのソース電極領域１３側に接続された第１可変抵抗器４０及びドレイン電極領域１４側に接続された第２可変抵抗器５０から構成されている。

次に、このメモリセル１０への情報データ（論理値「１」または「０」）の書き込み方法について説明する。尚、ここでは、情報データを書き込む前の初期状態を、第１電荷蓄積部３０及び第２電荷蓄積部３１に情報データが書き込まれていない状態、すなわち、第１電荷蓄積部３０及び第２電荷蓄積部３１に論理値「１」が保持されている状態とする。この状態で、メモリセル１０のドレイン電極領域１４側の第２電荷蓄積部３１に、情報データとして論理値「０」を書き込む動作について説明する。

図３に、メモリセル１０への情報データの書き込み、読み出し及び消去時の電圧印可条件を表す電圧印可条件テーブルを示す。第２電荷蓄積部３１に、情報データとして論理値「０」を書き込む場合は、電圧印可条件テーブルの「書き込み」に示すように、ゲート電極２２に印可する電圧Ｖｇを１０Ｖとし、ソース電極領域１３に印可する電圧Ｖｓを０Ｖとし、ドレイン電極領域１４に印可する電圧Ｖｄを６Ｖとする。また、バックゲートに印可する電圧Ｖｂは、０Ｖとする。

以上のような条件で電圧を印可した場合、ドレイン電極領域１４側において、ドレイン電極領域１４よりも不純物濃度の低い、すなわち、抵抗の大きい第２抵抗変化部２４に電界は集中する。それ故、第２抵抗変化部２４において、ホットキャリアであるホットエレクトロンが集中して発生する。このようにして発生したホットエレクトロンは、第２抵抗変化部２４上に形成された第２電荷蓄積部３１のシリコン酸化膜（第１酸化膜）３０１による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜（ＳｉＮ）３０２に注入される。シリコン窒化膜（ＳｉＮ）３０２に注入されたホットエレクトロンは、シリコン酸化膜（第１酸化膜）３０１及びシリコン酸化膜（第２酸化膜）３０３による電位障壁によって、シリコン窒化膜（ＳｉＮ）３０２内に閉じ込められる。このようにして、第２電荷蓄積部３１に情報データである論理値「０」が保持される。

次に、メモリセル１０が保持している情報データの読み出し方法について説明する。ここでは、メモリセル１０のドレイン電極領域１４側の第２電荷蓄積部３１に保持されている情報データである論理値「０」を読み出すとする。この場合、電圧印可条件テーブルの「読み出し」に示す条件で電圧を印可する。ゲート電極２２に印可する電圧Ｖｇを３Ｖとし、ソース電極領域１３に印可する電圧Ｖｓを１．５Ｖとする。また、ドレイン電極領域１４に印可する電圧Ｖｄ及びバックゲートに印可する電圧Ｖｂは、０Ｖとする。

第２電荷蓄積部３１に情報データとして論理値「０」が保持されている場合は、第２抵抗変化部２４の抵抗値が増加するため、チャネル形成領域２０にチャネルが形成され難くなり、流れる電流量は小さい値となる。尚、第２電荷蓄積部３１に情報データとして論理値「１」が保持されている場合は、第２抵抗変化部２４の抵抗値が減少するため、チャネル形成領域２０にチャネルが形成され易くなり、流れる電流量は大きい値となる。この流れる電流量の違いを利用して、メモリセル１０に保持されている情報データの読み出しを行う。

次に、メモリセル１０が保持している情報データの電気的消去方法について説明する。

メモリセル１０のドレイン電極領域１４側の第２電荷蓄積部３１に保持されている情報データ（論理値「０」）を電気的に消去する場合は、電圧印可条件テーブルの「消去１」若しくは「消去２」に示す条件で電圧を印可する。ゲート電極２２に印可する電圧Ｖｇを−６Ｖとし、ソース電極領域１３に印可する電圧Ｖｓを０Ｖ若しくは不定状態（ｏｐｅｎ状態ともいう）とし、ドレイン電極領域１４に印可する電圧Ｖｄを６Ｖとする。また、バックゲートに印可する電圧Ｖｂは、０Ｖとする。

以上のような条件で電圧を印可した場合、ドレイン電極領域１４側において、ドレイン電極領域１４よりも不純物濃度の低い、すなわち、抵抗の大きい第２抵抗変化部２４に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第２抵抗変化部２４において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。このようにして発生したホットホールは、第２抵抗変化部２４上に形成された第２電荷蓄積部３１のシリコン酸化膜（第１酸化膜）３０１による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜（ＳｉＮ）３０２に注入される。シリコン窒化膜（ＳｉＮ）３０２に注入されたホットホールにより、保持されていたホットエレクトロンは中和される。このようにして、第２電荷蓄積部３１に保持されていた情報データである論理値「０」が消去される。

また、メモリセル１０の第１電荷蓄積部３０及び第２電荷蓄積部３１の各々に保持されている情報データ（論理値「０」）を電気的に消去する場合は、電圧印可条件テーブルの「消去３」に示す条件で電圧を印可する。ゲート電極２２に印可する電圧Ｖｇを−６Ｖとし、ソース電極領域１３に印可する電圧Ｖｓを６Ｖとし、ドレイン電極領域１４に印可する電圧Ｖｄを６Ｖとする。また、バックゲートに印可する電圧Ｖｂは、０Ｖとする。

以上のような条件で電圧を印可した場合、ソース電極領域１３側において、ソース電極領域１３よりも不純物濃度の低い、すなわち、抵抗の大きい第１抵抗変化部２３に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第１抵抗変化部２３において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。一方、ドレイン電極領域１４側においては、ドレイン電極領域１４よりも不純物濃度の低い、すなわち、抵抗の大きい第２抵抗変化部２４に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第２抵抗変化部２４において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。このようにして発生したホットホールは、第１電荷蓄積部３０及び第２電荷蓄積部３１のシリコン酸化膜（第１酸化膜）３０１による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜（ＳｉＮ）３０２に注入される。シリコン窒化膜（ＳｉＮ）３０２に注入されたホットホールにより、第１電荷蓄積部３０及び第２電荷蓄積部３１に保持されていたホットエレクトロンは中和される。このようにして、第１電荷蓄積部３０及び第２電荷蓄積部３１に保持されていた情報データである論理値「０」が消去される。

このように、電圧を印可してメモリセル１０に保持されている情報データの電気的消去を行った後、半導体メモリ装置を、所定の周囲温度の下に、所定時間放置する（以下、中和ベークという）。例えば、３５０℃の温度下に、２時間放置する。電気的消去の後、中和ベークを行うことで、メモリセル１０が保持している情報データの消去が完了する。

次に、半導体メモリ装置の製造方法について説明する。図４は、半導体メモリ装置の製造方法を示している。

まず、ウェハ状態の半導体基板上にメモリセルを複数形成する（ステップＳ４０１）。次に、形成されたメモリセルの各々に対する初期書き込み試験を行う（ステップＳ４０２）。初期書き込み試験では、まず、半導体基板上に形成された全てのメモリセルに保持されている情報データの読み出しテストを行う。正常に読み出しが行えなかったメモリセルは、不良であると判断する。次に、一部のメモリセルを選択して、選択したメモリセルに情報データとして論理値「０」を書き込む。そして、全てのメモリセルから情報データを読み出す。正常に読み出しが行えなかったメモリセルは、不良であると判断する。次に、情報データとして論理値「０」を書き込まなかった全てのメモリセルに対して、情報データとして論理値「０」を書き込む。そして、全てのメモリセルから情報データを読み出す。正常に読み出しが行えなかったメモリセルは、不良であると判断する。

初期書き込み試験の後、メモリセルが保持している情報データである論理値「０」を電気的に消去する（ステップＳ４０３）。メモリセルが保持している情報データの電気的な消去は、前に説明した情報データの電気的消去方法に従い実行される。電気的な消去の後、メモリセルが形成された半導体基板に対する中和ベークを実行する（ステップＳ４０４）。中和ベークは、前に説明したように、半導体基板を、例えば、３５０℃の温度下に、２時間放置することにより実行される。中和ベークの後、複数のメモリセルからなる半導体メモリ装置を個片化し、パッケージングする（ステップＳ４０５）。

その後、顧客から注文（データ書き込み要求）がきたら（ステップＳ４０６）、半導体メモリ装置に情報データを書き込む書込工程を実行する（ステップＳ４０７）。半導体メモリ装置を構成するメモリセルの各々への情報データの書き込みは、前に説明した情報データの書き込み方法に従い実行される。書込工程の後は、ベーク工程を実行する（ステップＳ４０８）。ベーク工程では、半導体メモリ装置を所定の周囲温度の下に、所定時間放置する。例えば、１２５℃の温度下に、１５時間放置する。ベーク工程の後は、書込工程で書き込んだものと同じ情報データを、再度、半導体メモリ装置に書き込む再書込工程を行う（ステップＳ４０９）。そして、ベーク工程と再書込工程を所定の回数実行したことを確認して（ステップＳ４１０）、顧客へデータ書込済の半導体メモリ装置を出荷する（ステップＳ４１１）。

図５に、情報データの書き込みを行ったデータ書込済の半導体メモリ装置を１５０℃の温度下に放置した場合のセル電流の時間的変動を示す。実線は、情報データの電気的消去を行っていないデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。点線は、情報データの電気的消去を１回行った後のデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。一点鎖線は、情報データの電気的消去を２回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。この図から、情報データの電気的消去を行う回数が増加するのに伴い、セル電流も増加し、電荷保持特性が悪化していることがわかる。

図６に、情報データの書き込みの後、１５０℃の温度下で５０時間放置して、再度、同じ情報データの書き込みを行ったデータ書込済の半導体メモリ装置を１５０℃の温度下に放置した場合のセル電流の時間的変動を示す。実線は、情報データの電気的消去を行っていないデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、１５０℃の温度下で５０時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。点線は、情報データの電気的消去を１回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、１５０℃の温度下で５０時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。一点鎖線は、情報データの電気的消去を２回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、１５０℃の温度下で５０時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。この図から、情報データの電気的消去を行う回数が増加しても、セル電流の増加が抑えられており、電荷保持特性が悪化していないことがわかる。このことから、情報データの書き込みの後に、データ書込済の半導体メモリ装置を、所定の周囲温度の下に所定時間放置して、再度、同じ情報データを書き込むことにより、電荷保持特性を大幅に向上させられることがわかる。

図７に、ベーク工程における温度及び時間の変化によるメモリセルの閾値電圧の変動を示す。実線は、ベーク工程を１５０℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔＶｔとの関係を示している。ベーク時間とは、データ書込済の半導体メモリ装置を所定の周囲温度の下、この場合は１５０℃の温度下に放置する時間のことである。閾値電圧の差分ΔＶｔは、初期状態のメモリセルの閾値電圧Ｖｔとベーク工程後のメモリセルの閾値電圧Ｖｔとの差の絶対値である。点線は、ベーク工程を２５０℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔＶｔとの関係を示している。一点鎖線は、ベーク工程を３５０℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔＶｔとの関係を示している。初期状態のメモリセルに近い特性を得るためには、閾値電圧の差分ΔＶｔを低い値に押さえる必要がある。この図から、ベーク工程の温度を高くすることにより、短いベーク時間でも、閾値電圧の差分ΔＶｔを低い値に押さえられることがわかる。例えば、１５０℃の温度下で４時間放置した場合の閾値電圧の差分ΔＶｔと同じ値を得るためには、２５０℃の温度下では、０．１時間（６分）放置すればよい。このように、ベーク工程の温度を高くすればベーク工程の時間を短くしても、低温で長時間のベークを行った場合と同じ特性を得られる。それ故、ベーク工程の温度を高くすることにより、ベーク工程の時間を短くすることが出来る。

このように、本発明の半導体メモリ装置の製造方法によれば、情報データを書き込む書込工程の後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っているので、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来る。また、ベーク工程の温度を高くすることにより、ベーク工程の時間を短くすることが出来る。

以下で、本発明に係る半導体メモリ装置の再生方法及び再出荷方法の実施例について説明する。

図１は、半導体メモリ装置を構成するメモリセル１０の構造を示している。これは、前に説明した半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセル１０の構造と同じである。また、このメモリセル１０に対する情報データの書き込み方法、読み出し方法及び電気的消去方法も前に説明した方法と同じである。

図８は、情報データが書き込まれ、一度出荷されたデータ書込済の半導体メモリ装置に対して、新たな情報データの書き込みを行い、半導体メモリ装置を再出荷する半導体メモリ装置の再生方法、すなわち、半導体メモリ装置を再利用するための修復方法を示している。

まず、データの書き換えを行うために、出荷した製品であるデータ書込済の半導体メモリ装置の返却を受ける（ステップＳ８０１）。データ書込済の半導体メモリ装置が返却された後、データ書込済の半導体メモリ装置が保持している書込済情報データの消去を行う消去工程を実行する（ステップＳ８０２）。消去工程では、半導体メモリ装置が保持している書込済情報データを電気的に消去する。半導体メモリ装置を構成するメモリセルの各々が保持している情報データの電気的な消去は、前に説明した情報データの電気的消去方法に従い実行される。消去工程の後、半導体メモリ装置に新たな情報データを書き込む書込工程を実行する（ステップＳ８０３）。半導体メモリ装置を構成するメモリセルの各々への情報データの書き込みは、前に説明した情報データの書き込み方法に従い実行される。書込工程の後、ベーク工程を実行する（ステップＳ８０４）。ベーク工程は、データ書込済の半導体メモリ装置を所定の周囲温度の下に、所定時間放置する。例えば、１２５℃の温度下に、１５時間放置する。ベーク工程の後、書込工程で書き込んだものと同じ情報データを、再度、データ書込済の半導体メモリ装置に書き込む再書込工程を行う（ステップＳ８０５）。そして、ベーク工程と再書込工程を所定の回数実行したことを確認して（ステップＳ８０６）、データ書込済の半導体メモリ装置を再出荷する（ステップＳ８０７）。

このように、書込済情報データを消去して新たな情報データの書き込みを行った後、データ書込済の半導体メモリ装置を、所定の周囲温度の下に所定時間放置して、再度、情報データを書き込むことで電荷保持特性を大幅に向上させることが出来る。また、データ書込済の半導体メモリ装置を高温度下（例えば、３００℃）に放置する中和ベーク工程を行わないので、データ書込済の半導体メモリ装置の歩留まりを向上させることが出来る。それ故、一度出荷されたデータ書込済の半導体メモリ装置に対して、情報データの書き換えを行った後で再出荷することが出来る。

尚、ここでは、半導体メモリ装置を構成するメモリセルとして、ゲート電極の両側に電荷蓄積部を有する構造のメモリセルを用いているが、ゲート電極下のチャネル形成領域上に電荷蓄積部を有する構造のメモリセルを用いることも出来る。また、ベーク工程では、１２５℃の温度下に、１５時間、データ書込済の半導体メモリ装置を放置しているが、ベーク工程の温度及び時間はこれに限定されるものではない。例えば、１５０℃の温度下に、４時間、データ書込済の半導体メモリ装置を放置するようにしてもよい。

上記説明したように、本発明の半導体メモリ装置の製造方法によれば、情報データを書き込む書込工程の後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っているので、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来る。

また、本発明の半導体メモリ装置の再生方法及び再出荷方法によれば、情報データを書き込んで一度出荷したデータ書込済の半導体メモリ装置に対して、既に書き込まれている書込済情報データを消去して、新たな情報データを書き込む書込工程を行った後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っている。それ故、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来、一度出荷されたデータ書込済の半導体メモリ装置に対して、情報データの書き換えを行った後で再出荷することが出来る。

本発明の半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセルの構造を示す断面図である。図１のメモリセルの等価回路を示す回路図である。図１のメモリセルへの情報データの書き込み、読み出し及び消去時の電圧印可条件を表す電圧印可条件テーブルの例を示す図である。図１のメモリセルから構成される半導体メモリ装置の製造方法を示すフローチャートである。図１のメモリセルのセル電流の時間的変化を示すグラフである。図１のメモリセルのセル電流の時間的変化を示すグラフである。図１のメモリセルの閾値電圧の変動とベーク時間との関係を示すグラフである。図１のメモリセルから構成される半導体メモリ装置の再生方法を示すフローチャートである。

符号の説明

１０メモリセル
１１半導体基板
１２ｐウェル領域
１３ソース電極領域
１４ドレイン電極領域
２０チャネル形成領域
２１ゲート絶縁膜
２２ゲート電極
２３第１抵抗変化部
２４第２抵抗変化部
３０第１電荷蓄積部
３１第２電荷蓄積部
３０１シリコン酸化膜（第１酸化膜）
３０２シリコン窒化膜（ＳｉＮ）
３０３シリコン酸化膜（第２酸化膜）

Claims

半導体基板に形成されたＦＥＴ構造のメモリセルの複数からなり、前記メモリセルの複数の各々がデータを保持する半導体メモリ装置の再出荷方法であって、
前記メモリセルの複数を半導体ウェハ上に形成する工程と、
前記メモリセルの複数で構成される複数の半導体メモリ装置を個片化する工程と、
前記個片化された複数の半導体メモリ装置をパッケージングする工程と、
パッケージングされた前記半導体メモリ装置の前記メモリセルの各々に、顧客からのデータ書き込み要求に基づく第１データを書き込む第１書き込み工程と、
前記半導体メモリ装置を顧客へ出荷する工程と、
前記第１データが書き込まれた前記半導体メモリ装置を前記顧客から受け取る工程と、
前記半導体メモリ装置に書き込まれた前記第１データを消去する工程と、
前記半導体メモリ装置に、前記顧客からのデータ書き換え要求に基づく第２データを書き込む第２書き込み工程と、
前記第２書き込み工程の後、前記半導体メモリ装置を所定の周囲温度の下に所定時間放置するベーク工程と、
前記ベーク工程の後、前記半導体メモリ装置の前記メモリセルの各々に、前記第２データを書き込む第３書き込み工程と、
前記第３書き込み工程の後において、前記ベーク工程と前記第３書き込み工程とを組として、前記組を少なくとも１回実行する再書き込み工程と、
前記第２データが再度書き込まれた前記半導体メモリ装置を前記顧客に再出荷する再出荷工程と、
を有することを特徴とする半導体メモリ装置の再出荷方法。