JP4354498B2 - 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法 - Google Patents

半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法 Download PDF

Info

Publication number
JP4354498B2
JP4354498B2 JP2007091929A JP2007091929A JP4354498B2 JP 4354498 B2 JP4354498 B2 JP 4354498B2 JP 2007091929 A JP2007091929 A JP 2007091929A JP 2007091929 A JP2007091929 A JP 2007091929A JP 4354498 B2 JP4354498 B2 JP 4354498B2
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
information data
written
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007091929A
Other languages
English (en)
Other versions
JP2008251098A (ja
Inventor
成久 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2007091929A priority Critical patent/JP4354498B2/ja
Priority to CN2008100804093A priority patent/CN101276644B/zh
Priority to US12/042,591 priority patent/US7817477B2/en
Publication of JP2008251098A publication Critical patent/JP2008251098A/ja
Application granted granted Critical
Publication of JP4354498B2 publication Critical patent/JP4354498B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本発明は、FET構造のメモリセルの複数からなる半導体メモリ装置の製造方法及びこの半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法に関する。
情報データの保持に電力が不要なメモリ装置としては、絶縁膜中の電荷トラップを電荷蓄積に用いるFET構造(ソース、ゲート及びドレインからなる電界効果トランジスタの構造)のメモリセルの複数からなる不揮発性半導体メモリ装置がある(例えば、特許文献1参照)。このような不揮発性半導体メモリ装置の場合、情報データの書込や消去を繰り返すことにより、電荷保持特性が悪くなる。また、情報データの書込の際に、ディスターブを受けやすくなる。ディスターブとは、他のメモリセルに情報データを書き込むときに、あるメモリセルが受ける影響のことである。それ故、このような不揮発性半導体メモリ装置は、一度、情報データを書き込んだ後は、情報データの書き換えを行わないようにしている。このような、一度、情報データを書き込んだ後は、情報データの書き換えを行わない不揮発性半導体メモリ装置は、プログラムを格納するメモリ装置として利用されている。プログラムは書き換えができない方が望ましいとされる場合もあり、一度、情報データを書き込んだあとは情報データの書き換えを行わないようにしている不揮発性半導体メモリ装置は、プログラムの改ざんなどを防ぐことが出来、プログラムを格納するメモリ装置に適している。
特開2005−64295号公報
上記した如く装置においては、絶縁膜中の電荷トラップを電荷蓄積に用いているため、情報データの書込や消去を繰り返すと、電荷保持特性が悪くなり、また、情報データの書込の際に、ディスターブを受けやすくなる。それ故、このような不揮発性半導体メモリ装置は、プログラムを格納するメモリ装置として用いられ、一度、情報データを書き込んだ後は情報データの書き換えを行っていない。また、一度、情報データを書き込んだあとは情報データの書き換えを行わないようにしているので、プログラムの改ざんなどを防ぐことが出来る。しかし、プログラムの開発中においては、プログラムの修正等のために、不揮発性半導体メモリ装置が保持している情報データを書き換えられる方が望ましい。プログラムを格納している不揮発性半導体メモリ装置が保持している情報データを書き換えることが出来れば、修正したプログラムの動作の確認を、同じ不揮発性半導体メモリ装置を用いてその場で行うことが出来る。
また、不揮発性半導体メモリ装置の製造過程においては、不揮発性半導体メモリ装置の動作確認のために、情報データの書き込み及び消去が行われる。この動作確認の後、不揮発性半導体メモリ装置は情報データを書き込まれて出荷される。このように、動作確認のために情報データの書き込み及び消去を行うと、その後の電荷保持特性が悪化してしまう。
本発明は上記した点に鑑みてなされたものであり、情報データの書き込み及び消去を繰り返しても電荷保持特性の悪化を防ぐことが出来る半導体メモリ装置の製造方法、再生方法及び再出荷方法を提供することを目的とする。
本発明による半導体メモリ装置の製造方法は、半導体基板に形成されたFET構造のメモリセルの複数からなり、メモリセルの複数の各々が単位ビットを記憶して情報データを保持している半導体メモリ装置の製造方法であって、メモリセルの複数を用意する用意工程と、メモリセルの各々に情報データの各ビットを書き込む書込工程と、書込工程の後、メモリセルの各々を所定の周囲温度の下に所定時間放置するベーク工程と、ベーク工程の後、メモリセルの各々に情報データの各ビットを書き込む再書込工程と、を有することを特徴とする。
本発明による半導体メモリ装置の再生方法は、半導体基板に形成されたFET構造のメモリセルの複数からなり、メモリセルの複数の各々が単位ビットを記憶して情報データを保持している半導体メモリ装置の再生方法であって、メモリセルの各々に既に書き込まれている書込済情報データを消去する消去工程と、消去工程の後、メモリセルの各々に新たな情報データの各ビットを書き込む書込工程と、書込工程の後、メモリセルの各々を所定の周囲温度の下に所定時間放置するベーク工程と、ベーク工程の後、メモリセルの各々に新たな情報データの各ビットを書き込む再書込工程と、を有することを特徴とする。
本発明による半導体メモリ装置の再出荷方法は、半導体基板に形成されたFET構造のメモリセルの複数からなり、前記メモリセルの複数の各々がデータを保持する半導体メモリ装置の再出荷方法であって、前記メモリセルの複数を半導体ウェハ上に形成する工程と、前記メモリセルの複数で構成される複数の半導体メモリ装置を個片化する工程と、前記個片化された複数の半導体メモリ装置をパッケージングする工程と、パッケージングされた前記半導体メモリ装置の前記メモリセルの各々に、顧客からのデータ書き込み要求に基づく第1データを書き込む第1書き込み工程と、前記半導体メモリ装置を顧客へ出荷する工程と、前記第1データが書き込まれた前記半導体メモリ装置を前記顧客から受け取る工程と、前記半導体メモリ装置に書き込まれた前記第1データを消去する工程と、前記半導体メモリ装置に、前記顧客からのデータ書き換え要求に基づく第2データを書き込む第2書き込み工程と、前記第2書き込み工程の後、前記半導体メモリ装置を所定の周囲温度の下に所定時間放置するベーク工程と、前記ベーク工程の後、前記半導体メモリ装置の前記メモリセルの各々に、前記第2データを書き込む第3書き込み工程と、前記第3書き込み工程の後において、前記ベーク工程と前記第3書き込み工程とを組として、前記組を少なくとも1回実行する再書き込み工程と、前記第2データが再度書き込まれた前記半導体メモリ装置を前記顧客に再出荷する再出荷工程と、を有することを特徴とする。
以下、本発明の実施例について図面を参照しつつ詳細に説明する。
図1は、本発明に係る半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセル10の構造を示している。メモリセル10は、半導体基板11上に形成されたゲート電極22、ゲート電極22の両側に形成された第1電荷蓄積部30及び第2電荷蓄積部31、ソース電極領域13、ドレイン電極領域14、第1抵抗変化部23及び第2抵抗変化部24を有するFET構造をしている。
半導体基板11、例えば、p型シリコン基板の表面領域側には、pウェル領域12が形成されている。このpウェル領域12の表面領域には、n型不純物を高濃度(n+型)に含有するソース電極領域13及びドレイン電極領域14が設けられている。また、ソース電極領域13及びドレイン電極領域14の各々には、コンタクト層を介して金属電極層が設けられている。
ソース電極領域13及びドレイン電極領域14に挟まれるpウェル領域12上の部分領域には、ゲート絶縁膜21を介して、ゲート電極22が形成されている。ゲート絶縁膜21としては、例えば、シリコン酸化膜(SiO2)等が、ゲート電極22としては、例えば、ポリシリコン(多結晶シリコン)等が用いられる。また、ソース電極領域13及びドレイン電極領域14に挟まれたpウェル領域12の表面領域部分は、ソース電極領域13及びドレイン電極領域14間のチャネル(電流路)が形成されるチャネル形成領域20となる。
ソース電極領域13とチャネル形成領域20との間には、ソース電極領域13に接して第1抵抗変化部23が設けられている。また、ドレイン電極領域14とチャネル形成領域20との間には、ドレイン電極領域14に接して第2抵抗変化部24が設けられている。第1抵抗変化部23及び第2抵抗変化部24の各々は、ソース電極領域13及びドレイン電極領域14よりもn型不純物の濃度が低い(n-型)領域である。
第1抵抗変化部23上には、第1抵抗変化部23に接して、第1電荷蓄積部30が設けられている。また、第2抵抗変化部24上には、第2抵抗変化部24に接して、第2電荷蓄積部31が設けられている。第1電荷蓄積部30及び第2電荷蓄積部31の各々は、ONO(Oxide Nitride Oxide)積層構造の絶縁膜である。このONO積層構造は、シリコン酸化膜(第1酸化膜)301、シリコン窒化膜(SiN)302、シリコン酸化膜(第2酸化膜)303が順次積層された構造であり、安定した電荷蓄積機能を有する。
図2は、メモリセル10の等価回路を示している。メモリセル10の等価回路は、MOSFETと、そのMOSFETのソース電極領域13側に接続された第1可変抵抗器40及びドレイン電極領域14側に接続された第2可変抵抗器50から構成されている。
次に、このメモリセル10への情報データ(論理値「1」または「0」)の書き込み方法について説明する。尚、ここでは、情報データを書き込む前の初期状態を、第1電荷蓄積部30及び第2電荷蓄積部31に情報データが書き込まれていない状態、すなわち、第1電荷蓄積部30及び第2電荷蓄積部31に論理値「1」が保持されている状態とする。この状態で、メモリセル10のドレイン電極領域14側の第2電荷蓄積部31に、情報データとして論理値「0」を書き込む動作について説明する。
図3に、メモリセル10への情報データの書き込み、読み出し及び消去時の電圧印可条件を表す電圧印可条件テーブルを示す。第2電荷蓄積部31に、情報データとして論理値「0」を書き込む場合は、電圧印可条件テーブルの「書き込み」に示すように、ゲート電極22に印可する電圧Vgを10Vとし、ソース電極領域13に印可する電圧Vsを0Vとし、ドレイン電極領域14に印可する電圧Vdを6Vとする。また、バックゲートに印可する電圧Vbは、0Vとする。
以上のような条件で電圧を印可した場合、ドレイン電極領域14側において、ドレイン電極領域14よりも不純物濃度の低い、すなわち、抵抗の大きい第2抵抗変化部24に電界は集中する。それ故、第2抵抗変化部24において、ホットキャリアであるホットエレクトロンが集中して発生する。このようにして発生したホットエレクトロンは、第2抵抗変化部24上に形成された第2電荷蓄積部31のシリコン酸化膜(第1酸化膜)301による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜(SiN)302に注入される。シリコン窒化膜(SiN)302に注入されたホットエレクトロンは、シリコン酸化膜(第1酸化膜)301及びシリコン酸化膜(第2酸化膜)303による電位障壁によって、シリコン窒化膜(SiN)302内に閉じ込められる。このようにして、第2電荷蓄積部31に情報データである論理値「0」が保持される。
次に、メモリセル10が保持している情報データの読み出し方法について説明する。ここでは、メモリセル10のドレイン電極領域14側の第2電荷蓄積部31に保持されている情報データである論理値「0」を読み出すとする。この場合、電圧印可条件テーブルの「読み出し」に示す条件で電圧を印可する。ゲート電極22に印可する電圧Vgを3Vとし、ソース電極領域13に印可する電圧Vsを1.5Vとする。また、ドレイン電極領域14に印可する電圧Vd及びバックゲートに印可する電圧Vbは、0Vとする。
第2電荷蓄積部31に情報データとして論理値「0」が保持されている場合は、第2抵抗変化部24の抵抗値が増加するため、チャネル形成領域20にチャネルが形成され難くなり、流れる電流量は小さい値となる。尚、第2電荷蓄積部31に情報データとして論理値「1」が保持されている場合は、第2抵抗変化部24の抵抗値が減少するため、チャネル形成領域20にチャネルが形成され易くなり、流れる電流量は大きい値となる。この流れる電流量の違いを利用して、メモリセル10に保持されている情報データの読み出しを行う。
次に、メモリセル10が保持している情報データの電気的消去方法について説明する。
メモリセル10のドレイン電極領域14側の第2電荷蓄積部31に保持されている情報データ(論理値「0」)を電気的に消去する場合は、電圧印可条件テーブルの「消去1」若しくは「消去2」に示す条件で電圧を印可する。ゲート電極22に印可する電圧Vgを−6Vとし、ソース電極領域13に印可する電圧Vsを0V若しくは不定状態(open状態ともいう)とし、ドレイン電極領域14に印可する電圧Vdを6Vとする。また、バックゲートに印可する電圧Vbは、0Vとする。
以上のような条件で電圧を印可した場合、ドレイン電極領域14側において、ドレイン電極領域14よりも不純物濃度の低い、すなわち、抵抗の大きい第2抵抗変化部24に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第2抵抗変化部24において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。このようにして発生したホットホールは、第2抵抗変化部24上に形成された第2電荷蓄積部31のシリコン酸化膜(第1酸化膜)301による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜(SiN)302に注入される。シリコン窒化膜(SiN)302に注入されたホットホールにより、保持されていたホットエレクトロンは中和される。このようにして、第2電荷蓄積部31に保持されていた情報データである論理値「0」が消去される。
また、メモリセル10の第1電荷蓄積部30及び第2電荷蓄積部31の各々に保持されている情報データ(論理値「0」)を電気的に消去する場合は、電圧印可条件テーブルの「消去3」に示す条件で電圧を印可する。ゲート電極22に印可する電圧Vgを−6Vとし、ソース電極領域13に印可する電圧Vsを6Vとし、ドレイン電極領域14に印可する電圧Vdを6Vとする。また、バックゲートに印可する電圧Vbは、0Vとする。
以上のような条件で電圧を印可した場合、ソース電極領域13側において、ソース電極領域13よりも不純物濃度の低い、すなわち、抵抗の大きい第1抵抗変化部23に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第1抵抗変化部23において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。一方、ドレイン電極領域14側においては、ドレイン電極領域14よりも不純物濃度の低い、すなわち、抵抗の大きい第2抵抗変化部24に、情報データの書き込み時とは逆方向の電界が集中する。それ故、第2抵抗変化部24において、情報データの書き込み時とは逆極性のホットキャリアであるホットホールが集中して発生する。このようにして発生したホットホールは、第1電荷蓄積部30及び第2電荷蓄積部31のシリコン酸化膜(第1酸化膜)301による電位障壁を突き抜けて、電荷蓄積膜であるシリコン窒化膜(SiN)302に注入される。シリコン窒化膜(SiN)302に注入されたホットホールにより、第1電荷蓄積部30及び第2電荷蓄積部31に保持されていたホットエレクトロンは中和される。このようにして、第1電荷蓄積部30及び第2電荷蓄積部31に保持されていた情報データである論理値「0」が消去される。
このように、電圧を印可してメモリセル10に保持されている情報データの電気的消去を行った後、半導体メモリ装置を、所定の周囲温度の下に、所定時間放置する(以下、中和ベークという)。例えば、350℃の温度下に、2時間放置する。電気的消去の後、中和ベークを行うことで、メモリセル10が保持している情報データの消去が完了する。
次に、半導体メモリ装置の製造方法について説明する。図4は、半導体メモリ装置の製造方法を示している。
まず、ウェハ状態の半導体基板上にメモリセルを複数形成する(ステップS401)。次に、形成されたメモリセルの各々に対する初期書き込み試験を行う(ステップS402)。初期書き込み試験では、まず、半導体基板上に形成された全てのメモリセルに保持されている情報データの読み出しテストを行う。正常に読み出しが行えなかったメモリセルは、不良であると判断する。次に、一部のメモリセルを選択して、選択したメモリセルに情報データとして論理値「0」を書き込む。そして、全てのメモリセルから情報データを読み出す。正常に読み出しが行えなかったメモリセルは、不良であると判断する。次に、情報データとして論理値「0」を書き込まなかった全てのメモリセルに対して、情報データとして論理値「0」を書き込む。 そして、全てのメモリセルから情報データを読み出す。正常に読み出しが行えなかったメモリセルは、不良であると判断する。
初期書き込み試験の後、メモリセルが保持している情報データである論理値「0」を電気的に消去する(ステップS403)。メモリセルが保持している情報データの電気的な消去は、前に説明した情報データの電気的消去方法に従い実行される。電気的な消去の後、メモリセルが形成された半導体基板に対する中和ベークを実行する(ステップS404)。中和ベークは、前に説明したように、半導体基板を、例えば、350℃の温度下に、2時間放置することにより実行される。中和ベークの後、複数のメモリセルからなる半導体メモリ装置を個片化し、パッケージングする(ステップS405)。
その後、顧客から注文(データ書き込み要求)がきたら(ステップS406)、半導体メモリ装置に情報データを書き込む書込工程を実行する(ステップS407)。半導体メモリ装置を構成するメモリセルの各々への情報データの書き込みは、前に説明した情報データの書き込み方法に従い実行される。書込工程の後は、ベーク工程を実行する(ステップS408)。ベーク工程では、半導体メモリ装置を所定の周囲温度の下に、所定時間放置する。例えば、125℃の温度下に、15時間放置する。ベーク工程の後は、書込工程で書き込んだものと同じ情報データを、再度、半導体メモリ装置に書き込む再書込工程を行う(ステップS409)。そして、ベーク工程と再書込工程を所定の回数実行したことを確認して(ステップS410)、顧客へデータ書込済の半導体メモリ装置を出荷する(ステップS411)。
図5に、情報データの書き込みを行ったデータ書込済の半導体メモリ装置を150℃の温度下に放置した場合のセル電流の時間的変動を示す。実線は、情報データの電気的消去を行っていないデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。点線は、情報データの電気的消去を1回行った後のデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。一点鎖線は、情報データの電気的消去を2回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った場合のセル電流の時間的変動を表している。この図から、情報データの電気的消去を行う回数が増加するのに伴い、セル電流も増加し、電荷保持特性が悪化していることがわかる。
図6に、情報データの書き込みの後、150℃の温度下で50時間放置して、再度、同じ情報データの書き込みを行ったデータ書込済の半導体メモリ装置を150℃の温度下に放置した場合のセル電流の時間的変動を示す。実線は、情報データの電気的消去を行っていないデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、150℃の温度下で50時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。点線は、情報データの電気的消去を1回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、150℃の温度下で50時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。一点鎖線は、情報データの電気的消去を2回行ったデータ書込済の半導体メモリ装置に対して、情報データの書き込みを行った後、150℃の温度下で50時間放置して、再度、情報データの書き込みを行った場合のセル電流の時間的変動を表している。この図から、情報データの電気的消去を行う回数が増加しても、セル電流の増加が抑えられており、電荷保持特性が悪化していないことがわかる。このことから、情報データの書き込みの後に、データ書込済の半導体メモリ装置を、所定の周囲温度の下に所定時間放置して、再度、同じ情報データを書き込むことにより、電荷保持特性を大幅に向上させられることがわかる。
図7に、ベーク工程における温度及び時間の変化によるメモリセルの閾値電圧の変動を示す。実線は、ベーク工程を150℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔVtとの関係を示している。ベーク時間とは、データ書込済の半導体メモリ装置を所定の周囲温度の下、この場合は150℃の温度下に放置する時間のことである。閾値電圧の差分ΔVtは、初期状態のメモリセルの閾値電圧Vtとベーク工程後のメモリセルの閾値電圧Vtとの差の絶対値である。点線は、ベーク工程を250℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔVtとの関係を示している。一点鎖線は、ベーク工程を350℃の温度下で行った場合のベーク時間と閾値電圧の差分ΔVtとの関係を示している。初期状態のメモリセルに近い特性を得るためには、閾値電圧の差分ΔVtを低い値に押さえる必要がある。この図から、ベーク工程の温度を高くすることにより、短いベーク時間でも、閾値電圧の差分ΔVtを低い値に押さえられることがわかる。例えば、150℃の温度下で4時間放置した場合の閾値電圧の差分ΔVtと同じ値を得るためには、250℃の温度下では、0.1時間(6分)放置すればよい。このように、ベーク工程の温度を高くすればベーク工程の時間を短くしても、低温で長時間のベークを行った場合と同じ特性を得られる。それ故、ベーク工程の温度を高くすることにより、ベーク工程の時間を短くすることが出来る。
このように、本発明の半導体メモリ装置の製造方法によれば、情報データを書き込む書込工程の後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っているので、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来る。また、ベーク工程の温度を高くすることにより、ベーク工程の時間を短くすることが出来る。
以下で、本発明に係る半導体メモリ装置の再生方法及び再出荷方法の実施例について説明する。
図1は、半導体メモリ装置を構成するメモリセル10の構造を示している。これは、前に説明した半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセル10の構造と同じである。また、このメモリセル10に対する情報データの書き込み方法、読み出し方法及び電気的消去方法も前に説明した方法と同じである。
図8は、情報データが書き込まれ、一度出荷されたデータ書込済の半導体メモリ装置に対して、新たな情報データの書き込みを行い、半導体メモリ装置を再出荷する半導体メモリ装置の再生方法、すなわち、半導体メモリ装置を再利用するための修復方法を示している。
まず、データの書き換えを行うために、出荷した製品であるデータ書込済の半導体メモリ装置の返却を受ける(ステップS801)。データ書込済の半導体メモリ装置が返却された後、データ書込済の半導体メモリ装置が保持している書込済情報データの消去を行う消去工程を実行する(ステップS802)。消去工程では、半導体メモリ装置が保持している書込済情報データを電気的に消去する。半導体メモリ装置を構成するメモリセルの各々が保持している情報データの電気的な消去は、前に説明した情報データの電気的消去方法に従い実行される。消去工程の後、半導体メモリ装置に新たな情報データを書き込む書込工程を実行する(ステップS803)。半導体メモリ装置を構成するメモリセルの各々への情報データの書き込みは、前に説明した情報データの書き込み方法に従い実行される。書込工程の後、ベーク工程を実行する(ステップS804)。ベーク工程は、データ書込済の半導体メモリ装置を所定の周囲温度の下に、所定時間放置する。例えば、125℃の温度下に、15時間放置する。ベーク工程の後、書込工程で書き込んだものと同じ情報データを、再度、データ書込済の半導体メモリ装置に書き込む再書込工程を行う(ステップS805)。そして、ベーク工程と再書込工程を所定の回数実行したことを確認して(ステップS806)、データ書込済の半導体メモリ装置を再出荷する(ステップS807)。
このように、書込済情報データを消去して新たな情報データの書き込みを行った後、データ書込済の半導体メモリ装置を、所定の周囲温度の下に所定時間放置して、再度、情報データを書き込むことで電荷保持特性を大幅に向上させることが出来る。また、データ書込済の半導体メモリ装置を高温度下(例えば、300℃)に放置する中和ベーク工程を行わないので、データ書込済の半導体メモリ装置の歩留まりを向上させることが出来る。それ故、一度出荷されたデータ書込済の半導体メモリ装置に対して、情報データの書き換えを行った後で再出荷することが出来る。
尚、ここでは、半導体メモリ装置を構成するメモリセルとして、ゲート電極の両側に電荷蓄積部を有する構造のメモリセルを用いているが、ゲート電極下のチャネル形成領域上に電荷蓄積部を有する構造のメモリセルを用いることも出来る。また、ベーク工程では、125℃の温度下に、15時間、データ書込済の半導体メモリ装置を放置しているが、ベーク工程の温度及び時間はこれに限定されるものではない。例えば、150℃の温度下に、4時間、データ書込済の半導体メモリ装置を放置するようにしてもよい。
上記説明したように、本発明の半導体メモリ装置の製造方法によれば、情報データを書き込む書込工程の後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っているので、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来る。
また、本発明の半導体メモリ装置の再生方法及び再出荷方法によれば、情報データを書き込んで一度出荷したデータ書込済の半導体メモリ装置に対して、既に書き込まれている書込済情報データを消去して、新たな情報データを書き込む書込工程を行った後に、ベーク工程を行い、そして、ベーク工程の後に書込工程と同じ情報データを再度書き込む再書込工程を行っている。それ故、データ書込済の半導体メモリ装置の電荷保持特性を向上させることが出来、一度出荷されたデータ書込済の半導体メモリ装置に対して、情報データの書き換えを行った後で再出荷することが出来る。
本発明の半導体メモリ装置の製造方法により製造される半導体メモリ装置を構成するメモリセルの構造を示す断面図である。 図1のメモリセルの等価回路を示す回路図である。 図1のメモリセルへの情報データの書き込み、読み出し及び消去時の電圧印可条件を表す電圧印可条件テーブルの例を示す図である。 図1のメモリセルから構成される半導体メモリ装置の製造方法を示すフローチャートである。 図1のメモリセルのセル電流の時間的変化を示すグラフである。 図1のメモリセルのセル電流の時間的変化を示すグラフである。 図1のメモリセルの閾値電圧の変動とベーク時間との関係を示すグラフである。 図1のメモリセルから構成される半導体メモリ装置の再生方法を示すフローチャートである。
符号の説明
10 メモリセル
11 半導体基板
12 pウェル領域
13 ソース電極領域
14 ドレイン電極領域
20 チャネル形成領域
21 ゲート絶縁膜
22 ゲート電極
23 第1抵抗変化部
24 第2抵抗変化部
30 第1電荷蓄積部
31 第2電荷蓄積部
301 シリコン酸化膜(第1酸化膜)
302 シリコン窒化膜(SiN)
303 シリコン酸化膜(第2酸化膜)

Claims (1)

  1. 半導体基板に形成されたFET構造のメモリセルの複数からなり、前記メモリセルの複数の各々がデータを保持する半導体メモリ装置の再出荷方法であって、
    前記メモリセルの複数を半導体ウェハ上に形成する工程と、
    前記メモリセルの複数で構成される複数の半導体メモリ装置を個片化する工程と、
    前記個片化された複数の半導体メモリ装置をパッケージングする工程と、
    パッケージングされた前記半導体メモリ装置の前記メモリセルの各々に、顧客からのデータ書き込み要求に基づく第1データを書き込む第1書き込み工程と、
    前記半導体メモリ装置を顧客へ出荷する工程と、
    前記第1データが書き込まれた前記半導体メモリ装置を前記顧客から受け取る工程と、
    前記半導体メモリ装置に書き込まれた前記第1データを消去する工程と、
    前記半導体メモリ装置に、前記顧客からのデータ書き換え要求に基づく第2データを書き込む第2書き込み工程と、
    前記第2書き込み工程の後、前記半導体メモリ装置を所定の周囲温度の下に所定時間放置するベーク工程と、
    前記ベーク工程の後、前記半導体メモリ装置の前記メモリセルの各々に、前記第2データを書き込む第3書き込み工程と、
    前記第3書き込み工程の後において、前記ベーク工程と前記第3書き込み工程とを組として、前記組を少なくとも1回実行する再書き込み工程と、
    前記第2データが再度書き込まれた前記半導体メモリ装置を前記顧客に再出荷する再出荷工程と、
    を有することを特徴とする半導体メモリ装置の再出荷方法。
JP2007091929A 2007-03-30 2007-03-30 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法 Expired - Fee Related JP4354498B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007091929A JP4354498B2 (ja) 2007-03-30 2007-03-30 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法
CN2008100804093A CN101276644B (zh) 2007-03-30 2008-02-18 半导体存储装置的制造方法、再生方法、及再出货方法
US12/042,591 US7817477B2 (en) 2007-03-30 2008-03-05 Manufacturing method, remanufacturing method and reshipping method for a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007091929A JP4354498B2 (ja) 2007-03-30 2007-03-30 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法

Publications (2)

Publication Number Publication Date
JP2008251098A JP2008251098A (ja) 2008-10-16
JP4354498B2 true JP4354498B2 (ja) 2009-10-28

Family

ID=39795112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007091929A Expired - Fee Related JP4354498B2 (ja) 2007-03-30 2007-03-30 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法

Country Status (3)

Country Link
US (1) US7817477B2 (ja)
JP (1) JP4354498B2 (ja)
CN (1) CN101276644B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160087966A (ko) 2015-01-14 2016-07-25 삼성전자주식회사 반도체 제조 프로세스를 위한 품질 유효 인자 생성방법 및 그에 따른 생성 시스템
US9633710B2 (en) * 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
CN107768515B (zh) * 2016-08-18 2020-05-08 华邦电子股份有限公司 存储器装置的形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2745131B2 (ja) 1988-06-22 1998-04-28 松下電子工業株式会社 トンネル注入型不揮発性メモリの書き換え方法
JPH02117174A (ja) * 1988-10-27 1990-05-01 Matsushita Electron Corp 不揮発性メモリのスクリーニング方法
JP2000003948A (ja) 1999-04-13 2000-01-07 Rohm Co Ltd 不揮発性記憶装置および不揮発性記憶装置の製造方法
US6618290B1 (en) * 2000-06-23 2003-09-09 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a baking process
JP4617603B2 (ja) 2001-05-24 2011-01-26 株式会社デンソー 書換え可能な不揮発性メモリの検査方法
JP3980874B2 (ja) 2001-11-30 2007-09-26 スパンション エルエルシー 半導体記憶装置及びその駆動方法
JP2005064295A (ja) 2003-08-14 2005-03-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法、及びこの半導体不揮発性メモリからの情報の読み出し方法
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US20090129593A1 (en) * 2005-05-30 2009-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the same
JP4890804B2 (ja) * 2005-07-19 2012-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007059847A (ja) * 2005-08-26 2007-03-08 Oki Electric Ind Co Ltd 半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法
JP4908843B2 (ja) 2005-12-22 2012-04-04 ラピスセミコンダクタ株式会社 データ消去方法及び不揮発性半導体記憶装置の製造方法
US7839695B2 (en) * 2007-04-27 2010-11-23 Macronix International Co., Ltd. High temperature methods for enhancing retention characteristics of memory devices

Also Published As

Publication number Publication date
CN101276644A (zh) 2008-10-01
JP2008251098A (ja) 2008-10-16
US7817477B2 (en) 2010-10-19
CN101276644B (zh) 2013-03-27
US20080241968A1 (en) 2008-10-02

Similar Documents

Publication Publication Date Title
JP2965415B2 (ja) 半導体記憶装置
US7609551B2 (en) Semiconductor memory device
US10192622B2 (en) Systems, methods, and apparatus for memory cells with common source lines
JP5524632B2 (ja) 半導体記憶装置
US7209389B2 (en) Trap read only non-volatile memory (TROM)
JP2001325793A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
TW200535847A (en) Nonvolatile semiconductor memory device
KR101026385B1 (ko) 전하트랩형 플래시 메모리소자의 동작 방법
JP7115037B2 (ja) 半導体装置
US20110235419A1 (en) Non-volatile semiconductor storage device
JP2004134799A (ja) 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法
JP4354498B2 (ja) 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法
US8553464B2 (en) Nonvolatile programmable logic switch
JP4113559B2 (ja) 不揮発性半導体記憶装置およびその書込方法
US7317634B2 (en) Nonvolatile semiconductor memory device
JP5801049B2 (ja) 半導体記憶装置へのデータの書込み方法及び半導体記憶装置
EP3896695A1 (fr) Procédé d'écriture dans une mémoire non-volatile suivant le vieillissement des cellules mémoires et circuit intégré correspondant
JPH1065029A (ja) 不揮発性メモリセルの電気的消去方法
JP2008153377A (ja) 不揮発性半導体メモリ及びその動作方法
US8837219B2 (en) Method of programming nonvolatile memory
JP2011187140A (ja) 不揮発性半導体記憶装置
JP2003007099A (ja) 不揮発性半導体記憶装置とその検査方法
JP2014160846A (ja) 半導体記憶装置
JP2013077780A (ja) 半導体記憶装置及び半導体記憶素子
JP2008153381A (ja) 不揮発性半導体メモリ及びその動作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080811

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090630

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090728

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090729

R150 Certificate of patent or registration of utility model

Ref document number: 4354498

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130807

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees