JP4908843B2 - データ消去方法及び不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
ウェハを、温度xと時間yとが
図1は、本実施例による不揮発性半導体記憶装置における1つのメモリセル1の概略構成を示す図である。なお、図1では、メモリセル1をゲート幅方向と垂直な面で切断した際の断面構造を示す。
次に、以上のような構成を有するメモリセル1に、データの書き込み/読み出し/消去を行う際の動作を説明する。なお、本実施例では、個片化される前の不揮発性半導体記憶装置、すなわちウェハに2次元的に配列するように形成された複数の不揮発性半導体記憶装置それぞれのメモリセル1に対するデータ書込み/読出し/消去方法について説明する。
次に、本実施例によるメモリセル1にデータの書き込みを行う際の動作を説明する。なお、本説明では、データを書き込む前の初期状態を、電荷蓄積部18にデータが書き込まれていない状態、すなわち全電荷蓄積部18に理論値「1」が保持されている状態とする。また、以下では、各メモリセル1におけるドレインD側の電荷蓄積部18に、データとして理論値「0」を書き込む場合について例を挙げて説明する。
次に、本実施例によるメモリセル1からデータを読み出す際の動作を説明する。なお、本説明では、上述したデータ書込み方法によりドレインD側の電荷蓄積部18に理論値「0」が書き込まれたメモリセル1からデータを読み出す場合について例を挙げて説明する。
次に、本実施例による不揮発性半導体記憶装置の全メモリセル1におけるデータを消去する際の動作を説明する。
本実施例では、不揮発性半導体記憶装置の全メモリセル1におけるデータを消去する際、まず、電気的消去を行う。以下、この電気的消去について説明する。なお、以下では、メモリセル1におけるドレインD側の電荷蓄積膜18に理論値「0」が保持されている場合(すなわち、ドレインD側に保持されたデータを消去する場合)と、メモリセル1におけるドレインD側及びソースS側の両方の電荷蓄積膜18に理論値「0」が保持されている場合(すなわちドレインD側及びソースS側の両方にそれぞれ保持されたデータを消去する場合)とのそれぞれについて例に挙げて説明する。
まず、ドレインD側の電荷蓄積部18に保持された理論値「0」を消去する場合、例えば図2(b)の表における『消去1、2』に示すように、図2(a)におけるゲート電位Vgを例えば−6Vとし、ソース電位Vsを例えば接地電位(0V)又は不定状態(これをopen状態とも言う)とし、ドレイン電位Vdを例えば6Vとし、バックゲート電位Vbを例えば接地電位(0V)とする。
また、ドレインD側及びソースS側の両方の電荷蓄積部18にそれぞれ保持された理論値「0」を消去する場合、例えば図2(b)における『消去3』に示すように、図2(a)におけるゲート電位Vgを例えば−6V程度とし、ソース電位Vsを例えば6Vとし、ドレイン電位Vdを例えば6Vとし、バックゲート電位Vbを例えば接地電位(0V)とする。
また、本実施例では、以上のような電気的消去を用いて不揮発性半導体記憶装置における全てのメモリセル1からデータを消去した後、ベーク消去を行う。このベーク消去では、本実施例による不揮発性半導体記憶装置が複数形成されたウェハが、槽内温度が例えば350℃の高温槽内に例えば2時間放置される。なお、以下の説明では、槽内温度をベーク温度と言い、放置時間をベーク時間という。
ここで、電気的な書き込み(以下、単に書込みと言う)(1)を経た後に電気的消去(2)のみを経たメモリセル1のサブスレッシュホールド特性と、書込み(1)を経た後に本実施例による消去方法(2、3)、すなわち電気的消去(2)とベーク消去(3)との両方を経たメモリセル1のサブスレッシュホールド特性とを、図3に示す。また、図3に、参考として、初期、すなわち書込み(1)や電気的消去(2)及びベーク消去(3)を経ていないメモリセル1のサブスレッシュホールド特性と、書込み(1)のみを経たメモリセル1のサブスレッシュホールド特性とを示す。なお、本説明では、サブスレッシュホールド特性を、読出し時のゲート電位Vgと、メモリセル1から読み出されるセル電流Icとの関係で表す。また、セル電流Icとは、読出し時にメモリセル1のドレインD・ソースS間に流れる電流を指す。
なお、本実施例におけるベーク消去(3)時の条件は、上述した条件に限らない。以下に、ベーク消去(3)時の好ましい条件を説明する。
次に、本実施例によるメモリセル1を含む不揮発性半導体記憶装置の製造方法を以下に説明する。図10は、本実施例による製造方法を示すフローチャートである。
以上のように、本実施例による不揮発性半導体記憶装置の製造方法では、半導体基板11上に形成されたゲート電極15と、ゲート電極15の両サイドにそれぞれ形成された電荷蓄積部18と、半導体基板11上部であって電荷蓄積部18下にそれぞれ形成された低濃度拡散領域16と、ゲート電極15下の領域及び低濃度拡散領域16を挟む一対の領域にそれぞれ形成された高濃度拡散領域17とを有する複数のメモリセル1が作り込まれたウェハを準備し、ウェハに形成された全てのメモリセル1が有する電荷蓄積部18が保持するデータを電気的に消去し(電気的消去(2))、その後、ウェハを高温下に所定時間放置(ベーク消去(3))する。すなわち、本実施例による不揮発性半導体記憶装置の製造方法は、ウェハに形成された全てのメモリセル1が有する電荷蓄積部18が保持するデータを電気的に消去(電気的消去(2))した後、ウェハを高温下に所定時間放置(ベーク消去(3))するデータ消去方法(2、3)を含む。
1a MOSFET
11 半導体基板
12 ウェル領域
13 素子分離絶縁膜
14 ゲート絶縁膜
15 ゲート電極
15a、17a サリサイド膜
16 低濃度拡散領域
17 高濃度拡散領域
18 電荷蓄積部
18a、18c シリコン酸化膜
18b シリコン窒化膜
21 中間絶縁膜
23 パッシベーション
31 コンタクト内配線
32 上層配線
G ゲート
D ドレイン
S ソース
B バックゲート
Rd、Rs 可変抵抗
Claims (9)
- 半導体基板上に形成されたゲート電極と、前記ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、前記半導体基板上部であって前記電荷蓄積部下にそれぞれ形成された低濃度領域と、前記ゲート電極下の領域及び前記低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する工程と、
前記電荷蓄積部に電子を注入することによりデータを書き込む工程と、
電気的に前記電荷蓄積部に正孔を注入することにより、前記電荷蓄積部が保持するデータを消去する工程と、
前記ウェハを、温度xと時間yとが
を有することを特徴とするデータ消去方法。 - 前記電荷蓄積部が保持するデータは、前記ゲート電極と少なくとも一方の前記高濃度領域との間にバイアスの電位を印加することで電気的に消去されることを特徴とする請求項1記載のデータ消去方法。
- 前記電荷蓄積部は、電荷蓄積膜と、当該電荷蓄積膜を挟む2つの電位障壁膜とを含んでなることを特徴とする請求項1または2記載のデータ消去方法。
- 前記電荷蓄積膜は窒化膜であり、
前記電位障壁膜は酸化膜であることを特徴とする請求項3記載のデータ消去方法。 - 半導体基板上に形成されたゲート電極と、前記ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、前記半導体基板上部であって前記電荷蓄積部下にそれぞれ形成された低濃度領域と、前記ゲート電極下の領域及び前記低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する第1工程と、
前記電荷蓄積部に電子を注入することによりデータを書き込む第2工程と、
電気的に前記ウェハに形成された全てのメモリセルが有する前記電荷蓄積部に正孔を注入することにより、前記電荷蓄積部が保持するデータを消去する第3工程と、
前記第3工程後に前記ウェハを高温下に所定時間放置 前記ウェハを、温度xと時間yとが
を有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第3工程は、前記ゲート電極と少なくとも一方の前記高濃度領域との間にバイアスの電位を印加することで前記電荷蓄積部が保持するデータを電気的に消去することを特徴とする請求項5記載の不揮発性半導体記憶装置の製造方法。
- 前記電荷蓄積部は、電荷蓄積膜と、当該電荷蓄積膜を挟む2つの電位障壁膜とを含んでなることを特徴とする請求項5または6記載の不揮発性半導体記憶装置の製造方法。
- 前記電荷蓄積膜は窒化膜であり、
前記電位障壁膜は酸化膜であることを特徴とする請求項7記載の不揮発性半導体記憶装置の製造方法。 - 前記ウェハにおける全てのメモリセルからの読み出しをテストする第5工程と、
前記ウェハにおける一部のメモリセルが有する少なくとも一方の電荷蓄積部に第1の理論値を書き込んだ後、前記ウェハにおける全てのメモリセルからの読み出しをテストする第6工程と、
前記第1の理論値が書き込まれなかった電荷蓄積部に前記第1の理論値を書き込んだ後、前記ウェハにおける全てのメモリセルからの読み出しをテストする第7工程とをさらに有し、
前記第3工程は前記第7工程後に実行されることを特徴とする請求項5から8の何れか1項に記載の不揮発性半導体記憶装置の製造方法。
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