KR20090070269A - 플래시 메모리 소자와 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 플래시 메모리 소자는, 소자 분리 영역과 활성 영역이 형성된 반도체 기판과, 반도체 기판 위에 형성된 SONOS 구조의 게이트와, SONOS 구조의 게이트를 덮는 층간 절연막과, 층간 절연막을 관통하여 SONOS 구조의 게이트 일측의 드레인 영역에 연결되는 드레인 콘택과, 소자 분리 영역 내 소자 분리막을 제거하여 이온 주입 방법으로 형성되는 소스 라인 및 층간 절연막을 관통하며, 소스 라인 양 끝단의 소스 영역에 연결되는 소스 라인 콘택을 포함한다.
이와 같이, 본 발명은 SONOS 구조의 게이트에 소스 라인을 SAS 공정을 통해 형성하여 서로 다른 정션 프로파일을 갖는 드레인 영역과 소스 영역을 형성할 수 있기 때문에 각각 영역별로 전압을 인가하여 한 개의 셀당 4가지의 정보를 표현할 수 있다
SONOS, 셀, 프로그래밍, 소거
Description
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 SONOS(Silicon ONO Semiconductor, 이하 'SONOS'라고 한다.) 구조의 게이트에서 소스 라인을 ETOX(EPROM Tunel Oxide) 셀에서 이용되는 SAS 공정을 통해 형성하여 멀티 레벨 셀을 구현하는 플래시 메모리 소자와 그 동작 및 제조 방법에 관한 것이다.
일반적으로 반도체 메모리는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가 시 데이터의 입력 및 보존할 수 있지만, 전원 제거 시 데이터가 휘발되어 보존이 불가능한 특징이 있다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특징이 있다.
이와 같은 비휘발성 메모리 소자의 대표적인 메모리 소자가 EEPROM이며, EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트형 셀을 사용하는 구조가 그 동안 널리 이용되었다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되는 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하였다. 이런 이유로 플로팅 게이트형 셀을 대처할 비휘발성 메모리 소자로서 SONOS, SeRAM, SET, NROM 등 다방면의 연구가 진행되고 있다. 이 중 SONOS 셀은 적층형 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 SONOS 플래시 메모리에 관하여 설명하면 다음과 같다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자 단위 셀의 구조 단면도이다.
종래의 SoNOS 구조의 플래시 메모리 소자는, 도 1에 도시된 바와 같이, P형 반도체 기판(11) 상에 제 1 산화막(12), 질화막(13) 및 제 2 산화막(14)이 차례로 적층된 ONO막(18)과, ONO막(18) 위에 형성된 제어 게이트(15)와, 제어 게이트(15)의 양측 반도체 기판(11) 표면 내에 고농도 n형 불순물 영역을 형성하여 이루어진 소스/드레인 영역(16, 17)으로 구성된다.
여기서, 제 1 산화막(12)은 터널링 산화막이고, 질화막(13)은 메모리 층으로서 트랩 사이트 내에 전하충전하거나 혹은 충전된 전화를 방출함으로서, 셀의 문턱 전압(Vth)을 제어하여 메모리 기능을 갖는 것이며, 제 2 산화막(14)은 충전 전하의 손실을 막는 블록킹 산화막이다.
이와 같은 종래의 SONOS 구조의 플래시 메모리 소자는 프로그래밍 시에는 고 에너지 전자 주입(channel hot electron injection)을 이용하고, 주입된 전자를 제거하기 위한 소거 시 고 에너지 전공 주입(hot hole injection) 방식을 이용한다.
즉, 프로그래밍 시에는 상기 드레인 영역(17)과 제어 게이트(15)에 소정의 양(+) 전압을 인가하고, 소스 영역(16)과 반도체 기판(body)(11)은 접지(ground)시킨다.
이와 같은 조건으로 바이어스가 인사되면, 채널 전자들이 소스 영역(16)에서 드레인 dudd역(17)쪽으로 형성된 수평 전계에 의해 가속되어 드레인 영역(17) 부근에서 핫 일렉트론이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(12)의 전위 장벽을 뛰어 넘어 드레인 영역(17) 부근의 상기 질화막(13)의 트랩 준위에 국부적으로 트랩되는 것에 의해 소자의 문턱 전압을 증가시키게 된다. 이러한 방식을 HEI(Hot Electron Injection, 이하, 'HEI'라고 한다.)이라 한다.
그리고 종래 기술의 SONOS 플래시 메모리 소자의 소거 동작은 다음과 같다.
소거 동작 시에 드레인 영역(17)에 소정의 양(+) 전압을 인가하고, 제어 게이트(15)에는 소정의 음(-) 전압을 인가하며, 소스 영역(16)과 반도체 기판(11)을 접지시킨다.
이와 같은 조건으로 바이어스가 인가되면, 드레인 영역(17)과 제어 게이트(15)가 오버랩되는 영역에 형성된 고 전계에 의해 고농도 n형 불순물 영역인 드 레인 영역(17)에 공핍(depletion) 영역이 형성된다. 그리고, 상기 공핍 영역에서 밴드간 터널링에 의해 전자/전공 쌍이 생성된다.
이와 같이, 생성된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 정공은 공핍 영역에 형성된 수평 전계에 의해 가속되어 고 에너지 정공으로 변하며, 이러한 고 에너지 정송들이 제 1 산화막(12)과 반도체 기판(11) 사이의 에너지 장벽을 뛰어 넘어 질화막(13)의 가전자대로 주입되어 트래핑되는 것에 의해 문턱 전압이 낮아지는 소거 동작이 수행된다. 이러한 소거 방식을 HHI(Hot Hole Injection, 이하, 'HHI'라고한다.) 방식이라 한다.
이러한 SONOS 플래시 메모리 소자는 한 셀에 2비트의 데이터를 기록할 수 있다. 즉, 프로그래밍 시에는 고 에너지 전압 주입 방식을 이용하고, 주입된 전자를 제거하기 위한 소거 시에는 고 에너지 전송 주입 방식을 이용한다.
상술한 바와 같은 조건의 전압을 인가하여 상기 드레인 영역(17) 부근의 상기 질화막(13)에 전자를 트랩시켜 비트의 데이터를 저장한다.
그리고, 상기 소스 영역(16)과 제어 게이트(15)에 소정의 양(+)전압을 인가하고 상기 드레인 영역(17)과 반도체 기판(11)을 접지시켜 상기 소스 영역(16) 부근에서 핫 일렉트론이 발생되게 하고 이러한 핫 일렉트론이 제 1 산화막(12)의 전위장벽을 뛰어 넘어 상기 소스 영역(16) 부근의 상기 질화막(13)에 트랩되도록 하므로 또 다른 1비트의 데이터를 저장하게 한다.
상기와 같은 SONOS 구조를 이용하여 메모리 소자에서의 셀 축소가 가능하다.
종래의 SONOS 이용한 방법은 테크(tech)가 올라갈수록 공정상의 복잡성에 의해 제조하기가 매우 어려워지는 문제점이 있다.
본 발명은 SONOS 구조에서 소스 라인을 공통 소스 라인으로 형성함으로서, 하나의 셀 표현 방법을 늘려 멀티 레벨 셀을 구현한다.
본 발명의 플래시 메모리 소자는, 소자 분리 영역과 활성 영역이 형성된 반도체 기판과, 상기 반도체 기판 위에 형성된 SONOS 구조의 게이트와, 상기 SONOS 구조의 게이트를 덮는 층간 절연막과, 상기 층간 절연막을 관통하여 상기 SONOS 구조의 게이트 일측의 드레인 영역에 연결되는 드레인 콘택과, 상기 소자 분리 영역 내 소자 분리막을 제거하여 이온 주입 방법으로 형성되는 소스 라인 및 상기 층간 절연막을 관통하며, 상기 소스 라인 양 끝단의 소스 영역에 연결되는 소스 라인 콘택을 포함한다.
또한, 본 발명의 플래시 메모리 소자의 동작 방법은, SONOS 구조의 게이트, 상기 게이트의 일측에 형성된 드레인 영역 및 상기 게이트의 타측에 형성되며, 소스 라인 콘택에 의해 연결되는 소스 라인을 포함하는 플래시 메모리 소자의 동작 방법으로서, 상기 소스 라인 콘택과 게이트에 전압을 인가하여 상기 소스 라인 내 소스 영역 부근의 상기 SONOS 구조의 ONO막에 핫 일렉트론을 트랩시키고, 상기 드 레인 영역과 게이트에 양 전압을 인가하여 드레인 영역 부근의 상기 SONOS 구조의 ONO막에 핫 일렉트론을 트랩시키는 프로그래밍 단계와, 상기 게이트에 음 전압을 인가함과 더불어 상기 드레인 영역 또는 소스 라인 콘택에 양 전압을 인가하여 상기 드레인 영역 또는 상기 소스 영역 부근의 ONO막에 정공을 주입하는 소거 단계 및 상기 게이트에 양 전압을 인가함과 더불어 상기 드레인 영역과 소스 라인 콘택에 전압을 바꾸어가면서 인가하여 리드하는 리드 단계를 포함한다.
본 발명의 플래시 메모리 소자의 제조 방법은, 소자 분리 영역과 활성 영역이 형성된 반도체 기판 위에 SONOS 구조의 게이트를 형성하는 단계와, 상기 SONOS 구조의 게이트 양측에 불순물 이온 주입 공정을 통해 소스/드레인 영역을 형성하는 단계와, 상기 소자 분리 영역 내 소자 분리막을 제거하여 이온 주입 방법으로 상기 소스 영역을 연결시키는 소스 라인을 형성하는 단계와, 상기 SONOS 구조의 게이트를 덮는 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 드레인 영역에 연결되는 드레인 콘택을 형성하는 단계 및 상기 층간 절연막을 패터닝하여 상기 소스 라인 양 끝단의 소스 영역에 연결되는 소스 라인 콘택을 형성하는 단계를 포함한다.
본 발명은 SONOS 구조의 게이트에 소스 라인을 SAS 공정을 통해 형성하여 서로 다른 정션 프로파일을 갖는 드레인 영역과 소스 영역을 형성할 수 있기 때문에 각각 영역별로 전압을 인가하여 한 개의 셀당 4가지의 정보를 표현할 수 있도록 함 으로서, 반도체 소자의 셀당 밀도(density)를 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명의 실시 예에서는 SONOS 구조의 게이트에 소스 라인을 SAS 공정을 통해 형성하여 서로 다른 정션 프로파일을 갖는 드레인 영역과 소스 영역을 형성할 수 있기 때문에 각각 영역별로 전압을 인가하여 4가지의 정보를 표현할 수 있는 플래시 메모리 소자와 그 제조 방법 및 동작 방법에 대해 설명한다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리의 평면도이다.
도 2를 참조하면, 반도체 기판(210) 위에서 도면부호 250은 워드 라인 방향으로 뻗은 게이트 라인이고, 도면 부호 220은 소스 라인을 나타내며, 도면 부호 225는 소스 라인 콘택을 나타낸다. 도면 부호 230은 드레인 콘택이며, 도면부호 211은 비트 라인을 방향을 뻗은 얕은 트렌치 분리(STI)를 이용한 소자 분리 영역을 각각 나타낸다. 도면 부호 280은 플래시 메모리 단위 셀을 나타낸다.
본 발명의 실시 예에서의 게이트 라인(250)은 SONOS 구조로 형성되며, 소스 라인(220)은 공통 소스 라인 콘택(225)에 의해 연결된다. 즉, 소스 라인(220)은 게이트 라인(250)의 SONOS 구조의 게이트를 형성한 후 포토레지스트 마스크를 이용한 상태에서 필드부에 채워진 소자 분리막(211)인 산화막을 에칭하고, 이온 주입 방법으로 형성된다.
도 3 내지 도5를 참조하여 본 발명의 실시 예가 적용되어 플래시 메모리를 상세히 설명한다.
도 3은 도 2에서 활성 영역을 A-A' 라인을 따라 절단한 단면도이다.
본 발명의 실시 예에 따른 플래시 메모리는 소자 분리 영역과 활성 영역이 형성되며, 소스 영역(210a)과 드레인 영역(210b)을 갖는 반도체 기판(210)과 반도체 기판(210)의 상부에 형성된 SONOS 구조의 게이트(250, 250')와 반도체 기판(210)과 게이트(250, 250')를 덮는 층간 절연막(240), 층간 절연막(240)을 관통하며 반도체 기판(210)의 드레인 영역(210b)과 연결되는 드레인 콘택(230)을 포함하여 구성된다.
여기서, SONOS 구조의 게이트(250, 250')는 반도체 기판(210) 위에 형성된 제 1 산화막(212), 질화막(213) 및 제 2 산화막(214)이 차례로 적층된 ONO막(215)과, ONO막(215) 위에 형성된 제어 게이트(216)를 포함할 수 있다.
드레인 콘택(230)은 전기 전도도가 매우 중요하기 때문에 텅스텐(W)으로 형성될 수 있다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리에서 소자 분리 영역을 B-B'에 따라 절단한 단면도이다.
본 발명의 실시 예에 따른 플래시 메모리에서 소스 라인(220)은 ETOX 셀에서의 SAS 공정을 통해 형성되는데, 소스 라인(22)의 형성 방법은 SONOS 구조의 게이트(250, 250')를 형성한 후 포토레지스트 마스크를 이용하여 필드(field)부에 채워진 소자 분리막(211)인 산화막을 식각하여 제거하고, 저항이 낮은 소스 라인(220)을 형성하기 위해 이온 주입하는 방법을 이용한다.
도 5는 본 발명의 실시 예에 따른 플래시 메모리에서 소스 라인을 C-C'로 절단한 단면도로서, 소스 라인(220)을 전체적으로 나타내는 도면이다.
상기와 같은 방법으로 형성된 플래시 메모리 셀은 SAS 공정에 따라 비대칭 구조를 이루며, 소스 라인(220)은 양 끝단의 소스 라인 콘택(225)으로 연결된다.
이러한 구조를 갖는 플래시 메모리 셀은 바이어스 전압을 아래의 표1과 같은 방식으로 줄 경우 프로그래밍 및 소거 시에 Vt값이 다르게 나온다.
상기 표 1에서와 같이, Condition-1은 소스 영역에 전압을 인가하여 HEI 방식 및 HHI 방식을 이용하여 프로그래밍(Programing) 및 소거(Erase) 동작하며, Condition-2는 드레인 영역에 전압을 인가하여 HEI 방식 및 HHI 방식을 이용하여 프로그래밍(Programing) 및 소거(Erase) 동작한다.
즉, 소스 영역(210a)을 통해 프로그래밍 시에는 표 1에서와 같이 소스 영역(210a)과 제어 게이트(216)에 양 전압(Vd 및 Vg)을 드레인 영역(210b)과 반도체 기판(Bulk)(210)은 접지시킴으로서, 소스 영역(210a) 부근에서 핫 일렉트론이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(212)의 전위 장벽을 뛰어 넘어 소스 영역(210a) 부근의 질화막(213)의 트랩 준위에 국부적으로 트랩되는 것에 소자의 문턱 전압을 증가시킨다. 이때, 소스 영역(210a)에 양 전압(Vd)은 공통 소스 라인 콘택(225)을 통해 인가되며, 소스 라인 콘택(225)에 인가되는 전압은 소스 라인 콘택(225)에 연결되는 소스 라인(220)을 통해 각 셀의 소스 영역(210a)에 전달된다.
소스 영역(210a)을 통해 프로그래밍된 정보를 소거하는 과정에 대해 설명하면, 먼저 소스 영역(210a)에 양전압(Vd)을 인가하고 제어 게이트(216)에 음 전압(-Vg)을 인가하며, 드레인 영역(210b)과 반도체 기판(Bulk)(210)을 접지시킨다.
이와 같은 조건으로 바이어스가 인가되면, 소스 영역(210a)과 제어 게이트(216)가 오버랩되는 영역에 형성된 고 전계에 의해 소스 영역(210a)에 공핍(delpetion) 영역이 형성된다. 그리고, 상기 공핍 영역에서 밴드간 터널링에 의해 전자/전공 쌍이 생성된다.
이와 같이, 생성된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 정공은 공핍 영역에 형성된 수평 전계에 의해 가속되어 고 에너지 정공으로 변하며, 이러한 고 에너지 정공들이 제 1 산화막(212)과 반도체 기판(210) 사이의 에너지 장벽을 뛰어 넘어 질화막(213)의 가전자대로 주입되어 트래핑되는 것에 의해 문턱 전압이 낮아지는 소거 동작이 수행된다.
또한, 드레인 영역(210b)을 통해 프로그래밍 시에는 표 1에서와 같이 드레인 영역(210b)과 제어 게이트(216)에 양 전압(Vd 및 Vg)을 소스 영역(210a)과 반도체 기판(Bulk)(210)은 접지시킴으로서, 드레인 영역(210b) 부근에서 핫 일렉트론이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(212)의 전위 장벽을 뛰어 넘어 드레인 영역(210b) 부근의 질화막(213)의 트랩 준위에 국부적으로 트랩되는 것에 소자의 문턱 전압(Vt)을 증가시킨다.
드레인 영역(210b)을 통해 프로그래밍된 정보를 소거하는 과정에 대해 설명하면, 먼저 드레인 영역(210b)에 양전압(Vd)을 인가하고 제어 게이트(216)에 음 전압(-Vg)을 인가하며, 소스 영역(210a)과 반도체 기판(Bulk)(210)을 접지시킨다.
이와 같은 조건으로 바이어스가 인가되면, 드레인 영역(210b)과 제어 게이트(216)가 오버랩되는 영역에 형성된 고 전계에 의해 드레인 영역(210a)에 공핍(depletion) 영역이 형성된다. 그리고, 상기 공핍 영역에서 밴드간 터널링에 의해 전자/전공 쌍이 생성된다.
이와 같이, 생성된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 정공은 공핍 영역에 형성된 수평 전계에 의해 가속되어 고 에너지 정공으로 변하며, 이러한 고 에너지 정공들이 제 1 산화막(212)과 반도체 기판(210) 사이의 에너지 장벽을 뛰어 넘어 질화막(213)의 가전자대로 주입되어 트래핑되는 것에 의해 문턱 전압(Vt)이 낮아지는 소거 동작이 수행된다.
표 1과 같이 바이어스를 가하게 된다면, 소스 영역(210a)을 포함한 소스 라인(220)과 드레인 영역(210b)의 정션 프로파일이 다르기 때문에 소스 영역(210a)과 드레인 영역(210b)간에 비대칭 구조를 이룬다. 이에 따라 문턱 전압(Vt)이 4개의 형태로 나타나게 된다.
한편, 이와 같은 과정을 통해 기록된 데이터를 리드(read) 방법으로는 Condition-1과 Condition-2에 따라 소스 영역(210a)과 드레인 영역(210b)에 전압(Vd)을 인가해야한다. 즉, Condition-1에서는 드레인 영역(210b)에 전압(Vd)을 인가하고, Condtion-2에서는 소스 영역(210a)에 전압(Vd)을 인가해야한다.
이와 같이, 프로그래밍 동작 및 소거 시 소스 영역(210a)과 드레인 영역(210b)에 Vd 전압을 바꾸어 가면서 인가할 경우에는, 도 6a 및 도 6b에 도시된 바와 같이, 프로그래밍 문턱 전압(Vt)과 소거 문턱 전압(Vt)이 서로 다르게 나타내는 것을 알 수 있다.
문턱 전압(Vt)이 다르게 나타나기 때문에 그에 따른 전류 형태가 다르기 때문에 정보가 4가지의 형태로 나타날 수 있다.
상기와 같은 구성을 갖는 플래시 메모리 소자의 제조 과정에 대해 도 3 내지 도 5을 참조하여 설명한다.
먼저, 반도체 기판(210) 상에 제 1 산화막(212), 질화막(213) 및 제 2 산화막(214)을 증착한 후 사진 및 식각 공정을 통해 패터닝하여 ONO막(215)을 형성하고, ONO막(215) 상부에 제어 게이트(216)를 형성함으로서, SONOS 구조의 게이트(250, 250')를 형성한다.
그런 다음, 고농도 불순물 이온 주입 공정을 통해 SONOS 구조의 게이트(250, 250')의 양측에 드레인 영역(210b)과 소스 영역(210a)을 형성한다.
이후, 포토레지스트 마스크를 이용하여 소자 분리 영역에 채워진 소자 분리막(211)인 산화막을 에칭한 후 이온 주입 공정을 실시하여 저항이 낮은 소스 라인(220)을 형성한다.
그런 다음, 반도체 기판(210) 상에 형성된 SONOS 구조의 게이트(250, 250')를 덮는 층간 절연막(240)을 형성하고, 이를 패터닝하여 소스 라인 콘택(225)과 드레인 콘택(230)을 형성한다. 소스 라인 콘택(225)은 소스 라인(220)의 양 끝단의 소스 영역(210a)에 연결되며, 드레인 콘택(230)은 드레인 영역(210b)에 연결된다.
이때, 드레인 영역(210b)에는 살리사이드(salicide, 미도시됨)가 형성될 수 있다.
본 발명의 바람직한 실시 예에 따르면, SONOS 구조의 게이트에 소스 라인을 SAS 공정을 통해 형성하여 서로 다른 정션 프로파일을 갖는 드레인 영역과 소스 영역을 형성할 수 있기 때문에 각각 영역별로 전압을 인가하여 4가지의 정보를 표현할 수 있는 멀티 레벨 셀을 구현할 수 있다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 종래의 SONOS 구조의 플래시 메모리 셀의 단면도이며,
도 2는 본 발명의 실시 예에 따른 플래시 메모리를 도시한 평면도이며,
도 3은 도 2의 활성 영역을 A-A'로 절단한 단면도이며,
도 4는 도 2의 소자 분리 영역을 B-B'로 절단한 단면도이며,
도 5는 도 2의 소스 라인을 C-C'로 절단한 단면도이며,
도 6a 내지 도 6b는 본 발명의 실시 예에 따른 프로그래밍 및 소거 동작 시 문턱 전압의 변화를 도시한 그래프이다.
＜도면의 주요부분에 대한 부호의 설명＞
＜도면의 주요부분에 대한 부호의 설명＞
210 : 반도체 기판 211 : 소자 분리막
220 : 소스 라인 225 : 소스 라인 콘택
230 : 드레인 콘택 240 : 층간 절연막
250, 250' : 게이트
Claims (3)
- 소자 분리 영역과 활성 영역이 형성된 반도체 기판;상기 반도체 기판 위에 형성된 SONOS 구조의 게이트;상기 SONOS 구조의 게이트를 덮는 층간 절연막;상기 층간 절연막을 관통하여 상기 SONOS 구조의 게이트 일측의 드레인 영역에 연결되는 드레인 콘택;상기 소자 분리 영역 내 소자 분리막을 제거하여 이온 주입 방법으로 형성되는 소스 라인; 및상기 층간 절연막을 관통하며, 상기 소스 라인 양 끝단의 소스 영역에 연결되는 소스 라인 콘택을 포함하는 플래시 메모리 소자.
- SONOS 구조의 게이트, 상기 게이트의 일측에 형성된 드레인 영역 및 상기 게이트의 타측에 형성되며, 소스 라인 콘택에 의해 연결되는 소스 라인을 포함하는 플래시 메모리 소자의 동작 방법으로서,상기 소스 라인 콘택과 게이트에 전압을 인가하여 상기 소스 라인 내 소스 영역 부근의 상기 SONOS 구조의 ONO막에 핫 일렉트론을 트랩시키고, 상기 드레인 영역과 게이트에 양 전압을 인가하여 드레인 영역 부근의 상기 SONOS 구조의 ONO막에 핫 일렉트론을 트랩시키는 프로그래밍 단계;상기 게이트에 음 전압을 인가함과 더불어 상기 드레인 영역 또는 소스 라인 콘택에 양 전압을 인가하여 상기 드레인 영역 또는 상기 소스 영역 부근의 ONO막에 정공을 주입하는 소거 단계; 및상기 게이트에 양 전압을 인가함과 더불어 상기 드레인 영역과 소스 라인 콘택에 전압을 바꾸어가면서 인가하여 리드하는 리드 단계를 포함하는 플래시 메모리 소자의 동작 방법.
- 소자 분리 영역과 활성 영역이 형성된 반도체 기판 위에 SONOS 구조의 게이트를 형성하는 단계;상기 SONOS 구조의 게이트 양측에 불순물 이온 주입 공정을 통해 소스/드레인 영역을 형성하는 단계;상기 소자 분리 영역 내 소자 분리막을 제거하여 이온 주입 방법으로 상기 소스 영역을 연결시키는 소스 라인을 형성하는 단계;상기 SONOS 구조의 게이트를 덮는 층간 절연막을 형성하는 단계;상기 층간 절연막을 패터닝하여 상기 드레인 영역에 연결되는 드레인 콘택을 형성하는 단계; 및상기 층간 절연막을 패터닝하여 상기 소스 라인 양 끝단의 소스 영역에 연결되는 소스 라인 콘택을 형성하는 단계을 포함하는 플래시 메모리 소자의 제조 방법.
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| KR1020070138215A KR20090070269A (ko) | 2007-12-27 | 2007-12-27 | 플래시 메모리 소자와 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103730424A (zh) * | 2012-10-15 | 2014-04-16 | 宜扬科技股份有限公司 | 非挥发性存储器制造方法及其构造 |
-
2007
- 2007-12-27 KR KR1020070138215A patent/KR20090070269A/ko not_active Application Discontinuation
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