CN103730424A - 非挥发性存储器制造方法及其构造 - Google Patents
非挥发性存储器制造方法及其构造 Download PDFInfo
- Publication number
- CN103730424A CN103730424A CN201210422872.8A CN201210422872A CN103730424A CN 103730424 A CN103730424 A CN 103730424A CN 201210422872 A CN201210422872 A CN 201210422872A CN 103730424 A CN103730424 A CN 103730424A
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon substrate
- separator
- region
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 230000005641 tunneling Effects 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 150000003376 silicon Chemical class 0.000 claims description 25
- 230000005611 electricity Effects 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract 6
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- UBMXAAKAFOKSPA-UHFFFAOYSA-N [N].[O].[Si] Chemical compound [N].[O].[Si] UBMXAAKAFOKSPA-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Abstract
一种非挥发性存储器制造方法，包含以下步骤：于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层界定一漏区域，每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；依序于该硅基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层；形成堆叠而成的多个栅极结构；及于该硅基板上的每一漏区域形成一漏极接触窗，且于该源区域形成至少一源极接触窗。一种非挥发性存储器构造也被公开。
Description
技术领域
本发明涉及一种存储器制造方法，特别是涉及一种非挥发性存储器（Non-Volatile Memory）制造方法及其构造。
背景技术
随着存储器制程的进步，非挥发性存储器的应用范围也越来越广泛，从过去应用于电子装置开机用途(例，将BI OS刻录于EEPROM)，到现今应用于数据储存用途，其中最受欢迎的莫过于快闪存储器(Flash Memory)。然而也基于此转变，快闪存储器的稳定度就显得隔外地重要。
常见的快闪存储器架构为浮动栅(Floating Gate)架构。所谓的浮动栅架构存储器通常会包含一存储器阵列。该存储器阵列形成于一基板上，并包括多个记忆胞。每一个记忆胞为具有一控制栅极、一浮动栅极、一源极(Source)，及一漏极(Drain)的晶体管。其中该浮动栅极通过一层穿遂氧化层与源极、漏极分离，并可用来保持电荷。也就是说，该控制栅极可以通过施加电压促使电子由漏极穿过该穿遂氧化层，以将电子注射至浮动栅极，使得每一记忆胞充电。也就是说，电荷在浮动栅极中存在与否，可以用来决定所述记忆胞进行写入数据或抹除数据的行为。
然而，如何降低快闪存储器的写入/抹除电压，一直是有待解决的问题。现有的方式通常是通过减少穿遂氧化层的厚度，进而达成降低快闪存储器的写入/抹除电压的目的。然，上述的方式会引起明显的漏电流问题，也就是说，相较于厚的穿遂氧化层而言，薄的穿遂氧化层所储存的电荷更有可能漏至该基板。也就是说，若穿遂氧化层有缺陷的话，则所有储存的电荷很有可能通过此缺陷而漏出，而如此不稳定的状态，会造成储存于记忆胞的数据有遗失的疑虑。
因此， 另一种快闪存储器架构， 即采用硅氧氮氧硅((Poly-Si)-SiO2-Si3N4-SiO2-Si，以下简称SONOS)构造的快闪存储器，由于其可以在不引起严重电荷损失的情况下降低穿遂氧化层的厚度，所以越来越受到重视。参阅图1，现有的SONOS快闪存储器主要包含一硅基板1，多个隔离层2、多个字符线11、多个源极接触窗1 2、多个漏极接触窗1 3，及多个S ONOS存储器胞1 4。其中，所述源极接触窗1 2与漏极接触窗1 3形成于任二隔离层2与任二字符线11所定义出的一区域1 5。
可预期的是，随着存储器制程越来越小，所述隔离层2与所述字符线11所定义出的该区域1 5也会越来越小，因此，欲在该区域1 5形成上述的接触窗的难度将会越来越高，换句话说，在现有的S ONOS架构下，存储器制程的发展将会受到上述的接触窗所限制。
发明内容
本发明的目的在于提供一种非挥发性存储器制造方法。
本发明非挥发性存储器制造方法，包含以下步骤： （A）于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层分别界定一漏区域，其中每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通； （B）依序于该硅基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层； （C）通过光阻屏蔽与蚀刻的图案化制程形成堆叠而成的多个栅极结构；及（D）于该硅基板上的每一漏区域形成一漏极接触窗，且于该硅基板上的该源区域形成至少一源极接触窗。
本发明的另一目的在于提供一种非挥发性存储器构造。
本发明非挥发性存储器构造，包含一硅基板、多个间断式的隔离层、一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层。
所述间断式的隔离层间隔地形成于该硅基板上。其中每一隔离层与相邻的隔离层分别界定一漏区域，且所述隔离层由多个空隙所分离。所述空隙在垂直于所述隔离层的方向上形成一共同的源区域。所述漏区域通过该源区域互相连通。
该穿隧介电层附着于该硅基板上。
该电荷捕捉层附着于该穿隧介电层上。
该阻电层附着于该电荷捕捉层上。
该栅层附着于该阻电层上。
该穿隧介电层、该电荷捕捉层、该阻电层，及该栅层形成堆叠而成的多个栅极结构，且该硅基板上的每一漏区域形成一漏极接触窗。而该硅基板上的该源区域形成至少一源极接触窗。
本发明的有益效果在于：通过形成于该硅基板上的所述间隔的隔离层，使得所述漏区域能通过该源区域互相连通，且于该硅基板上形成该源极接触窗时，相较于现有的SONOS架构，缩小制程时较不易受到所述源极接触窗的限制。
附图说明
图1是一俯视图，说明现有的S ONOS架构快闪存储器；
图2是一流程图，说明本发明非挥发性存储器制造方法的较佳实施例的步骤；
图3是一侧视剖面图，说明本较佳实施例的存储器胞；
图4是一俯视图，说明本较佳实施例于硅基板上形成间断式的隔离层的过程；
图5是一俯视图，说明本较佳实施例于硅基板上形成存储器胞的过程；
图6是一俯视图，说明本较佳实施例于硅基板上形成漏极接触窗与源极接触窗的过程；
图7是一俯视图，说明本较佳实施例的另一种态样；
图8是一俯视图，说明本较佳实施例的另一种态样；
图9是一示意图，说明本较佳实施例的编程步骤；
图1 0是一示意图，说明本较佳实施例的抹除步骤；
图11是一示意图，说明本较佳实施例的读取步骤。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。
参阅图3与图5，本发明非挥发性存储器构造的较佳实施例，适用于现有的SONOS架构的快闪存储器。其包含一硅基板1、一由氧化硅组成的穿隧介电层1 4 1、一由氮化硅组成的电荷捕捉层1 42、一由氧化硅组成的阻电层1 43、一由多晶硅组成的栅层1 44(见图3)、多个字符线11，及多个隔离层2(见图5)。
参阅图2至图6，以下通过一非挥发性存储器制造方法，针对本较佳实施例的制造步骤进一步地说明。
如步骤S 9 1所示，于该硅基板1上间隔地形成所述间断式的隔离层2，且根据每一隔离层2与相邻的隔离层2分别界定一漏区域1 5 1。其中每一条隔离层2具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层2的方向上形成一共同的源区域1 52，所述漏区域1 5 1通过该源区域1 52互相连通(见图4)。由于所述隔离层2分别为所述空隙所分离。因此有别于现有的S ONOS架构，在本较佳实施例中，由所述隔离层2所界定的所述漏区域1 5 1，将可通过该源区域1 52连通。
如步骤S 92所示，依序于该硅基板1上附着一穿隧介电层1 4 1、一电荷捕捉层1 42、一阻电层1 43，及一栅层1 44。也就是说，首先采用现有的热氧化(Thermal Oxidation)的方式，将该穿隧介电层1 4 1附着于该硅基板1上。接着，再采用低压化学气相沉积法(Low PressureChemical Vapor Deposition，LPCVD)的方式，将该电荷捕捉层1 42附着于该穿隧介电层1 4 1上。接着，再采用热氧化的方式，将该阻电层1 43附着于该电荷捕捉层1 42上。此时，该穿隧介电1 4 1层、该电荷捕捉层1 42，及该阻电层1 43共同形成一氧化物-氮化物-氧化物结构(Oxide-Nitride-Oxide，以下简称ONO)。最后，再采用低压化学气相沉积法，将该栅层1 44附着于该阻电层1 43上(见图3)。
如步骤S 93所示，通过光阻屏蔽与蚀刻的图案化制程(PhotoresistMasks and the Etching Process)，形成堆叠而成的多个栅极结构。至此，该硅基板1上已存在多个包含ONO结构与栅极结构的存储器胞1 4(见图5)。
如步骤S 94所示，通过离子植入法(Ion Implantation)于该硅基板1上的每一漏区域1 5 1形成漏极掺杂区，再形成用于供漏极掺杂区和外部电性连接的漏极接触窗1 3，且于该硅基板1上的该源区域1 5 2形成源极掺杂区，再形成至少一用于供源极掺杂区和外部电性连接的源极接触窗1 2(见图6)。有别于现有的S ONOS架构的快闪存储器，即，每一存储器胞1 4会分别连接一漏极接触窗1 3与一源极接触窗1 2(见图1)，在本较佳实施例中，由于所述漏区域1 5 1可以通过该源区域1 5 2互相连通，因此仅需于该源区域1 5 2形成该单一个源极接触窗1 2，即可供所述漏极接触窗1 3连结，而所述存储器胞1 4可共享该源极接触窗1 2。此外由于所需的源极接触窗1 2的数量减少了，因此也能达到降低成本与制程困难度的功效。
值得一提的是，于该源区域1 52形成该源极接触窗1 2时将不再受限于所述隔离层2，也就是说，欲缩小存储器制程时，形成该源极接触窗1 2较不易受到限制。
又，技术上于该源区域1 52每间隔至少二隔离层2形成该源极接触窗1 2即可，因此可每间隔二个隔离层2就形成一源极接触窗1 2(见图7)，也可每间隔六十四个隔离层2才形成一源极接触窗1 2。当然，也可如图8所示，形成一个大范围的隔离层2，并不限于本较佳实施例所公开。
至此，本较佳实施例的S ONOS架构的快闪存储器可谓完成。而在本较佳实施例中，可以进行编程、抹除，及读取等步骤，以下将进一步地介绍。
编程步骤：
参阅图9，在本较佳实施例中，采用注入信道热电子(Channel HotElectron Inj ection)的方式，将电子注入该电荷捕捉层1 42，以完成编程步骤。举例来说，假设对栅极(指栅层1 44)施加8伏特的正电压，且对一源极1 6施加4伏特的正电压，基于电场效应，将会有多个负电子会被吸引，并穿过该穿隧介电层1 4 1到达该电荷捕捉层1 42。当该电荷捕捉层1 42内所吸引到的电子到达一定的程度时，则编程步骤完毕。
抹除步骤：
参阅图1 0，在本较佳实施例中，采用带间热电洞(B and to B and HotHole,BBHH)的方式，将电洞注入该电荷捕捉层1 42，以完成抹除步骤。举例来说，假设对栅极(指栅层1 44)施加5伏特的负电压，且对该源极1 6施加5伏特的正电压，基于电场效应，将会有多个电洞会被吸引，并穿过该穿隧介电层1 4 1到达该电荷捕捉层1 42。此时被吸引至该电荷捕捉层1 42的电洞将和先前存在于该电荷捕捉层1 42的电子结合。当足够多数量的电洞被吸引进该电荷捕捉层1 42，使得存在于该电荷捕捉层1 42的电子完全被中和时，则抹除步骤完毕。
读取步骤：
参阅图11，在本较佳实施例中，相较于上述的编程步骤，若欲完成读取步骤，需对该栅极(指栅层1 44)施加4.5伏特的正电压，且对一漏极1 7施加1.2伏特的正电压。其中施加于该栅极的电压低于编程步骤中施加于该栅极的电压。
由以上说明可知，本发明的设计具有下述功效：
通过形成于该硅基板1上的所述间隔的隔离层2，使得所述漏区域1 5 1能通过该源区域1 52互相连通，且于该硅基板1上形成该源极接触窗1 2时，相较于现有的SONOS架构，缩小制程时较不易受到所述源极接触窗1 2的限制。此外该源区域1 52所需的该源极接触窗1 2的数量也少于现有的S ONOS架构所需的数量，因此也达到降低成本与制程困难度的功效，所以确实能达成本发明的目的。
Claims (9)
1. 一种非挥发性存储器制造方法；其特征在于该非挥发性存储器制造方法包含： （A）于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层分别界定一漏区域，其中每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通； （B）依序于该硅基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层； （C）通过光阻屏蔽与蚀刻的图案化制程形成堆叠而成的多个栅极结构；及（D）于该硅基板上的每一漏区域形成一漏极接触窗，且于该硅基板上的该源区域形成至少一源极接触窗。
2. 根据权利要求1所述的非挥发性存储器制造方法，其特征在于：在步骤（D）中于该源区域每间隔至少二隔离层形成该源极接触窗。
3. 根据权利要求2所述的非挥发性存储器制造方法，其特征在于：在步骤（B）中该穿隧介电层与该阻电层分别由氧化硅所组成，该电荷捕捉层由氮化硅所组成，且该栅层由多晶硅所组成。
4. 根据权利要求2所述的非挥发性存储器制造方法，其特征在于：在步骤（B）中通过热氧化的方式将该穿隧介电层附着于该硅基板上，且通过热氧化的方式将该阻电层附着于该电荷捕捉层上。
5. 根据权利要求2所述的非挥发性存储器制造方法，其特征在于：在步骤（B）中通过低压化学气相沉积法的方式将该电荷捕捉层附着于该穿隧介电层上，且通过低压化学气相沉积法将该栅层附着于该阻电层上。
6. 根据权利要求2所述的非挥发性存储器制造方法，其特征在于：在步骤（D）中通过离子植入法形成漏极掺杂区与源极掺杂区，再形成用于供漏极掺杂区与源极掺杂区和外部电性连接的所述漏极接触窗与该源极接触窗。
7. 一种非挥发性存储器构造，其特征在于该非挥发性存储器构造包含：一硅基板；多个间断式的隔离层，间隔地形成于该硅基板上，其中每一隔离层与相邻的隔离层分别界定一漏区域，且所述隔离层由多个空隙所分离，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；一穿隧介电层，附着于该硅基板上；一电荷捕捉层，附着于该穿隧介电层上；一阻电层，附着于该电荷捕捉层上；及一栅层，附着于该阻电层上；其中该穿隧介电层、该电荷捕捉层、该阻电层，及该栅层形成堆叠而成的多个栅极结构，且该硅基板上的每一漏区域形成一漏极接触窗，而该硅基板上的该源区域形成至少一源极接触窗。
8. 根据权利要求7所述的非挥发性存储器构造，其特征在于：于该源区域每间隔至少二隔离层形成该源极接触窗。
9. 根据权利要求8所述的非挥发性存储器构造，其特征在于：其中该穿隧介电层与该阻电层分别由氧化硅所组成，该电荷捕捉层由氮化硅所组成，且该栅层由多晶硅所组成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101137949A TWI478294B (zh) | 2012-10-15 | 2012-10-15 | Nonvolatile Memory Manufacturing Method and Its Construction |
| TW101137949 | 2012-10-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103730424A true CN103730424A (zh) | 2014-04-16 |
Family
ID=50454443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210422872.8A Pending CN103730424A (zh) | 2012-10-15 | 2012-10-30 | 非挥发性存储器制造方法及其构造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20140103419A1 (zh) |
| CN (1) | CN103730424A (zh) |
| TW (1) | TWI478294B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097707A (zh) * | 2014-05-19 | 2015-11-25 | 旺宏电子股份有限公司 | 记忆元件及其制造方法 |
| WO2023142220A1 (zh) * | 2022-01-27 | 2023-08-03 | 长鑫存储技术有限公司 | 半导体器件版图结构及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090086548A1 (en) * | 2007-10-02 | 2009-04-02 | Eon Silicon Solution, Inc. | Flash memory |
| KR20090070269A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 플래시 메모리 소자와 그 제조 방법 |
| US20120094450A1 (en) * | 2010-10-19 | 2012-04-19 | Eon Silicon Solution Inc. | Manufacturing method of multi-level cell nor flash memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI253749B (en) * | 2005-05-10 | 2006-04-21 | Macronix Int Co Ltd | NOR type flash and method of forming thereof |
| US8081516B2 (en) * | 2009-01-02 | 2011-12-20 | Macronix International Co., Ltd. | Method and apparatus to suppress fringing field interference of charge trapping NAND memory |
| US20110230028A1 (en) * | 2010-03-22 | 2011-09-22 | Eon Silicon Solution Inc. | Manufacturing method of straight word line nor type flash memory array |
-
2012
- 2012-10-15 TW TW101137949A patent/TWI478294B/zh active
- 2012-10-30 CN CN201210422872.8A patent/CN103730424A/zh active Pending
-
2013
- 2013-06-17 US US13/919,365 patent/US20140103419A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090086548A1 (en) * | 2007-10-02 | 2009-04-02 | Eon Silicon Solution, Inc. | Flash memory |
| KR20090070269A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 플래시 메모리 소자와 그 제조 방법 |
| US20120094450A1 (en) * | 2010-10-19 | 2012-04-19 | Eon Silicon Solution Inc. | Manufacturing method of multi-level cell nor flash memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097707A (zh) * | 2014-05-19 | 2015-11-25 | 旺宏电子股份有限公司 | 记忆元件及其制造方法 |
| CN105097707B (zh) * | 2014-05-19 | 2018-01-19 | 旺宏电子股份有限公司 | 记忆元件及其制造方法 |
| WO2023142220A1 (zh) * | 2022-01-27 | 2023-08-03 | 长鑫存储技术有限公司 | 半导体器件版图结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140103419A1 (en) | 2014-04-17 |
| TWI478294B (zh) | 2015-03-21 |
| TW201415582A (zh) | 2014-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103226973B (zh) | Nand快闪存储器单元、nand快闪存储器阵列及其操作方法 | |
| TWI362043B (en) | Flash memory with enhanced program and erase coupling and process of fabricating the same | |
| US5729035A (en) | Non-volatile semiconductor device with multi-layered capacitor insulating film | |
| US20030224564A1 (en) | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure and fabrication method of such cell | |
| US7889549B2 (en) | Nonvolatile semiconductor memory and data programming/erasing method | |
| CN102088000B (zh) | Eeprom的存储单元及其制造方法 | |
| KR100932134B1 (ko) | 싱글 폴리형 이이피롬 및 그의 제조 방법 | |
| CN101393918B (zh) | 双比特的sonos eeprom存储结构单元及其制备方法 | |
| JPH0997849A (ja) | 半導体装置 | |
| JP3630491B2 (ja) | 半導体装置 | |
| KR101334844B1 (ko) | 싱글 폴리형 이이피롬과 그 제조 방법 | |
| CN103633118B (zh) | 浮栅电可擦除型只读存储器及制造方法 | |
| US7663180B2 (en) | Semiconductor device | |
| CN1992235A (zh) | Nor型闪存单元阵列及其制造方法 | |
| US6774428B1 (en) | Flash memory structure and operating method thereof | |
| CN100423271C (zh) | 用于非易失性半导体存储器的密集阵列结构 | |
| CN102097491A (zh) | Sonos及其制造方法 | |
| CN101777562B (zh) | 浮栅非挥发半导体存储器及其制造方法 | |
| CN101369585A (zh) | Nor闪存器件及其制造方法 | |
| CN103730424A (zh) | 非挥发性存储器制造方法及其构造 | |
| US8592889B1 (en) | Memory structure | |
| JP2006222367A (ja) | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 | |
| JPH04155870A (ja) | 半導体不揮発性記憶装置 | |
| CN100573722C (zh) | 读取存储器阵列的方法 | |
| CN101714560A (zh) | Eeprom以及用于制造eeprom的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140416 |