CN100423271C - 用于非易失性半导体存储器的密集阵列结构 - Google Patents
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Abstract
本发明描述一种用于具有高面积密度的非易失性半导体存储器元件(14，16)的阵列结构(10)。通过共同使用虚接地方案和存储器元件(14，16)的2维阵列的结合来获得该高密度。连接行或列中的存储器元件(14，16)的字线在绝缘交叉点(22)彼此交叉。而且，本发明描述一种能够用于这种存储器阵列的制造工艺。
Description
技术领域
本发明涉及一种诸如浮栅存储器的非易失性半导体存储器的领域及其操作方法.更为具体地，本发明涉及这种存储器元件密集阵列结构、包括这种密集阵列结构的非易失性存储器、以及制造这种密集阵列结构的方法。
背景技术
非易失性存储器(NVM)广泛用于各种商业和军事电子器件和设备，例如，便携式电话、无线电通讯和数码相机.这些电子器件的市场仍然需求具有低压、低功耗和降低芯片尺寸的器件.
闪速存储器含有在每一交叉点具有MOSFET的列和行的栅格，该MOSFET具有一个(或多个)在控制栅(CG)和沟道区之间的浮栅(FG)，浮栅和控制栅由薄电介质层分离，当使用多晶硅用于FG和CG时，通常称之为“多晶间电介质”.随着制造技术的改进，浮栅尺寸减小到亚微米级.这些器件基本上为其中将电子(或空穴)注入到浮栅并隧穿氧化阻挡层的浮栅晶体管的特殊类型.存储在浮栅中的电荷更改器件的阈值电压。这样，存储数据.CG控制FG.闪速存储单元可以整批擦除数据，来取代一次一个字节.
由US-4763299获知一种形成在硅衬底上的EEPROM单元和结构。所描述的结构提供一种比现有技术的结构密度高的EEPROM阵列.平行于垂直位线轴排列一组位线.EEPROM单元的沟道被沿着与位线轴成±45°角的沟道轴排列.阵列的字线形成Z字形图形，字线具有水平部分和沿沟道轴对准的部分.
US-5787035和US-5982671涉及其中四个存储器单元共同拥有一个漏区或源区.存储器单元为浮栅(FG)/控制栅(CG)堆栈/叠式存储器(stack).一行CG的控制栅电互连，互连形成字线.字线物理上形成Z字形图形.由于四个存储器单元共同拥有一个源区或一个漏区，因此通过降低接触孔占据的面积来降低阵列的尺寸.
上述现有技术的单元结构的缺点是：它们使用Z字形图形，这不可避免地导致大的单元.这是由于在制造这种器件中所使用的光刻工艺：构图直线比构图Z字线容易.而且，因为由子短路的风险，Z字形图形会导致大阵列的产量损失。最后，当多晶硅栅弯屈靠近晶体管边缘时，特别在有源沟道区和栅极掩模未对准时，晶体管匹配就是次优的.
发明内容
本发明的目的是提供一种面积密度比现有技术的存储器单元高的存储器单元和相应的阵列结构，以及提供一种用于制造这种存储器单元的方法。
通过根据本发明的器件和方法来实现上述目的.
本发明提供按照行和列逻辑布置的半导体存储器阵列。根据本发明，行上的半导体存储器通过沿行方向的第一字线连接而列上的半导体存储器通过沿列方向的第二字线连接，第一和第二字线彼此交叉，其中每一个存储器连接在两个相邻的位线之间，所述位线是金属位线并沿相对于所述行方向和列方向的对角方向延伸。第一和第二字线的交叉为绝缘交叉。由于交叉字线，存储器单元的面积密度比现有技术的存储器单元高。如果使用相同的设计规则，单元尺寸小于现有技术单元的尺寸。
可以按照虚(virtual)接地方案连接半导体存储器，这允许制作非常小的单元.
半导体存储器可以为具有相同或不同晶体管长度的晶体管.
阵列中的半导体存储器可以为其中电荷存储在浮栅中的叠栅浮栅存储器或其中电荷存储在电荷俘获介质或层中的电荷俘获器件.电荷俘获器件可以为存储一位的类型或存储两位的类型.
本发明还提供一种包括上述半导体存储器的阵列的非易失性存储器.
本发明还提供一种用于在具有表面的半导体衬底中或上制造按照行和列逻辑布置的半导体存储器的阵列。该方法包括以下步骤：沿行方向提供第一字线和沿列方向提供第二字线；提供相邻的金属位线，所述金属位线沿相对于所述行方向和所述列方向的对角方向延伸；以及按照虚接地方案连接所述半导体存储器。第一和第二字线彼此交叉。提供第一字线的步骤和提供第二字线的步骤可以包括沉积导电层。
该方法还可以包括在第一字线与第二字线之间提供绝缘的步骤.该步骤可以包括在远离衬底表面的方向上提供绝缘体.还可以包括提供横向绝缘体.
该方法还可以包括制造半导体存储器的步骤.制造半导体存储器的步骤可以包括提供具有相同或不同长度的晶体管长度的晶体管.
制造半导体存储器的步骤可以包括制造叠栅浮栅晶体管的步骤.选择地，可以包括制造电荷俘获器件的步骤.
从下面的详细说明并结合附图，本发明的这些和其它特征以及优点将显而易见，附图通过示例性的方式说明本发明的原理，仅为了举例而给出该说明，并非限制本发明的范围.下面引用的参考图是指附图。
附图说明
图1是根据本发明第一实施例的存储器阵列的一部分的顶视图，示出有源区、绝缘区、在行方向和列方向上的重叠字线以及对角位线.
图2是图1的阵列的一个单位单元的第一实施例的更多细节的放大视图，但是为了清晰删除了位线，该实施例中的存储单元为叠式FG晶体管元件。
图3是图2的单位单元的第一实施例沿图2的线AA’、BB’、CC’和DD’的四个横截面图.
图4示出在场氧化限定、隧穿氧化层的生长和覆层FG多晶硅层沉积之后的未完成单位单元的四个横截面.
图5示出如图2中的单位单元，并示出用于在FG多晶硅层中蚀刻正方形的掩模.
图6示出在利用图5的掩模在FG多晶硅中蚀刻正方形之后且在除去FG多晶硅层的地方上形成IPD层之后的未完成单位单元的四个横截面.
图7示出在沉积和构图顶部具有盖帽层的第一控制栅多晶硅层因而形成第一字线之后的未完成单位单元的四个横截面.
图8示出在第一字线侧面形成绝缘隔离物或层之后的未完成单位单元的四个横截面.
图9示出在沉积和构图顶部具有盖帽层的第二CG多晶硅层因而形成与第一字线交叉但不互相电接触的第二字线之后的未完成单位单元的四个横截面.
图10示出在蚀刻IPD层和FG多晶硅层之后的未完成单位单元的四个横截面图.
图11示出在自对准源极和漏极注入并制作接触之后的单位单元的第二实施例的四个横截面.除第二多晶硅CG顶部上的盖帽层之外，图11与图3相同.
图12示出其中所有晶体管的晶体管长度相同的单位单元的第三实施例的四个横截面.
图13a是示出图1中所示的存储器阵列的一部分的等效电路的符号电路图.图13b示出用于根据图13a的电路图的存储器阵列的读、写和擦除条件。
图14是示出图1的阵列的一个单位单元的第二实施例的更多细节的放大视图，但去掉了位线，该存储元件为电荷俘获器件.
图15是图14的单位单元的实施例沿图14中的线AA’、BB’、CC’和DD’的四个横截面图.
图16示出如图14和图15中所使用的电荷俘获器件的写和读.
在不同的附图中，相同的参考数字表示相同或相似的元件.
具体实施方式
关于特定的实施例并参考特定的附图描述本发明，但本发明并不限于此而仅由权利要求书限定.所述的附图仅为示意性的而非限制性的.作出下述参考以处理共同使用的硅半导体，但是本发明并不限于此，且还包括在其范围内的其它半导体系统，诸如基于锗、硅/锗、砷化镓等的那些.本领域技术人员会意识到虽然以在硅处理中常规使用的材料作为参考，但在其它半导体系统中等效材料对于本领域技术人员是公知的.
贯穿该说明书，术语“水平”、“垂直”、“对角”仅用于提供坐标系统并简化解释.它们不必、但可以指器件的实际物理方向.而且，术语“列”和“行”用于描述连接在一起的阵列元件组。该连接可以是行和列的笛卡尔(Cartesian)阵列，然而本发明并不限于此.本领域技术人员会理解，列和行可以容易地相互交换，且在该公开物中旨在这些术语可互换.同样，可以构造非笛卡尔阵列，且该阵列包含在本发明的范围内.因此，应该广义解释术语“行”和“列”.为了便于该广义解释，权利要求书指的是逻辑布置的行和列.这意味着存储器元件组以拓扑线性交叉的方式连接在一起，然而，物理或拓扑布置不一定需要这样.例如，行可以为圆形而列为这些圆形的半径，且在本发明中将圆形和半径描述为“逻辑布置的”行和列.同样，各种线的专用命名，例如，位线和字线意为用于方便解释和指示特殊功能的一般命名，且这种词语的具体选择并不旨在以任何方式限制本发明.应该理解所有这些术语仅用于方便更好地理解所要描述的具体结构，而非旨在限制本发明.
图1中示出根据本发明的半导体存储器的阵列10的第一实施例的示意性结构.它包括具有有源区12的衬底和按照阵列10中的行和列布置的晶体管14、16。行方向晶体管14和列方向晶体管16设置在有源区12中。“行方向晶体管”14意味着从源区到漏区的方向位于阵列的行方向上。“列方向晶体管”意味着从源区到漏区的方向位于阵列的列方向上。在图1的实例中，例如，行方向和列方向晶体管14、16为叠栅浮栅晶体管。一些晶体管的栅极，且优选地，列方向晶体管16的每一行中的所有晶体管16通过第一字线18连接，而一些晶体管的栅极，且优选地，行方向晶体管14的每一列中的所有晶体管14通过第二字线20连接。第一和第二字线18、20在交叉点22彼此交叉。它们彼此独立并绝缘。为了简化，在图1中没有表示出字线18、20下面的浮栅。
在图2中示意性地示出阵列10的单位单元24(包括FG)。为了简化，在图2中没有画出(对角)位线23。在图3中示意性描绘出图2中用虚线表示的交叉部分。
AA’横截面示出沿着第一字线18的两个列方向晶体管16的垂直交叉部分，每一列方向晶体管16包括通过通常被称之为栅间电介质或多晶间电介质(IPD)的电介质30彼此绝缘的浮栅26和控制栅28。浮栅26和控制栅28可以由合适的材料制成，像半导体材料或金属，例如，其中栅极由多晶硅形成的情况下的硅，且，例如，电介质30可以为诸如氧化物-氮化物-氧化物(ONO)层的多晶间电介质(IPD)。遂穿氧化物(TOX)32存在于列方向晶体管16的浮栅26与有源沟道区12之间。随后的列方向晶体管16的沟道12借助于通常称之为场氧化物(FOX)的绝缘场34在第一字线18的方向上彼此绝缘。以不同的方式实现这种场区域，例如硅的局部氧化(LOCOS)或浅沟槽绝缘(STI)。一行上的列方向晶体管16的控制栅28借助于第一字线18彼此连接。在第一字线18的顶部上，设置盖帽层35，例如氧化物。AA’横截面还示出，在两个列方向晶体管的垂直横截面之间的其中第一字线18与第二字线20彼此交叉的交叉点22的垂直横截面。由于第一字线18顶部上的盖帽层35，字线18和20彼此绝缘。
BB’横截面示出行方向晶体管14的垂直横截面和两个接触36。行方向晶体管14包括浮栅26、控制栅38和浮栅26与控制栅38之间的栅间电介质30。浮栅26和控制栅38由多晶硅构成，且所谓的栅间电介质30例如可以为ONO叠层。遂穿氧化物32存在于行方向晶体管14的浮栅26与有源沟道区12之间。在接触36的下面，源区40和漏区42存在于有源沟道区12中。
CC’横截面示出沿第二字线20的两个行方向晶体管14的垂直横截面。每个行方向晶体管包括彼此通过栅间电介质30绝缘的浮栅26和控制栅38。浮栅26和控制栅38由多晶硅制成，而栅间电介质30例如可以为ONO叠层。遂穿氧化物32存在于行方向晶体管14的浮栅26与有源沟道区12之间。随后的行方向晶体管14的沟道区12在第二字线20的方向上借助于诸如硅的局部场氧化(LOCOS)或浅沟槽绝缘(STI)的绝缘场34彼此绝缘。一列上的行方向晶体管14的控制栅38借助于第二字线20彼此连接。CC’横截面还示出在两个行方向晶体管14的垂直横截面之间的其中第一字线18和第二字线20彼此交叉的交叉点22的垂直横截面。由于第一字线18的顶部上的盖帽层35，并由于第二字线20侧面的绝缘体44，字线18、20彼此绝缘。
DD’横截面示出列方向晶体管16的垂直横截面和两个接触36。列方向晶体管16包括浮栅26、控制栅28和浮栅26与控制栅28之间的栅间电介质30。浮栅26和控制栅28由多晶硅制成，而栅间电介质30例如为ONO叠层。遂穿氧化物32存在于列方向晶体管16的浮栅26与有源沟道区12之间。在接触36下面，源区40和漏区42存在于有源沟道区12中。盖帽层35存在于控制栅28的顶部上，而绝缘体44存在于相对于衬底表面直立的控制栅28的侧面。
值得注意的是图3的横截面仅为示意的，精确的横截面取决于实际使用的工艺流程。
已经作出根据本发明的存储器阵列与现有技术具有用于0.18μmCMOS嵌入闪速工艺的字线的Z字形图形的阵列比较。现有技术的器件具有1.12μm(A＝1.12μm2/2位＝0.63μm2/位)的接触至接触中心距。根据本发明的单位单元具有0.88μm的接触至接触中心距，这产生0.39μm2/位的单元尺寸。上述值取决于所使用的设计规则。如果(利用相同的0.18μmCMOS工艺)按照虚接地方案制作标准1-晶体管闪速单元，可以获得0.46μm2的单元尺寸。
参考图4至图11，下文逐步地根据本发明的阵列10的制造工艺的第一个实例。这些附图中示出的横截面相应于由图2中的虚线表示的位置处的横截面。
图4示出工艺开始处的情形。从衬底开始。在本发明的实施例中，术语“衬底”可以包括任意潜在的材料或可以使用或在其上可以形成器件、电路或外延层的材料。在其它选择的实施例中，这种“衬底”可以包括诸如掺杂硅、砷化镓(GaAs)、砷磷化镓(GaAsP)、锗(Ge)或硅锗(SiGe)衬底的半导体衬底。除半导体衬底部分外，该“衬底”可以包括诸如SiO2或Si3N4层的绝缘层。因此，术语“衬底”还包括玻璃上硅、蓝宝石衬底上硅。因此术语“衬底”通常用于限定用于在一的层或感兴趣的部分下的层的元件。同样，“衬底”可以是在其上形成例如玻璃或金属层的任意其它基体。有源区12可以为衬底中的阱。下面，参考硅工艺可以主要描述工艺，但是本领域技术人员会意识到可以基于半导体材料系统来实施本发明且本领域技术人员可以选择适合的材料作为下述电介质和导电材料的等效物。
在衬底中，(通过常规方法)设置绝缘区34，诸如热生长LOCOS区或STI区，以便于将随后的存储器单元彼此隔离。在两个STI或LOCOS隔离区34之间，剩余的衬底会形成有源区12。
与LOCOS区相比优选STI区，因为可以以比LOCOS区的尺寸更小的尺寸形成它们。这允许减小单元尺寸，以至于增加单元密度。因此，在下面的说明中，仅进一步考虑STI区，但应该理解本发明包括使用LOCOS区执行的下述工艺步骤。
在具有绝缘区34的衬底的顶部上，例如通过在大约600至1000℃之间的温度下在氧蒸汽氛围中热生长至大约6至15nm之间的厚度或通过沉积来形成诸如包括二氧化硅的氧化物层的隧穿电介质层32。在生长隧穿电介质层32的情况中，其仅存在于半导体衬底材料的顶部上，而不存在于绝缘区34的顶部上，如图4中所示。在沉积隧穿电介质层32的情况(在附图中未表示)中，其存在于半导体衬底材料的顶部上和绝缘区34的顶部上。
在隧穿电介质层32和绝缘区34的顶部上沉积FG多晶硅层26，其稍后形成存储器元件的FG。优选通过CVD工序进行FG多晶硅层26的沉积至大约50至300nm之间的厚度。在沉积期间，还通过将砷或磷添加到硅烷气氛或通过利用例如施加到本征多晶硅层的砷或磷离子的离子注入工序，在原处完成FG多晶硅层26的掺杂。
为了将行和列方向上的相邻浮栅分离，在图5中示出的位置46处在FG多晶硅层26中蚀刻区域(如果存在隧穿电介质层32则停止在隧穿电介质层32上，否则停止在绝缘区34上)。这些区域可以为正方形，但它们还可以为其它形状，诸如八边形、一般的多边形或圆形、卵形或椭圆形。在那些相同的位置处，如果存在隧穿电介质层32，也可以通过相对于绝缘区34选择蚀刻隧穿电介质层32来除去隧穿电介质层32。图6示出在该蚀刻步骤之后且随后形成栅间或多晶间(IPD)电介质层30之后的横截面。该栅间电介质层30包括诸如氧化硅的电介质材料，且可以通过诸如LPCVD或PECVD的任意适合的方法来沉积至大约10至30nm的厚度。栅间电介质层30优选还包括其它绝缘材料，例如氧化物-氮化物-氧化物(ONO)叠层，且可以通过常规技术形成或生长。ONO叠层优选包括二氧化硅、氮化硅和二氧化硅的连续层。
在栅间电介质层30沉积之后，沉积并构图用于列方向晶体管16的控制栅28的多晶硅。这意味着第一CG多晶硅层沉积在整个栅间电介质层30上。例如，可以通过LPCVD工序进行第一CG多晶硅层28的沉积至大约50至300nm的厚度。在沉积期间，还通过将诸如砷或磷的适合掺杂杂质添加到硅烷气氛或通过利用例如施加到本征多晶硅层的砷或磷离子的掺杂剂的离子掺杂工序，在原处完成第一CG多晶硅层28的掺杂。在沉积之后，蚀刻第一CG多晶硅层28以形成第一字线18。优选地，在构图第一CG多晶硅层28之前，在第一CG多晶硅层28上沉积生长或沉积诸如氧化层的绝缘盖帽层35。其后，构图绝缘盖帽层35和第一CG多晶硅层28以便于形成第一字线18。多晶硅蚀刻应该停止在栅间电介质层30的顶层上。形成第一字线18的CG多晶硅层28由盖帽层35终止，盖帽层35用作在远离衬底表面方向上的交叉控制栅之间的绝缘体，且还用作稍后工艺中的硬蚀刻掩模。第一字线18与浮栅26重叠的地方形成列方向晶体管16的控制栅28。在图7中示意性描绘出这些步骤之后的阵列10的单位单元24的横截面。
通过字线18的热侧壁氧化，由沿着第一字线18的绝缘体44制造两个控制栅组之间的横向绝缘体。这在图8中示出。该热氧化不影响FG26的侧壁，因为它们被栅间电介质层30保护。
选择地，可以通过在整个结构上沉积诸如氮化物层的绝缘层并且各向异性蚀刻该绝缘层来制造绝缘体44。如果绝缘体44由与栅间电介质层30的顶层和盖帽层35不同的材料(例如实例中的氮化物)制成，可以使用不会侵害这两层30和35的隔离物蚀刻。否则，需要附加沉积电介质材料来补偿损耗的电介质。当采用该方法时，隔离物(在图8中未示出)会相对于FG26的侧壁存在。这不会妨碍单元工作，但使行和列晶体管的耦合系数不同，因为在FG侧壁处CG与FG之间的电容耦合因为晶体管的这两种种类而不同。在工艺的该阶段，可以沉积和构图第二CG多晶硅层38。这意味着，在整个如图8中所示的结构上沉积第二CG多晶硅层38。可以通过LPCVD工序来进行第二CG多晶硅层38的沉积至大约50至400nm的厚度。在沉积期间，还通过将诸如砷或磷的适合掺杂杂质添加到硅烷气氛或通过利用例如施加到本征多晶硅或非晶层的砷或磷的掺杂剂的离子注入工序，在原处完成第二CG多晶硅层38的掺杂。在沉积之后，借助于蚀刻构图第二CG多晶硅层38以形成第二字线20。虽然非绝对需要，但是第二CG多晶硅层38可以具有与第一CG多晶硅层28相同的盖帽层48。第二CG多晶硅层38的多晶硅蚀刻应该停止在栅间电介质层30上、第一字线18的盖帽层35上和CG绝缘体44上。第二字线20与浮栅26重叠的地方形成行方向晶体管14的控制栅38。该结果在图9中示出。
在剥离用于构图第二CG多晶硅层38和相关盖帽层48的光刻胶之后，可以利用字线18、20上的盖帽层35、48和在字线18旁边的横向绝缘体44(隔离物或热氧化物)作为硬掩模，蚀刻栅间电介质层30和FG多晶硅层26。还可以在该阶段蚀刻隧穿电介质层32，或在稍后阶段蚀刻。值得注意的是如果第二字线20不具有适合的盖帽层48，则在蚀刻栅间电介质层30和FG多晶硅层26(可能和隧穿电介质层32)之前不应该除去光刻胶。在图10中示出在FG/IPD蚀刻之后的结果。值得注意的是行方向和列方向晶体管的耦合系数不同，因为沿列方向晶体管16的控制栅极28的绝缘体44改变FG26的尺寸。
最后，借助于本领域技术人员一般公知的方法完成后端工艺，诸如相对于栅极叠层14、16生长隔离物，以实现(1)高掺杂漏区(HDD)和(2)硅化物CG；形成自对准源/漏注入40、42(由此CG/FG叠层用作保护沟道区域不受源/漏注入影响的掩模)；可能除去隧穿电介质层32(如果之前没有完成)；和形成接触36。在硅化的情况下，应该除去字线18、20的盖帽层35、48。在字线18、20之间的交叉点22处的第一CG层28/18(下面的那个)不会被硅化。在图11中示出结果。
在图11中可以看出，行方向和列方向晶体管14、16不具有相同的长度，因为在列方向晶体管16的控制栅28/18旁边的绝缘体44在形成FG26时在FG层蚀刻期间构成硬掩模.这通过在限定FG26之前(即在图9和图10描述的阶段之间)除去绝缘体44来防止.这产生如图12中所示的优选实施例.行方向晶体管14和列方向晶体管16现在具有相同的晶体管长度。因为如果绝缘体由与栅间电介质层30的顶层和盖帽层35不同的材料(例如实例中给出的氮化物)制成，则利用无掩模蚀刻来进行绝缘体44的去除，所以该实施例的添加工艺的复杂性小.在该阶段的隔离物的去除不会妨碍稍后工艺中的硅化，因为通常使用的HDD补偿隔离物防止搭桥.
在图13a中，示出根据本发明的存储器结构的等效电路图.不改变器件的电功能，取代正交，平行地绘出行方向和列方向字线18、20.结果，晶体管在图13a的示意阵列中的实际位置并不相应于其物理位置.图13a示出按照虚接地方案的存储单元的互连.在虚接地方案中，每一个存储器连接在两个相邻的位线之间，取代例如常规NOR方案中的位线(存储器单元的漏极)与列接地线(源极)之间.通常虚接地方案用于利用掺杂扩散位线取代具有接触的金属位线来制造非常小的单元.
例如，通过沟导热电子注入(CHEL)编程单元并通过福勒-诺顿(FN)隧穿沟道来擦除.在图13b中还示出用于此工作方式的适当电压条件，作为读条件.
例如施加下述条件(这些仅为实例，也可能为其它结合)：
通过CHEI编程：
被选择的字线：在6V与12V之间的Vw1，写
未选择的字线：0V
直到选择位线的位线：0V
被选择的位线：3V与8V之间的Vb1，写
来自被选择的位线的位线：在3V与8V之间
(即，与被选择的位线相同的电压)
由FN擦除：
所有的字线：在-8V与-20V之间的Vw1，擦除
所有位线：0V
读
被选择的字线：0.5V与2V之间的Vw1，读
未被选择的字线：0V
直到被选择位线的位线：0V
被选择的位线：0.25V与3V之间的Vb1，读
来自被选择位线的位线：在0.25V与3V之间
(即，与被选择位线相同的电压)
如果存储器单元被选择用于通过CHEI编程，则将近似8伏特的电压施加到晶体管存储器元件的控制栅，漏极必须加大约5伏特的偏压，同时源极保持在低电压(例如0伏特)。这些条件在晶体管存储器元件的漏极侧产生高能量电子(“热”电子)。将这些热电子朝向浮栅吸引且这些热电子会有助于增加晶体管存储器元件的阈值电压。
为了擦除存储器单元，将近似-14V的电压施加到晶体管存储器元件的控制栅。源极和漏极保持低电压(例如0伏特)。通过福勒-诺顿隧穿将电子从浮栅经由遂穿电介质吸引到衬底界面。在擦除步骤之后，将会降低晶体管存储器元件的阈值电压。在所述的方法中，存储器单元一次性全部擦除。如果需要，还可以一个字线一个字线地擦除。在那一情况下，将近似-14伏特的电压施加到被选择的字线，同时其它字线保持0伏特。
为了读存储器单元，将大于被擦除存储器单元中的晶体管存储器元件的最高容许阈值电压、但低于在被编程存储器单元中的晶体管存储器元件的最低容许阈值电压的预定电压，施加到晶体管存储器元件的控制栅。该电压可以选择为大约2伏特。存储器单元的源极保持低电压(例如0伏特)，同时将小电压(大约0.5伏特)施加到存储器元件的漏极。如果存储器元件传导电流则需要后者来允许检验。如果存储器单元导电，则其已经被擦除且未被编程(因此存储器单元在第一逻辑状态，例如一“1”)。相反地，如果存储器单元不导电，则其已经被编程(因此存储器元件在第二逻辑状态，例如零“0”)。因此，读取每一个存储器单元以便于确定其是否已经被编程(且因此识别存储器单元的逻辑状态)。
根据本发明的第二实施例，可以使用电荷俘获器件或销连接(pinning)器件代替浮栅器件。在这种类型的器件中，将信息作为电荷存储在电荷俘获层(例如ONO叠层)，来取代浮栅。在使用ONO叠层的情况下，ONO叠层中的氮化物层用作电荷俘获层。取代夹在诸如氧化层的两个非俘获绝缘体之间的氮化物层，还可以使用由氧化物包封的小Si点(所谓的毫微结晶体)。
除较简单的工艺(没有FG多晶硅，隔离物可以用于绝缘体44，对于列和行晶体管，没有产生不同特性的缺点，没有IPD，较少的地形(topography))之外，该方法的另一优点是能够在一个单元存储两位，因为可以取决于在编程期间源极/漏极电流的极性而在源极或在漏极注入电荷。编程、擦除和读条件与FG器件的那些相似，除了如果使用“一个单元中的两位”操作，则必须在两个方向强加(写)或读取(读)电流。在使用“一个单元中的两位”的情况下，减半等同的单元尺寸，即，对于上面给出的0.18μm CMOS工艺的实例，可以获得大约0.2μm的等同单元尺寸。
图14和15分别示出单位单元和由图14中的虚线表示的一些横截面。在图14中，为了简化，没有示出对角位线。
AA’横截面示出第一字线18的垂直横截面。借助于电介质层或具有电荷俘获特性的层32的叠层来将第一字线18与衬底分离。在其中字线18与有源区(通过电荷俘获电介质层或电介质层32的叠层与它们分离)交叉的位置处，它们形成CG28。在特定位置处(交叉点22)，第二字线20与第一字线18交叉。两字线借助于盖帽层35和侧壁绝缘体44(热氧化物或隔离物)彼此绝缘。
BB’横截面示出行方向电荷俘获器件50和两个接触36的垂直横截面。电荷俘获器件50包括电介质层或具有电荷俘获特性的层32的叠层和控制栅38。设置接触36。在接触36的下面，源极区40和漏极区42存在于有源沟道区12中。盖帽曾48存在于控制栅38的顶部上。
CC’横截面示出第二字线20的垂直横截面。在其中字线20与有源区(通过电荷俘获电介质层或层32的叠层与它们分离)交叉的位置处，它们形成CG38。在交叉点22，第二字线20与第一字线18重叠。第一和第二字线18、20借助与第一字线18顶部上的盖帽层35和第一字线18侧边的横向绝缘体44彼此隔离。
DD’横截面示出列方向电荷俘获器件52和两个接触36的垂直横截面。列方向电荷俘获器件52包括控制栅28和电介质层或在控制栅28与有源沟道区12之间的电介质层32的结合。设置接触36。在接触36下面，源极区40和漏极区42存在于有源沟道区12中。盖帽层35存在于控制栅28的顶部上，且绝缘体44存在于相对于衬底表面直立的控制栅28的侧边。
值得注意的是，图15的横截面仅为示意性的，且精确的横截面取决于所使用的实际工艺流程。
如图16中示意性示出，在电荷俘获层中的电荷注入位置取决于在CHEI编程期间的源极-漏极电流的方向，这使得能够在一个单元存储两位(一位在源极而一位在漏极侧)，因此加倍了存储器密度。在读期间，当使晶体管开始饱和时可以区别两种情形：在夹断(pinch-off)区上的电荷不会影响源极-漏极电流，而反型层(inversion layer)上的电荷将减小源极-漏极电流，如图16中的下部中描绘的。在WO99/07000中描述了其中可以存储两位的这种单元的编程、读出和擦除。
由于使用虚接地方案(这意味着没有公共源极线)并使用两个方向(行方向和列方向)上的晶体管，阵列10的密度可以相当高于1-晶体管NVM单元的常规阵列的密度。
在附图中，为了示例的目的，已经放大了不同层的尺寸。而且，未按照比例描绘附图，且不同层相对于彼此的尺寸并不维持正确。
应该理解，图1中描绘的阵列的截面取决于阵列的期望尺寸而在各方向上无限延伸。
虽然已经示出并参考优选实施例描述了本发明，但是本领域技术人员会理解在不脱离本发明的范围和精神下可以在形势和细节上作出各种改变和修改。
Claims (15)
1. 一种按照行和列逻辑布置的半导体存储器阵列，其中行上的半导体存储器通过沿行方向的第一字线连接而列上的半导体存储器通过沿列方向的第二字线连接，第一和第二字线彼此交叉，并且所述半导体存储器按照虚接地方案连接，其中每一个存储器连接在两个相邻的位线之间，所述位线是金属位线并沿相对于所述行方向和列方向的对角方向延伸。
2. 权利要求1的阵列，其中第一和第二字线为绝缘交叉。
3. 权利要求1的阵列，其中半导体存储器为具有相同晶体管长度的晶体管。
4. 权利要求1的阵列，其中半导体存储器为叠栅浮栅存储器。
5. 权利要求1的阵列，其中半导体存储器为电荷俘获器件。
6. 权利要求5的阵列，其中至少一个半导体存储器适用于存储两位。
7. 一种包括根据权利要求1的半导体存储器阵列的非易失性存储器。
8. 一种在具有表面的半导体衬底中或上制造按照行和列逻辑布置的半导体存储器阵列的方法，包括以下步骤：
沿行方向提供第一字线和沿列方向提供第二字线；
提供相邻的金属位线，所述金属位线沿相对于所述行方向和所述列方向的对角方向延伸；以及
按照虚接地方案连接所述半导体存储器。
9. 根据权利要求8的方法，还包括在第一字线和第二字线之间提供绝缘的步骤。
10. 根据权利要求9的方法，其中提供绝缘的步骤包括在远离衬底表面的方向上提供绝缘体。
11. 根据权利要求9的方法，其中提供绝缘的步骤包括提供横向绝缘体。
12. 根据权利要求8的方法，还包括制造半导体存储器的步骤。
13. 根据权利要求12的方法，其中制造半导体存储器的步骤包括提供具有相同晶体管长度的晶体管。
14. 根据权利要求12的方法，其中制造半导体存储器的步骤包括用于制造叠栅浮栅晶体管的步骤。
15. 根据权利要求12的方法，其中制造半导体存储器元件的步骤包括制造电荷俘获器件的步骤。
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