CN1316625C - 非易失性存储器及其制造方法 - Google Patents

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CN1316625C CNB028272706A CN02827270A CN1316625C CN 1316625 C CN1316625 C CN 1316625C CN B028272706 A CNB028272706 A CN B028272706A CN 02827270 A CN02827270 A CN 02827270A CN 1316625 C CN1316625 C CN 1316625C
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Abstract

公开了非易失性存储器及其制造方法。一种半导体器件包括非易失性存储器，例如存储单元(311-316，331-336)的电可擦除可编程只读存储器(EEPROM)阵列(30)。非易失性存储器排列成行和列单元(311-316，331-336)的阵列(30)。阵列的每个列(311-316，...331-336)位于被列中单元所共用但与其他列的其他阱相隔离的隔离阱(301-303)内。阵列通过施加电势到各个列来编程，具有对各个列隔离的结果。在一种实施方案中，存储单元是无浮动栅器件，并使用不导电电荷存储层来存储电荷。在其他实施方案中，存储单元以纳米晶体来存储电荷。

Description

非易失性存储器及其制造方法
相关申请
本申请涉及2002年8月20日授权的名称为“Non-Volatile Memory，Method of Manufacture and Method of Programming(非易失性存储器，制造方法及编程方法)”的美国专利6,438,030，并转让给其当前受让人。
技术领域
本发明一般地涉及半导体器件，更特别地涉及非易失性存储器以及隔离沟道编程和阵列操作。
背景技术
常规存储阵列，例如电可擦除可编程只读存储器(EEPROM)阵列，包括许多独立存储单元。存储单元可以为了期望逻辑或存储状态而被编程。对阵列进行编程时，每个单元必须具有高或低电压(即开或关)状态。所希望的高电压状态受功耗因素以及物理和材料约束所限制。所希望的低电压状态同样受限制，因为它必须与高电压状态区别，并且它必须不会导致紧存储阵列单元分布中邻近单元之间的交叉漏电。访问低状态所需的电压越高，存储单元所消耗的功率越大。
常规地，存储单元分布于阵列中。这种阵列的简化例子在图1中显示。图1的实例阵列仅包括九个独立存储单元，然而典型的存储阵列包括多得多的单元。因此，图1实例阵列中的少量单元应当被理解为只是为了这里的说明和讨论目的的示范。实际上，这里所描述的相同原理可适用于包括大得多的存储单元阵列的各种规模的存储阵列。
图1的阵列包括独立的存储单元，例如存储单元101-109。阵列的每个单元，例如单元101，在其栅极处与字线连接，例如字线(W1)121在单元101的栅极处连接单元101。其他单元例如102和103也连接字线121。为了参考目的，在图1中单元101，102，103以公其“行”分布于阵列中。公共字线，例如字线(W1)121，(W2)122，以及(W3)123分别连接公共行中的单元，例如单元101，102，103和104，105，106，以及107，108，109。
行的每个单元的漏极连接单独位线，例如单元101的漏极连接位线(B1)131。同一位线131与阵列的其他单元例如104和107连接。为了参考目的，单元101，104，107分布于阵列的公共“列”中。公共位线，例如位线131，132和133，分别连接公共列中的单元101，104，107和102，105，108，以及103，106，109。
单元101的源极连接源线125。该源线125也连接整个阵列的所有其他单元101-109的源极。因此，在图1中可以知道，平行字线121-123的各个分别连接分布于阵列的公共行中的单元101-103，104-106，或107-109的每个的栅极，而平行位线131-133的各个分别连接分布于阵列的公共列中的单元101，104，107或102，105，108或103，106，109的每个的漏极。阵列的全部单元101-109都位于公共阱例如图1的p阱100中。在这种布局中，源线125和p阱100的每个被阵列的单元101-109的每个所共用。
在对单元101-109的上述阵列编程时，正电压施加到选定存储单元字线以及选定存储单元位线上。选定存储单元随后通过热载流子注入(HCI)而被编程，从而改变选定存储单元的阈值电压(即改变存储于它们的浮动栅中的电荷量)。阈值电压的改变在编程事件过程中被周期性地读出，以检测对于阵列中所有选定存储单元，目标阈值电压是否已到达。
在擦除单元101-109的上述阵列时，整个阵列通过施加负电压到各个位线而正电压到源线125或公共p阱100来擦除。这样，阵列中所有存储单元的浮动栅将同时相应地充电为低阈值电压状态。
参照图2，绘图说明在高阈值电压状态和低阈值电压状态下，即对应于“关”或“开”状态，由阵列的存储单元101-109表示的位之间的阈值电压。值得注意的是，高电压状态和低电压状态的每个实际上是分别在特定目标高电压和目标低电压附近的电压电平范围。图2中显示的电压范围说明对所有单元共用公共阱例如p阱100的常规阵列进行编程时所表现出的分布类型。在图2的分布中，高阈值电压集中在例如5～6伏特的相对窄的分布上。但是，对于低阈值电压状态，阈值电压分布将宽得多，例如0.5伏特～2.5伏特。低阈值电压状态下该较宽的阈值电压分布产生，主要因为作为所有位单元位于其中的公共阱的结果所有存储单元被同时擦除。加工偏差、材料缺陷，以及材料性质退化都是低阈值状态下同高阈值状态相比该较宽Vt分布的主要原因。较宽的Vt分布导致在读出操作过程中需要高字线电压，以保证低Vt状态位单元的读出访问的成功。
出现的问题包括，由于需要较高字线电压以保证低阈值状态的读出访问的完成，实际功率被消耗。此外，为了达到较高字线电压，可能需要低电压电源的提升，以便达到期望字线电压。为了达到期望字线电压，即使低电压电源被提升，如果仅使用低功率因为缓慢的升压典型地可能需要大量时间。控制低阈值电压电平下单元阵列之间的电压范围分布，以便减小读出访问所需的字线电压将是优点。但是，控制低电压范围分布可能导致当阵列的所有单元位于公共p阱中时邻近单元之间交叉漏电的问题。
本发明是本领域和技术上的重大改进和优势，因为它提供将低阈值电压分布限制于较窄范围，并进一步允许通过使用较低字线电压的较快访问。
附图说明
本发明作为例子来说明，并不局限于附随附图，在附图中相似参考指示相似元素，并且其中：
图1包括配置于公共p阱中的常规存储单元阵列的说明；
图2包括低电压阈值电平和高电压阈值电平下阵列的存储单元的栅电极的电压分布说明；
图3包括根据本发明实施方案的阵列的独立位线和存储单元的隔离p阱说明；
图4包括半导体器件的横截面视图的说明，其沿着图3阵列的隔离p阱的长度；
图5包括半导体器件的横截面视图的说明，其横切图3的各个相邻隔离p阱的相邻单元；
图6包括具有图5取向的半导体器件加工件的横截面说明，其显示相邻隔离p阱的沟道形成；
图7包括图6器件的p阱和深n阱隔离植入的说明；
图8包括图7器件的深n阱隔离以及n阱中的p阱扩散，然后是栅氧化物形成和多沉积以及制作图案的说明；
图9包括图8器件在刻蚀后的剩余poly 1，然后是氧化物-氮化物-氧化物(ONO)层和poly 2沉积的说明；
图10A-E包括关于在擦除阵列和对阵列进行编程时阵列的隔离p阱的示例电压步进，以及在各个步进电压下存储单元的典型栅电压分布的说明；
图11包括具有隔离p阱布局并包括无接触源的半导体器件的可选实施方案的横截面说明；
图12-13包括显示根据可选实施方案制造不同类型存储单元的方法的横截面说明；以及
图14包括根据本发明另一种实施方案的存储单元的横截面说明。
本领域技术人员应当认识到，图中的元素为了简单和清楚而说明，并不一定按比例画出。例如，图中一些元素的尺寸可能相对于其他元素而放大，以帮助提高本发明实施方案的理解。
具体实施方式
根据一种实施方案，非易失性存储器(NVM)阵列，例如电可擦除可编程只读存储器(EEPROM)阵列，包括在隔离p阱区中形成以减小阵列中选定存储单元的编程阈值电压分布宽度的存储单元列。EEPROM阵列可以具有无浮动栅的存储单元，例如SONOS(半导体-氧化物-氮化物-氧化物-半导体)，SNOS(半导体-氮化物-氧化物-半导体)，MONOS(金属-氧化物-氮化物-氧化物-半导体)，以及MNOS(金属-氮化物-氧化物-半导体)，或者使用浮动栅的存储单元。另外，EEPROM阵列可以包括使用分立存储元件或纳米晶体来存储电荷的NVM器件，或任何其他NVM器件。
在另一种实施方案中，共用公共位线的多个存储单元在阱区例如p阱区中形成。在一种实施方案中，每个隔离p阱形成阵列中存储单元的列。p阱使用浅沟道隔离(STI)结构来彼此电隔离。在隔离p阱区中形成的存储单元共用公共位线和公共源线。将存储阵列隔离于隔离p阱中，通过允许阵列中的存储单元被编程到更紧的阈值电压分布中，提供改进的编程控制。
参照图3，存储单元阵列30包括存储单元311-316，321-326以及331-336。存储单元阵列30打算作为示例，因为阵列可以包括比所显示的更多或更少的独立存储单元，并且单元可以分布于公共行、公共列或其他相对位置的很多种布局的任何一种。在阵列中，存储单元311-316构成第一列，存储单元321-326构成第二列，并且存储单元331-336构成第三列。
每列的存储单元在它们各自的漏极(或漏极区)被公共位线连接，例如存储单元311-316被位线3091连接，存储单元321-326被位线3092连接，以及存储单元331-336被位线3093连接。相邻列中的相应单元，例如存储单元311，321，331，每个在其控制栅被公共字线连接，例如字线3071连接存储单元311，321，331的每个的控制栅，字线3072连接存储单元312，322，332的每个的控制栅，字线3073连接存储单元313，323，333的每个的控制栅，字线3074连接存储单元314，324，334的每个的控制栅，字线3075连接存储单元315，325，335的每个的控制栅，以及字线3076连接存储单元316，326，336的每个的控制栅。根据一种实施方案，存储单元的每列，例如存储单元311-316位于公共阱例如p阱301内。存储单元321-326位于p阱302内，以及存储单元331-336位于p阱303内。存储单元的每个列通过浅沟道隔离结构(图3中没有显示)与存储单元的相邻列电隔离。
源线电连接各个列的每个存储单元的源极区，例如第一列的单元311-316连接源线3051。根据一种实施方案，源线3051和p阱区301电连接，使得具有相等电压，如由电连结(或联结)3011和3012所示。阵列30的其他隔离p阱302，303分别包括单元321-326或331-336的列，并且存储单元321-326或331-336的源极区电连接源线3052或3053。连结3021，3022和3031，3032分别指示一个方面源线3052和p阱302以及另一方面源线3053和p阱303的电连接以及因此相等的电压。虽然，源线3051和p阱301的连结在图3中显示为每隔四个单元出现，也就是在存储单元序列312-315两边上的连结3011，3012，连结之间存储单元的该序列和数目只是说明性的，因此很多种存储单元序列的任何一种可以分别介于连结3011和3012，3021和3022，以及3031和3032之间。例如，连结可以按希望在每隔16个单元，32个单元，64个单元之间，或者取决于阵列、其结构以及所希望布局而出现。
由联结例如3011和3012提供的连接有助于保证在读出和写入操作过程中p阱电势保持稳定。典型地，p阱的深度不超过浅沟道隔离结构的深度。因此，p阱区的薄层电阻典型地将随浅沟道隔离结构的深度减小而增加。这可能导致p阱电势的不稳定性，如果在p阱中有任何漏电流的话。不稳定的p阱电势可能对应地产生不希望的阈值电压不稳定性。因此，联结例如3011和3012有助于保证施加到源线(和p阱)的电势在p阱区各处平均地分布，从而提高p阱中存储单元的阈值电压稳定性。
参照图4，半导体器件横截面包括图3的阵列，并包括在深n阱401中形成的p阱301。存储单元源极区和漏极区通过导电塞402分别与源线3051和位线3091连接。源极区包括扩散区3112，3122和3132，3142和3152，3162。漏极区包括扩散区3111和3121，3131和和3141，3151和3161。源极到p阱的连结包括p掺杂区3011和3012。根据一种实施方案，选定源极区通过覆盖在选定源极区3112，3122，3152和3162以及p阱连结3011和3012上面的半导体衬底的硅化部分如硅化区32所示来电短接到p阱连结上。在可选实施方案中，p阱区301可以电连接选定源极区，通过将选定源极区硅化至它们直接短接p阱区的程度，或者可选地通过将选定源极区导电塞的接触孔过刻蚀至导电塞电短接选定源极和p阱区的程度。
如图4中所示，各个源极和漏极区被存储单元311，312，313，314，315和316的沟道区所隔离。根据一种实施方案，存储单元包括在沟道区上面的隧道氧化物，在隧道氧化物上面的浮动栅电极，在浮动栅电极上面的控制栅介质，以及在控制栅介质上面的控制栅电极。导电塞402和互连(没有显示)将各个源极和漏极区与漏极区情况下来自位线3091的以及源极区情况下来自源线3051的电信号连接。虽然位线3091和源线3051在图4中示意地表示为电线，应当理解适当的半导体互连在相同或不同的器件水平下被制备，以形成相应的位线3091和源线3051，并且用电线说明只是为了解释和理解该连结和布局的导电效果。
参照图5，具有图3的阵列30的电配置的图4半导体器件以基本上沿着切割线305跨越相邻p阱301和302而截取的横截面来显示。根据一种实施方案，深n阱区401在半导体器件衬底中形成，并且用来形成存储单元的阵列的p阱列位于深n阱区中。如图5的横截面中所示，浅沟道隔离结构501和深n阱区401将p阱区301和302电隔离。存储单元311和321分别覆盖在p阱区301和302上面。存储单元311和321包括隧道氧化物502，浮动栅电极503和504，控制栅介质层505，以及形成于图3的字线3071一部分的控制栅。另外，字线3071与存储单元311和321互连。
如从图5的横截面明显看到，p阱301与p阱302隔离。可以理解因为隔离与p阱301关联的存储单元的偏置电势不一定等同于而是可以独立于与p阱302关联的存储单元的偏置电势。换句话说，每个隔离p阱列与阵列30中的其他p阱列电隔离。这将在下文更完全明白，这些隔离p阱允许这样一种方式的阵列编程，使得在低和高阈值电压电平下都获得较窄的阈值电压分布。隔离p阱还提供某些其他优点，包括减小相邻单元之间的横渡漏电的几率，这也将在下文中更完全明白。
参照图6-9，与图5器件的形成相关的步骤被更全面地描述。图6中所示的是半导体器件衬底601。半导体器件衬底601可以是单晶半导体圆片、绝缘层上覆硅(SOI)衬底，或者适合于用来形成半导体器件的任何其他衬底。在一种具体实施方案中，半导体器件衬底是硅衬底。隔离结构501在半导体器件衬底601中形成。在一种具体实施方案中，隔离结构501是浅沟道隔离结构。可选地，隔离结构501可以包括硅的局部氧化(LOCOS)结构，或本领域技术人员知道的其他隔离结构。浅沟道隔离结构501用来隔离随后在衬底601中形成的p阱区。在一种实施方案中，浅沟道隔离结构具有大约0.35～0.65微米深范围的深度，或者可选地适合于应用的其他深度和参数。
参照图7，在浅沟道隔离结构501形成之后，p阱植入被执行，以在衬底601中形成掺杂区701和702。根据一种实施方案，衬底601被使用硼或其他p型掺杂剂植入，以形成p掺杂区701和702。在形成p掺杂区701和702之后，衬底601被用磷或其他n型掺杂剂再次植入，以形成深n掺杂区703。本领域技术人员应当认识到，与用来形成掺杂区701和702的植入能量相比，用来形成深掺杂区703的植入能量更高。
在形成p型掺杂区701和702以及深n型掺杂区703之后，隧道氧化物502如图8中所示在衬底表面之上形成。(注意，当在本上下文中使用时，“衬底表面”包括直到讨论中处理的半导体器件衬底以及制作在半导体器件衬底上的所有层。因此，衬底表面指的是衬底包括在其上形成的所有结构的当当前最高表面)。根据一种实施方案，隧道氧化物是热生长二氧化硅层。可选地，隧道氧化物可以包括高介电常数材料，或者热生长二氧化硅和高介电常数材料的组合(为了本说明书的目的，高介电常数(高k)材料是具有比二氧化硅大的介电常数的材料)。
根据一种实施方案，半导体衬底然后使用常规退火过程来退火，以扩散和激活衬底601中(也就是p型区701和702以及深n型区703)的掺杂剂，从而形成如图8中所示的p阱区301和302以及深n阱区401。然后，第一导电层801被形成，其覆盖在衬底表面上。根据一种实施方案，第一导电层801是一层多晶硅。然后，抗蚀层被沉积并制作图案，其覆盖在如图8中所示的第一导电层801上面。然后第一导电层801及下面的隧道氧化物层502被刻蚀，以形成如图9中所示的浮动栅503和504。
现在转向图9，在形成浮动栅电极503和504之后，控制栅介质层505被形成，其覆盖浮动栅电极503和504。根据一种实施方案，控制栅介质层505是具有大约10-15纳米的等效氧化物厚度(EOT)的氧化物-氮化物-氧化物(ONO)层。然后，第二导电层按所希望的被沉积，制作图案，以及刻蚀，以形成字线3071，它也形成存储单元311和321的控制栅。根据一种实施方案，第二导电层是一层多晶硅。字线3071公共地连接存储单元311和321(图3中也显示)。在字线3071及其他字线(没有显示)被形成之后，内阶介质(ILD)层901，例如使用四乙氧基甲硅烷(TEOS)作为源气体而形成的化学汽相沉积(CVD)氧化硅或其他类似材料，被沉积在衬底表面上。虽然在图9中没有显示，半导体器件形成过程的随后步骤包括形成与阵列的其他元件的接触和互连。
在可选实施方案中，随着技术继续缩小存储单元的形体尺寸，关于图5-9公开的深n阱布局的面积可能太大，从而导致高电压写入和擦除操作的放电/充电时间减慢。为了克服这点，本发明者已认识到深沟道结构可以代替浅沟道结构，使得关于p阱和n阱，每个列被完全隔离。这可以有利地减小每个独立位线的n阱到p型衬底的结电容，这又减小写入/擦除操作的充电/放电时间。另外，可以通过增加沟道隔离结构的深度来增加p阱深度。增加p阱深度可以具有几个优点。首先，它减小p阱薄片电阻，这有助于减小p阱电势的不稳定性(如先前所讨论的)。其次，它通过减少控制p阱中的硼掺杂分布的要求而提高半导体器件的可制造性，因为较深沟道隔离结构可以减小相邻位线之间的漏电路径。第三，较深的p阱/沟道隔离结构又减小n+(源极和漏极)/p阱/n阱寄生晶体管的双极作用。图9的虚线902指示这种深沟道的例子。如图9中所示，深沟道隔离结构的深度延伸超过深n阱区401的深度。优选地，深沟道隔离结构具有大约0.6-1.1微米范围的深度。更优选地，深沟道隔离结构具有大约0.8-1.0微米范围的深度。
现在参照图10A-E，对具有隔离p阱布局的存储单元阵列进行编程的实施方案被公开。图10A-E的每一个包括在左边的显示阈值电压(VT)相对图3的包括三个存储单元311，321和331的阵列30中存储单元的位数的X-Y绘图，以及在右边的显示用来对存储单元进行编程的典型偏置电势的图3存储阵列30的简化示图。总起来说，图10A-E说明本发明的实施方案(也就是使用隔离p阱以在存储阵列中形成列)怎样能够用于将阵列中的存储单元编程为具有与现有技术存储阵列相比更紧VT分布的低阈值电压状态。关于阵列30中的三个存储单元311，321，331以及剩余存储单元的编程，以及具体偏置电势是非限制性的而仅用于说明目的。本领域技术人员应当认识到，阵列中任何数目的存储单元可以被编程，并且其他偏置电势可以用来对存储单元进行编程。
根据一种实施方案，将存储单元的阈值电压从高阈值电压状态改变到低阈值电压状态来对存储单元进行编程。高和低阈值电压状态各自都具有构成它们各自阈值电压目标的范围。例如，在这里描述的实施方案中，高阈值电压目标处于从大约4.0伏特到大约5.0伏特的范围；低阈值电压目标处于从大约1.0伏特到大约1.5伏特的范围，并且读出电压电平为大约3.3伏特。值得注意的是，使用这里描述的实施方案的低阈值电压目标比先前用现有技术存储阵列可获得的要紧密。隔离p阱允许各个p阱中存储单元的分别偏置。分别偏置存储单元的能力提高将存储单元准确地编程到所希望阈值电压范围的能力，这是通过提供在存储单元的期望阈值电压被获得之后撤消选定特定p阱中该存储单元的能力来实现的。
参照图10A，X-Y绘图说明图3中的存储单元当擦除到高阈值电压状态时的阈值电压分布。另外，图3的存储阵列30的简化示意图提供在X-Y绘图邻近。该简化示意图指示施加到位线3091，3092，3093，源线3051，3052，3053，以及字线3071-3076的各个电压。作为连结3011，3012和3021，3022和3031，3032的结果，隔离p阱301，302和303(图3中所示)被偏置到与各个源线3051，3052和3053相同的电势。根据一种实施方案，如图10A中所示，在对阵列中存储单元进行编程之前，通过施加电压例如-8伏特到各个位线3091，3092，3093和源线3051，3052，3053以及施加10伏特到阵列的各个字线3071，3072，3073，3074，3075，3076，存储单元通过Fowler-Nordheim隧道效应被擦除。该偏置操作的结果将阵列中的存储单元擦除到电压大约为4.0-5.0伏特的高阈值电压状态。阈值电压分布由曲线1001给出。如图10A中所示，存储单元311，321和331的擦除阈值电压落在曲线1001的分布之内。
参照图10B-E，在把存储单元擦除到高阈值电压状态之后，根据一种具体实施方案，存储单元311和321以步进方式编程到低阈值电压状态。本领域技术人员应当认识到，如随后所描述，存储单元311和321的具体编程顺序可以根据期望的具体阈值电压状态而对阵列的存储单元不同。在图10A-E的实例中，阵列中存储单元的目标阈值电压状态分别为开或编程(即低电压阈值状态)以及关或擦除(即高电压阈值状态)。
现在参照图10B中所示的简化示意图，在擦除图10A中所示阵列中的存储单元之后，字线3071被偏置于大约-10V，并且位线3091和3092以及源线3051和3052从大约+4伏特渐增地偏置到大约+8伏特，例如以0.2伏特增量从+4伏特到+5伏特，以从存储单元311和321的浮动栅移除电子电荷，从而减小存储单元311和321的阈值电压。字线3072-3076，位线3093，以及源线3053全部都偏置于大约0伏特，使得阵列中所有其他存储单元(包括存储单元331)保持擦除于高阈值电压状态。如图10B的X-Y绘图中所示，存储单元311和321的阈值电压从分布1001内移向目标编程VT范围，而存储单元331的阈值电压保持不变仍在分布1001内。
参照图10C，位线3091，3092和源线3051，3052的偏置电压再次增加，例如以0.2伏特增量从大约+5伏特到+6伏特，而保持-10伏特偏置电势于字线3071上。这继续减小存储单元311和321的阈值电压，如由图10B和10C之间X-Y绘图上它们位置的相对改变所示。字线3072-3076，位线3093，以及源线3053全部继续被偏置于大约0伏特，因此，阵列中的其他存储单元包括存储单元331的浮动栅保持在高阈值电压状态(即擦除)。如所示，例如在图10C的X-Y绘图中，作为偏置操作的结果，存储单元311的阈值电压降低到目标编程VT范围之内，并且存储单元321的阈值电压降低到接近于但不在目标编程VT范围内的值。
参照图10D，在存储单元311的阈值电压降低到目标编程VT范围内以后，位线3091和源线3051(以及作为源线到p阱联结3011和3012的结果，图3中所示的与源线3051关联的相应隔离p阱301)的偏置电压减小到0伏特。这将单元311的VT状态保持在期望的低VT范围内而不会进一步改变。因为与存储单元311关联的p阱301跟阵列中其他p阱(例如图3中所示的302和303)隔离，位线3091、源线3051以及p阱301的偏置电压的改变(即施加0伏特)有效地使存储单元311的阈值电压移动停止，并将存储单元311的阈值电压保持在目标编程VT范围内。这被实现，而不会影响对跟阵列中其他p阱关联的其他存储单元，例如本实例中在相邻p阱(图3中所示p阱302)中的存储单元321进行编程的能力。
现在参照图10E，施加到位线3092和源线3052的偏置电压继续渐增地增加，例如以0.2伏特增量从大约+6伏特到+7伏特，而保持-10伏特偏置电势于字线3071上，直到存储单元321的阈值电压如图10E中所示减小到目标编程VT范围内。可以理解，由于根据这里描述的实施方案的各个单元311，321，331的隔离阱，各个相应隔离阱中的单元可以编程到适当阈值电压状态，而不影响其他相邻隔离阱中的单元的阈值电压状态。图10E中所示的X-Y绘图显示，存储单元311，321的阈值电压在目标编程VT范围内，而存储单元331连同阵列中其他存储单元的阈值电压在高阈值电压分布的范围内。这是对单元311，321和331(以及存储阵列中其余单元)所希望的编程状态。虽然上述对图3阵列的存储单元进行编程的例子被具体地描述，本领域技术人员应当知道并明白，其他编程步骤、偏置电压范围、过程等可以随阵列以及其他阵列及器件一起使用，它们都符合阵列或其他器件的各种单元或位置的隔离阱区概念。
本发明具有优于现有技术的几个优点。本发明可以用于阵列结构，以通过独立地偏置通道Fowler-Nordheim隧道效应的各个列通道电压来操作存储阵列，以获得低电压/低功率及高性能应用的紧VT分布。通过使用Fowler-Nordheim隧道效应通过位单元通道区来编程和/或擦除，现有技术所使用的高驱动电流(即热电子注入)和带-带隧道电流(即源极/漏极边缘编程/擦除)可以被避免。通道长度可以按比例缩小，而不会有高Vds情况和深结。另外，擦除到高阈值电压状态和具有低阈值电压状态验证的编程，由过擦除到低VT状态引起的耗尽位(即VT小于或大约等于零伏特)可以被避免。此外，本发明的实施方案具有下面的优点即减小在读出操作过程中对使用Vdd增压或充电泵来增加字线电压的需要。另外，本发明的实施方案可以容易地并入使用现有材料的当前工艺流程中，而不需要发展新的或精心设计的工艺。
参照图11，可选实施方案的横截面被公开，其中隔离p阱中的各个存储单元的源极区通过位于各个源极区和隔离p阱区之间的电联结连接到隔离p阱区。换句话说，半导体器件无电连接到各个源极区的导电源线。
该实施方案有利地消除对形成电连接到各个存储单元源极区的源极互连和接触的需要，这可以大大地减小存储单元尺寸。存储单元源极区的偏置通过经由电互连117、电接触118以及p掺杂区119施加电势到隔离p阱区1101来实现。当隔离p阱被偏置于期望电势时，各个存储单元的源极区经由电联结(包括p掺杂区1120，1121，1122以及硅化区1123，1124和1125)相应地被偏置于相似电势。在一种实施方案中，n型源极区1126和1127，1128和1129，1130和1131分别经由p掺杂区1120，1121，1122电连接到隔离p阱区1101。根据一种具体实施方案，n型源极区1126和1127，1128和1129，1130和1131通过如图11中所示覆盖在n型源极区1126和1127，1128和1129，1130和1131，以及p掺杂区1120，1121和1122上面的衬底1123，1124和1125的硅化部分来电短接到p掺杂区1120，1121和1122。在一种实施方案中，硅化部分被掺杂与阱相同的极性。
根据一种实施方案，位线1132电连接到存储单元111，112，113，114，115和116的漏极区1133，1134，1135，1136，并且深n阱区1102在隔离p阱区1101下面形成。本领域技术人员应当认识到，其他方法(代替硅化)可以用来将隔离p阱区1101同源极区1126，1127，1128，1129，1130和1131电连接起来。这样，先前所讨论的隔离p阱概念可以用于存储阵列编程。器件以基本上跟先前关于图10A-10E描述的方式相同的方式来编程和擦除。
在上述实施方案中，图3，4和11的存储单元111-116，311-316，321-326，以及331-336包括浮动栅。但是，图3，4和11的存储单元111-116，311-316，321-326以及331-336或它们的一部分可以无浮动栅。无浮动栅的合适存储单元包括SONOS，SNOS，MONOS或MNOS器件等等。一种形成SONOS器件的方法关于图12-15来描述。用来形成SNOS，MONOS或MNOS器件的SONOS艺流程的修改也将被描述。
图12是横切在半导体器件衬底1601上形成的相邻隔离区1501和1502，p型掺杂区1701和172，以及深n型掺杂区1703的横截面。隔离区1501和1502，半导体器件衬底1601，p型掺杂区1701和1702，以及深n型掺杂区1703与图7中的隔离区501和502，半导体器件衬底601，p型掺杂区701和702，以及深n型掺杂区703相同。因此，区域1501，1502，1701，1702，1703和1601的形成过程和特征与先前对于区域501，502，701，702，703和601而公开的那些相同。
在形成深n型掺杂区1703之后，用来形成SONOS，SNOS，MONOS以及MNOS器件的处理偏离先前所讨论的用来形成形成浮动栅器件的过程。为了形成SONOS器件，隧道介质层1502，电荷存储层1503，阻挡层1504和控制栅1505如图12中所示在衬底表面上形成。
根据一种实施方案，隧道介质层1502是热生长二氧化硅层。可选地，任何具有低缺陷密度的介质都可以使用。其他方法，例如CVD，PVD(物理汽相沉积)，ALD(原子层沉积)，上面这些的组合等等可以用来形成隧道介质层1502。优选地，隧道介质层1502的厚度为15-25埃，以提供足够厚的层来防止穿过隧道介质层1502的电荷泄漏。
电荷存储层1503是由于高缺陷密度而能够存储电荷的不导电层，并通过CVD，PVD，ALD，上述这些的组合等在隧道介质层1502上面形成。不导电电荷存储层1503也可以通过将氮化物植入介质材料中或产生合适的不导电存储层的任何其他过程来形成。SONOS，SNOS，MONOS和MONS跟浮动栅器件的一个差别在于，电荷存储层是不同材料。对于SONOS，SNOS，MONOS以及MONS，电荷存储层是不导电材料，而对于浮动栅器件，电荷存储层是半导体材料。在一种实施方案中，无浮动栅存储单元的不导电电荷存储层1503是氮化物，例如由LPCVD(低压化学汽相沉积)形成的氮化硅或氮氧化硅。氮氧化硅可能优于氮化硅，因为该材料与氮化硅相比可能具有较深的缺陷能级，尽管具有较少缺陷。因此，氮氧化硅的缺陷密度可以超过氮化硅的缺陷密度。优选地，不导电电荷存储层1503的厚度为50-150埃。
在电荷存储层1503上面形成的阻挡层1504可以是对于隧道介质层1502提及的任何介质；但材料不需要相同。并且，相同的过程可以用来形成阻挡层1504和隧道介质层1502。阻挡层1504防止电荷优选地电子从覆盖在上面的控制电极移动到电荷存储层1503。在一种实施方案中，阻挡层1504是通过LPCVD沉积的高温氧化物(HTO)。阻挡层1504也可以通过电荷存储层1503的蒸汽再氧化来形成。当蒸汽(H2O)与电荷存储层1503起反应时，电荷存储层1503的蒸汽再氧化将电荷存储层1503的一部分转换成氧化物层。本领域技术人员应当认识到，使用蒸汽再氧化的能力取决于对电荷存储层1503所选的材料。例如，如果电荷存储层1503是氮化硅，蒸汽再氧化可以用来形成二氧化硅以用作阻挡层1504。在优选实施方案中，阻挡层1504比隧道介质层1502厚，厚度为30-100埃。
隧道介质层1502，不导电电荷存储层1503，以及阻挡层1504构成ONO(氧化物-氮化物-氧化物)膜堆1506。并且，不导电电荷存储层1503不需要是氮化物，但因为它通常是氮化物，所以在首字母缩略词中选择词组“氮化物”。类似地，“氧化物”层不需要是氧化物，而可以是任何合适的介质层。隧道介质层1502，不导电电荷存储层1503，以及阻挡层1504作为ONO膜堆的参考，不应当理解为把电荷存储层1503限制为氮化物或者把隧道介质层1502和阻挡层1504限制为氧化物。
在形成ONO膜堆1506之后，其被制作图案，以移除圆片的某些区域，例如晶体管或其他外围电路将随后在那里形成的区域上的膜堆。ONO膜堆1506的所有层可以同时被制作图案。可选地，虽然较不高效且更复杂，ONO膜堆的每层可以在其形成之后以及上覆层形成之前被制作图案。
控制栅1505在阻挡层1504上面形成。在一种实施方案中，控制栅1505是通过CVD，PVD，ALD，上面这些的组合等等形成的多晶硅。可选地，任何导电或半导体材料，例如金属可以被使用。如果控制栅1505是半导体材料例如多晶硅，则存储单元是SONOS存储单元；如果控制栅1505是金属，则存储单元是MONOS存储单元。控制栅1505的区域被移除，为了使晶体管或其他外围电路在半导体衬底1601的没有显示的区域上形成。光刻胶和常规刻蚀可以用于制作控制栅1505的图案。
根据一种实施方案，然后半导体衬底使用常规退火过程来退火，以扩散和激活衬底601中的掺杂剂，从而形成p阱区2701和2702，以及深n阱区2703，如图13中所示。
然后，第二导电层(没有显示)沉积在半导体衬底1601上面，按所希望的制作图案并刻蚀，以在衬底1601没有显示的区域中形成字线3071。字线3071也构成存储单元311和321的控制栅，并公共地连接存储单元311和321，如先前关于图3所描述的。
如图13中所示，在字线3071(没有显示)和其他字线(没有显示)被形成之后，内阶介质(ILD)层1901，例如CVD氧化硅，使用例如四乙氧基甲硅烷(TEOS)作为源气体或其他合适的气体在ONO膜堆上面形成。虽然在图14中没有显示，半导体器件形成的随后过程包括形成与阵列的其他元件的接触和互连。
本领域技术人员应当认识到，与关于图5-7而描述的阱关联的相同优点、条件和性质例如沟道的深度，与关于图12-13描述的那些相同。
从图13的横截面明显看到，p阱2701与p阱2702相隔离。应当理解，因为与p阱2701关联的存储单元的隔离偏置电势不一定等同于而可以独立于与p阱2702关联的存储单元的偏置电势。换句话说，每个独立p阱列与阵列中的其他p阱列相隔离。隔离p阱2701和2702使得能够以在低和高阈值电压电平下获得较窄阈值电压分布的方式来进行阵列编程。
上面关于图12和13而描述的用来形成SONOS或MONOS器件的过程可以稍微修改，以形成SNOS或MNOS器件。当形成SNOS或MONS器件时，形成阻挡层1504的步骤被取消。如果阻挡层被取消，并且控制栅1505是半导体或金属，那么存储单元分别是SNOS器件或MNOS器件。
可选地，如图14中所示的量子或纳米晶体器件2000可以代替图3或11中的浮动栅，SONOS，SNOS，MONOS或MNOS存储单元。量子器件2000包括在半导体器件衬底2601上面形成的隔离区2501，p阱2701和2702，它们跟图12-13中对应结构的过程一致并通过这些过程来形成。在p阱2701和2702内是器件的源极和漏极区2150。覆盖在p阱2701和2702上面的是隧道介质2100，它可以是通过热生长，CVD，PVD，ALD等或上面这些的组合形成的任何合适的介质，例如二氧化硅。储存器件电荷的半导体球或半球的分立存储元件纳米晶体2300通过例如硅的CVD在隧道介质2100上面形成。虽然在图14中显示每器件三个纳米晶体2300，任何数目的纳米晶体2300可以被使用。
控制介质2200通过CVD，PVD，ALD等或上面这些的组合沉积在纳米晶体2300上面。典型地，控制介质2200是二氧化硅；任何其他合适介质材料都可以使用。在控制介质2200上面，控制栅2400被形成并制作图案。分隔层2500是氮化物和/或氧化物，优选地是氮化硅和/或二氧化硅，其通过用CVD，PVD，ALD等或上面这些的组合形成绝缘层，随后各向同性腐蚀该绝缘层来形成。另外，含氮化物层可以分别在纳米晶体2300的上面或下面形成，以防止在控制栅2200的形成过程中纳米晶体2300的氧化或改善纳米晶体2300形成。
与在浮动栅，SONOS，MONOS，SNOS或MNOS器件中使用的连续层相比，使用纳米晶体2300来存储电荷的优点在于，在隧道介质2100下面的导致电荷从电荷存储层泄漏的任何缺陷将仅耗尽选定的纳米晶体而不是整个电荷存储层。
关于存储单元是浮动器件的实施方案而描述的优点跟存储单元无浮动器件的实施方案相同。但是当使用SONOS，SNOS，MONOS，MONS或相似存储单元时，另外优点被获得。因为与形成浮动栅存储单元所需要的相比，需要较少的制作图案步骤，处理复杂度降低。另外，SONOS，SNOS，MONOS，MNOS或类似存储单元的编程和擦除电压与浮动栅相比更容易缩小，意味着电压成比例地减小。存储单元电压的缩小允许外围器件中使用更低电压，从而允许外围器件的缩小。
使用纳米晶体器件的另外优点包括使隧道介质变薄的能力，在浮动栅器件和SONOS，SNOS，MONOS或MNOS器件中这是一个问题，因为薄隧道介质可能增加器件漏电。
如果存储单元111-116，311-316，321-326以及331-336无浮动栅，它们的编程与浮动栅的情况相同，除了源极，漏极和阱电压可能不同。一般地，用于编程或擦除无浮动栅存储单元的电压小于对于具有浮动栅的存储单元的电压。SONOS，SNOS，MONOS和MNOS的期望编程电压范围，对于源极，漏极和阱电压为+4～+7伏特，优选地是+5伏特，对于控制栅电压为-4～-7伏特，优选地是-5伏特。SONOS，SNOS，MONOS和MNOS的期望擦除电压范围，对于源极，漏极和阱电压为-4～-7伏特，优选地是-5伏特，对于控制栅电压为+4～+7伏特，优选地是+5伏特。不管选定电压是什么，源极、漏极和阱电压的电压幅度应该相等。这允许编程和擦除过程中0伏特的源极/阱和漏极/阱偏压差，这有助于通道长度缩小。另外，这种编程和擦除方案基本上防止横向场所激活的空穴注入的干扰，并且实际上没有衬底电子注入干扰，因为通道和阱处于相同电势。
虽然本发明已关于具体导电型或电势极性而描述，本领域技术人员应当认识到，导电型和电势极性可以反转。在上述说明书中，本发明已关于具体实施方案而描述。但是，本领域技术人员应当认识到，可以不背离下面权利要求书中陈述的本发明范围而做各种修改和改变。因此，说明书和附图应当看作是说明性的而不是限制性的，并且所有这种修改打算包括在本发明的范围内。
好处、其他优点以及问题的解决已在上面关于具体实施方案而描述。但是，好处、优点、问题的解决，以及可能导致任何好处、优点或解决方案出现或变得更明显的任何元素不应当被理解为任何或全部权利要求的临界、必需或本质的特征或元素。如这里使用的，术语“包括”，“包含”或其任何其他变型打算涵盖非排他的包含性，使得包括一系列元素的过程、方法、产品或装置并不是仅包括那些元素，而是可以包括没有特意列出的或这种过程、方法、产品或装置所固有的其他元素。

Claims (5)

1.一种半导体器件(图3，13和14)，具有包括存储单元的行和列的非易失性存储器(NVM)阵列，包括：
在半导体衬底内的第一阱区(301)和第二阱区(302)，其中第一阱区和第二阱区被分隔开并电隔离；
位于第一阱区内的第一列存储单元(311-316)；
位于第二阱区内的第二列存储单元(321-326)；
第一列存储单元中的第一存储单元的第一隧道介质(1502或2100)以及第二列存储单元中的第二存储单元的第二隧道介质(1502或2100)；
在第一隧道介质上面形成的第一存储单元的第一电荷存储层(1503或2300)以及在第二隧道介质上面形成的第二存储单元的第二电荷存储层(1503或2300)；
在第一电荷存储层上面形成的第一存储单元的第一控制栅(1505或2400)以及在第二电荷存储层上面形成的第二存储单元的第二控制栅(1505或2400)，其中第一控制栅和第二控制栅在相同行，并通过公用字线电连接；
电连接到第一列存储单元中各个存储单元的漏极区的第一位线(3091)；
电连接到第二列存储单元中各个存储单元的漏极区的第二位线(3092)；
电连接到第一列存储单元中各个存储单元的源极区的第一源线(3051)，其中第一源线和第一列存储单元中至少一个存储单元的源极区电连接到第一阱区；以及
电连接到第二列存储单元中各个存储单元的源极区的第二源线(3052)，其中第二源线和第二列存储单元中至少一个存储单元的源极区电连接到第二阱区。
2.根据权利要求1的半导体器件，其中第一和第二存储单元无浮动栅。
3.根据权利要求1的半导体器件，其中第一和第二电荷存储层包含氮。
4.根据权利要求1的半导体器件，还包括：
在第一电荷存储层上面和第一控制栅下面形成的第一存储单元的第一阻挡层(1504)，以及在第二电荷存储层上面和第二控制栅下面形成的第二存储单元的第二阻挡层(1504)。
5.一种用于形成非易失性存储器(NVM)阵列的方法(图3，11，13和14)，包括：
在半导体衬底中形成第一阱区(301)和第二阱区(302)，其中第一阱区和第二阱区通过隔离要素而分隔开；
形成位于第一阱区内的第一列存储单元(311-316)；
形成位于第二阱区内的第二列存储单元(321-326)；
形成第一列存储单元中第一存储单元的第一隧道介质(1502或2100)以及第二列存储单元中第二存储单元的第二隧道介质(1502或2100)；
形成在第一隧道介质上面形成的第一存储单元的第一电荷存储层(1503或2300)以及在第二隧道介质上面形成的第二存储单元的第二电荷存储层(1503或2300)；
形成在第一电荷存储层上面形成的第一存储单元的第一控制栅(1505或2400)以及在第二电荷存储层上面形成的第二存储单元的第二控制栅(1505或2400)，其中第一控制栅和第二控制栅在相同的行中并通过公共字线来电连接；
形成第一位线(3091)，其中第一位线电连接到第一列存储单元中各个存储单元的漏极区；
形成第二位线(3092)，其中第二位线电连接到第二列存储单元中各个存储单元的漏极区；
形成第一源线(3051)，其中第一源线电连接到第一列存储单元中各个存储单元的源极区，并且其中第一源线和第一列存储单元中至少一个存储单元的源极区电连接到第一阱区；以及
形成第二源线(3052)，其中第二源线电连接到第二列存储单元中各个存储单元的源极区，并且其中第二源线和第二列存储单元中至少一个存储单元的源极区电连接到第二阱区。
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