JP4000087B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダブルゲート構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの動作特性の指標の一つとして、電流駆動能力がある。電流駆動能力の向上は、従来より、素子の微細化により達成されている。ＭＯＳＦＥＴのゲート長は、既に０．１３μｍ程度まで微細化が進んでいる。現在、一層の微細化を実現するための半導体プロセスの研究開発が進められている。しかし、この種の半導体プロセスを実現することは、技術的に困難であるばかりか、開発コストの点でも困難である。
【０００３】
そこで、微細化以外の手法で、電流駆動能力等の動作特性を高めることが求められている。その手法の一つとして、所謂ダブルゲート構造あるいはゲートオールアラウンド構造の導入が提案されている。ダブルゲート構造とは、半導体活性層の表面側だけではなく、裏面側にもチャネルが形成される構造のことをいう。ダブルゲート構造を用いることで、ドレイン電流が概略２倍となるので、電流駆動能力は飛躍的に向上する。
【０００４】
ダブルゲート構造を含むＭＯＳＦＥＴを実現するためには、裏面側（バックゲート側）にもゲート構造（ゲート電極／ゲート絶縁膜／半導体層）を形成する必要がある。
【０００５】
しかし、裏面側にゲート構造を形成することは、技術的に非常に困難である。さらに、従来の技術では、プロセスが複雑な方法でしかダブルゲート構造を実現することができない（例えば、特許文献１）。その結果、ダブルゲート構造を含むＭＯＳＦＥＴは、現在まで実用化に至っていない。
【０００６】
一方、ゲートオールアラウンド構造を含むＭＯＳＦＥＴに関しては、チャネル領域の周囲をゲート電極でくるんだ構造を含むＭＯＳＦＥＴが報告されている（非特許文献１）。上記ＭＯＳＦＥＴのプロセスは、ＳｉＧｅの堆積工程、該ＳｉＧｅのエッチング工程などを含む。その結果、上記プロセスは複雑になる。また、上記ＭＯＳＦＥＴの裏面側のゲート電極の幅の調整は、困難であるという問題がある。
【０００７】
なお、ダブルゲート構造に類似した構造を含むＭＯＳトランジスタが知られている（特許文献２，３）。
【０００８】
特許文献２の図１１等には、ダブルゲート構造を含むＭＯＳトランジスタに見えるデバイスが開示されている。しかし、裏面側のポリシリコン１１０はどことも電気的に接続されていない。さらに、段落００３７の記載によれば、ポリシリコン１１０は、単に熱伝導度を高めてセルフヒーティングを抑止するのに使用されているのにすぎないことが分かる。
【０００９】
特許文献３の図８（ｂ）等には、ダブルゲート構造に近い構造が提示されている。しかし、上記構造は、図８（ｃ）から明らかなように基板内に埋め込まれているものが絶縁膜であり、ダブルゲート構造とはなっていない。
【００１０】
【特許文献１】
特願平１１−１１３６５３号公報 ※校閲後の特許文献は公開されていないので、校閲前の文献に戻しました。
【００１１】
【特許文献２】
特開２００３−３１７９９号公報
【００１２】
【特許文献３】
特開２０００−１２８５８号公報
【００１３】
【非特許文献１】
S. Monfey et al., 2002 Symposium on VLSI Technology, 11.4, Digest of Technical Papers p.108
【００１４】
【発明が解決しようとする課題】
上述の如く、ＭＯＳＦＥＴの電流駆動能力を素子の微細化に頼らずに達成する手法として、ダブルゲート構造またはオールアランウド構造などの構造を導入することが知られている。しかし、この種のゲート電極をチャネルの両面に形成した構造は形成することが非常に困難である。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、容易に形成することができるダブルゲート構造またはゲートオールアラウンド構造を含む半導体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、空洞を含む半導体基板と、前記半導体基板上に設けられ、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面、前記裏面側が前記空洞の上壁であるダブルゲート構造を含むＭＯＳＦＥＴと、前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含み、前記ＭＯＳＦＥＴを他の素子と分離する素子分離領域であって、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の端部側の領域は、前記空洞の端部上の前記半導体基板を貫通して、前記半導体基板で構成された前記半導体活性層に側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなっている素子分離領域とを具備してなり、前記ＭＯＳＦＥＴは、前記半導体活性層の前記裏面に設けられた下部ゲート電極と、前記半導体活性層の前記表面に設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする。
【００１８】
本発明に係る半導体装置によれば、以下の本発明に係る半導体装置の製造方法により、容易に製造することができる。
【００１９】
また、本発明に係る半導体装置の製造方法は、半導体基板内に空洞を形成する工程と、前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含む素子分離領域を形成する工程と、前記半導体基板に前記素子分離領域により他の素子と分離され、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面、前記裏面側が前記空洞の上壁であるダブルゲート構造を含むＭＯＳＦＥＴを形成する工程とを有する半導体装置の製造方法であって、前記素子分離領域を形成する工程は、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記空洞の端部の上壁に開口が形成されるとともに、前記半導体基板で構成された前記半導体活性層に側面が形成されるように、前記半導体基板の表面をエッチングすることにより、前記溝を形成する工程であって、前記チャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の前記端部側の領域は、前記開口および前記側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなる工程と、前記空洞を塞がずに前記溝内に前記絶縁体を形成する工程とを含み、前記ＭＯＳＦＥＴは、前記半導体活性層の前記裏面に設けられた下部ゲート電極と、前記半導体活性層の前記表面に設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする。
【００２０】
本発明に係る半導体装置の製造方法によれば、バックゲート側のゲート電極となる導電性を有する膜と、表面側のゲート電極となる導電性を有する膜とを同一の工程で形成することができるので、ダブルゲート構造を容易に形成することができるようになる。
【００２１】
さらに、ゲート絶縁膜を酸化または窒化等の半導体基板表面の改質により形成する場合、バックゲート側と表面側のゲート絶縁膜を同一の工程で形成することができるので、ダブルゲート構造をさらに容易に形成することができるようになる。
【００２２】
また、バックゲート側のゲート電極を形成するための領域を、本来のＭＯＳＦＥＴの形成領域とは別に確保する必要がないので、チップ面積の増大を招くことはない。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２５】
（第１の実施形態）
図１〜図８は、本発明の第１の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す図である。各図（ｂ）および図（ｃ）は、それぞれ、各図（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示している。
【００２６】
まず、図１に示すように、シリコン基板１上にシリコン酸化膜からなるトレンチ形成用のマスクパターン２を形成し、マスクパターン２をマスクにしてシリコン基板１をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングし、複数のトレンチ３を形成する。
【００２７】
マスクパターン２の作成は、例えば、シリコン基板１の表面にシリコン酸化膜を熱酸化法により形成する工程と、シリコン基板１の表面にシリコン酸化膜をＣＶＤ法により堆積する工程と、これらのシリコン酸化膜（熱酸化膜、ＣＶＤ酸化膜）をパターニングする工程とを含む周知のプロセスにより行われる。
【００２８】
シリコン酸化膜からなるマスクパターン２の代わりに、シリコン窒化膜等の他の絶縁膜またはシリコン酸化膜／シリコン窒化膜等の多層絶縁膜からなるマスクパターンを使用することも可能である。
【００２９】
次に、図２に示すように、マスクパターン２を例えばウエットエッチングにより除去し、その後、例えば、水素等の還元性雰囲気中での減圧下での熱処理によりシリコン基板１を加熱し、シリコン基板１内に空洞（ＥＳＳ: Empty Space in
Silicon）４を形成する。
【００３０】
ＥＳＳ４上のシリコン基板１（ＳＯＮ: Silicon On Nothing）の表面（上面）および裏面（下面）がＭＯＳＦＥＴのチャネルが形成される領域である。さらに、本実施形態の場合、ＳＯＮの側面の一部もチャネルが形成される領域となる。
【００３１】
ＥＳＳ４の平面パターンは、図２（ａ）に示すように、縦に長い長方形（長辺方向がチャネル幅方向、短辺方向がチャネル長方向の長方形）であるが、他のパターンでも構わない。
【００３２】
また、ＥＳＳ４の上面（上壁）Ｓは、図２（ｂ）および図２（ｃ）に示すように、角部では湾曲しているが、他の部分では平坦になっている。ＥＳＳ４の上面Ｓはチャネルが形成されるシリコン領域であるので、なるべく平坦であることが好ましい。
【００３３】
また、ＥＳＳ４を形成するための熱処理の詳細は、特開２０００−１２８５８号公報に開示されているが、簡単に述べると以下の通りである。すなわち、ＥＳＳ４を形成するための熱処理は、例えば、３００Ｔｏｒｒ、１１００℃、１分間の水素雰囲気中での熱処理である。
【００３４】
また、上記熱処理により、ＥＳＳ４上のシリコン基板１の表面の高さが低下する場合には、シリコン基板１の表面を平滑する処理を行っても良い。この平滑処理（平坦化処理）は、例えば特開２００１−１４４２７６号公報に詳細に開示されているが、簡単に述べると以下の通りである。すなわち、シリコン基板１の表面を平滑する処理は、例えば、ＣＭＰ（Chemical Mechanical Polishing）によりシリコン基板１の表面を平坦化する工程と、平坦化されたシリコン基板１の表面を酸化する工程とを含む。
【００３５】
次に、図３に示すように、シリコン基板１上にシリコン窒化膜からなる素子分離溝形成用のマスクパターン５を形成する。マスクパターン５は、ＥＳＳ４上のシリコン基板１の表面全体を覆うように形成するのではなく、その一部を残すように形成する。ここでは、図３（ａ）の平面図に示すように、ＥＳＳ４の一部（チャネル幅方向の両端部）が覆われないようにする。
【００３６】
その後、図３に示すように、マスクパターン５をマスクにしてシリコン基板１をＲＩＥプロセスによりエッチングし、素子分離溝（ＳＴＩ: Shallow Trench Isolation）６を形成する。素子分離溝６の形成後は、ＥＳＳ４は閉じた空洞（空間）ではなく、開いた空洞（空間）となる。ＥＳＳ４のチャネル幅方向の端部の上壁が素子分離溝６によって開口される。
【００３７】
ここで、本実施形態の素子分離溝６は、従来とは異なり、その一部の底の深さが異なっている。具体的には、マスクパターン５で覆われていないＥＳＳ４下の領域Ｔの底が他の領域よりも深くなる。これは、エッチングの際に、マスクパターン５で覆われていないＥＳＳ４下の部分が、ＥＳＳ４の深さ分だけ予めエッチングされているのと同じ状態であるからである。
【００３８】
この段階では、ＭＯＳＦＥＴはまだ完成してないので、本実施形態の素子分離溝６（素子分離領域）をＥＳＳ４の関係で説明したが、ＭＯＳＦＥＴの完成後は、本実施形態の素子分離領域はＭＯＳＦＥＴ周囲の素子分離溝６において、その一部の領域が他の領域よりも底が深くなっているという構成を備えていると説明できる。
【００３９】
次に、図４に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法などの異方性のある堆積方法により、素子分離溝６の埋込み部材として、シリコン酸化膜７（絶縁体）を全面に堆積する。
【００４０】
ここで、ＨＤＰ−ＣＶＤなどの異方性にある堆積法が用いられているので、急峻な勾配を有する領域上にはシリコン酸化物は堆積されず、その結果、素子分離溝６の深い領域の内側壁上にはシリコン酸化物は堆積されない。したがって、図４に示すように、素子分離に必要な十分な形状を有し、かつ、ＳＯＮの間口が塞がれない形状を有するシリコン酸化膜７の堆積が可能となる。
【００４１】
次に、図５に示すように、ＣＭＰプロセスにより、素子分離溝６の外部のシリコン酸化膜７を除去し、続いて、マスクパターン５を除去するとともに、シリコン基板１上を平坦にする。マスクパターン５はエッチングにより除去することも可能である。
【００４２】
このようにして、次工程で形成されるＭＯＳＦＥＴを他の素子（例えば、他のダブルゲート構造を含むＭＯＳＦＥＴ）と分離するための素子分離領域が完成する。
【００４３】
ここで、図５から分かるように、ＥＳＳ４の両側において、シリコン酸化膜７が埋め込まれていない領域が残る。これは、異方性のある堆積方法により、シリコン酸化膜７を堆積したからある。ＥＳＳ４の両側にシリコン酸化膜７が埋め込まれない領域（隙間）ができるのであれば、等方性の成膜法によりシリコン酸化膜７を形成しても構わない。
【００４４】
次に、図６に示すように、公知の熱酸化法により、シリコン基板１の表面上にゲート絶縁膜（熱酸化膜）８を形成する。
【００４５】
ゲート絶縁膜８は、図６に示されるシリコンの露出した全領域に形成されるため、ＳＯＮの上面、側面および下面、ならびにＥＳＳ４の下面（底部）のいずれにも同様に形成される。ＳＯＮの下面は、言い換えれば、ＥＳＳ４の上面（上壁）である。
【００４６】
このように本実施形態によれば、シリコン基板１上のゲート絶縁膜（上部ゲート絶縁膜）とシリコン基板１内のゲート絶縁膜（下部ゲート絶縁膜）とを同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００４７】
ここでは、ゲート絶縁膜８としては熱酸化膜を用いたが、ラジカルを用いた方法で形成されたシリコン酸化膜、あるいは窒素も含んだシリコン酸窒化膜（ＳｉＯＮ膜）を用いても構わない。さらに、ＭＯＳＦＥＴの活性領域（ＳＯＮ）の上面、下面に熱酸化膜を同時に形成し、その後、例えば上面のみに窒化処理を行うなどすることも可能である。すなわち、下面に熱酸化膜、上面にＳｉＯＮ膜を形成しても構わない。
【００４８】
なお、下部ゲート絶縁膜は、シリコン基板１上のゲート電極（上部ゲート電極）下のシリコン基板と、シリコン基板１内のゲート電極（下部ゲート電極）との間にあれば十分であり、ＥＳＳ４の内壁全体を塞ぐ必要はない。
【００４９】
次に、図７に示すように、ゲート絶縁膜８上に、ドーパントとなる不純物を含んだ、ゲート電極となる多結晶シリコン膜９をＣＶＤ法により堆積する。
【００５０】
多結晶シリコン膜９の堆積時には、ＥＳＳ４の両側のシリコン酸化膜７が埋め込まれない領域（隙間）からＥＳＳ４内にＳｉ原料ガスが導入し、ＥＳＳ４の内壁（ゲート絶縁膜８）上にも多結晶シリコン膜９は堆積する。このＥＳＳ４の内壁上における多結晶シリコン膜９の堆積は、上記隙間が多結晶シリコン膜９で塞がれるまで行われる。
【００５１】
このように本実施形態によれば、上部ゲート電極および下部ゲート電極となる多結晶シリコン膜９を同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００５２】
通常の多結晶シリコンＣＶＤのプロセス条件では、ＥＳＳ４は完全には多結晶シリコン膜９によって埋め込まれることはない。したがって、ＥＳＳ４の一部はそのまま埋め込まれず最後まで残る。ＥＳＳ４の未充填部分（下部ゲート電極および下部ゲート絶縁膜により満たされてない空間）は、例えば、リーク電流の軽減化に寄与する。多結晶シリコン膜９のプロセス条件によっては、ＥＳＳ４を完全に埋め込むことも可能である。
【００５３】
なお、多結晶シリコン膜９中への不純物のドーピング方法は、通常と同様で構わない。例えば、イオン注入法を用いた場合など、バックゲート側にはイオンは注入されないが、多結晶シリコン中の不純物の拡散係数は単結晶シリコン中のそれよりも約１００倍速いため、イオン注入後に熱処理を行うことで、バックゲート側にも不純物が高濃度に添加された低抵抗の多結晶シリコン膜９を形成することができる。あるいは、多結晶シリコン膜９の堆積時に不純物をドーピングする方法を用いてもよい。
【００５４】
次に、図８に示すように、多結晶シリコン膜９を図示しないレジストパターンをマスクにしてエッチングし、ゲート電極を形成する。このとき、シリコン基板１上の多結晶シリコン膜９とＥＳＳ４内の多結晶シリコン膜９とが分断されないようにする。
【００５５】
このように本実施形態によれば、上部ゲート電極を形成するための多結晶シリコン膜９のパターニング工程と、下部ゲート電極を形成するための多結晶シリコン膜９のパターニング工程とが同じパターニング工程となるので、プロセスの簡略を図れるようになる。
【００５６】
この後は、図８に示すように、イオン注入とアニールによってソース／ドレイン領域１０を形成する工程等の周知のＭＯＳＦＥＴプロセスを経ることで、ダブルゲート構造を含むＭＯＳＦＥＴが完成する。
【００５７】
このように本実施形態によれば、シリコン基板１上のゲート絶縁膜およびゲート電極を含むゲート構造（上部ゲート構造）と、シリコン基板１内のゲート絶縁膜およびゲート電極を含むゲート構造（下部ゲート構造）とを共通のプロセスで同時に形成でき、上部ゲート構造と下部ゲート構造をそれぞれ別のプロセスで形成する従来方法に比べて、極めて簡単なプロセスで、ダブルゲート構造を含むＭＯＳトランジスタを実現できるようになる。
【００５８】
また、本実施形態によれば、図７の多結晶シリコン膜９の堆積時に、ＭＯＳＦＥＴ周囲の素子分離溝６のうち、底が深くなっている領域内に多結晶シリコン膜９が堆積される。上記多結晶シリコン膜９下の素子分離溝６内にはシリコン酸化膜７の一部が設けられている。
【００５９】
その結果、ＳＯＮの側面上のゲート絶縁膜８上に多結晶シリコン膜９（側部ゲート電極）が形成される。これにより、ＳＯＮの側壁にもチャネルが形成されることになる。
【００６０】
したがって、もともとはダブルゲート構造の形成を目的としたプロセスによって、結果的に、ＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれる構造、つまりゲートオールアラウンド構造（ダブルゲート構造を含むゲート構造）を含むＭＯＳトランジスタが形成される。このことは、図８（ｃ）のチャネル幅方向の断面図から明らかなように、ＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造が形成できることを意味している。
【００６１】
ただし、本実施形態の場合、ＳＯＮ周囲のシリコン領域（シリコン基板１）の全てがゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造ではない。すなわち、チャネル幅方向の断面におけるＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造である。
【００６２】
なお、純粋のダブルゲート構造は、例えば、ＳＯＮの側壁上の多結晶シリコン膜９を例えばエッチングにより除去することにより得られる。
【００６３】
このように本実施形態によれば、ＭＯＳＦＥＴの活性領域（ＳＯＮ）の上面および下面のみならず、側面にもチャネルが形成されるので、電流駆動能力の向上が図れる。
【００６４】
また、本実施形態によれば、ＳＯＮの上面のゲート電極９（上部ゲート電極）および下面のゲート電極９（下部ゲート電極）が、図８に示すように、ダブルゲート構造を含むＭＯＳＦＥＴの両側の二つのコンタクトホール１１にて２箇所で繋がっていることにより、ゲートの寄生抵抗の低減化を図れる。
【００６５】
また、本実施形態によれば、上部ゲート電極と下部ゲート電極とを繋ぐコンタクトホール１１を自己整合的に形成することができるので、合わせずれ対策用の領域を確保する必要がない。すなわち、本実施形態のダブルゲート構造の導入に際して、チップ面積の増加の問題はない。
【００６６】
なお、上部ゲート電極と下部ゲート電極は一体形成されたものであるが、それぞれ物理的に別のものとすることも可能である。ただし、この場合、上部ゲート電極と下部ゲート電極に同じ電圧を同時に印加するための構造を形成する必要がある。
【００６７】
したがって、基本的には、上部ゲート電極および下部ゲート電極は、一体形成されたものであることが好ましい。このような一体形成されたゲート電極９は、上述したように、本実施形態の方法で容易に形成することができる。
【００６８】
また、本実施形態のダブルゲート構造を含むＭＯＳＦＥＴ（ＳＯＮ）および従来のバルクＭＯＳＦＥＴ（ｂｕｌｋ）のＩｄ−Ｖｇ特性を調べた。その結果を図９に示す。図９から、本実施形態のＭＯＳＦＥＴのドレイン電流値は、従来のＭＯＳＦＥＴのそれの約１．８倍となっていることが確認された。図９（ａ）はドレイン電圧の絶対値が０．０５Ｖ、図９（ｂ）はドレイン電圧の絶対値が１．５Ｖの場合の結果を示している。また、ＳＯＮの厚さは２２ｎｍとした。
【００６９】
本実施形態のダブルゲート構造を含むＭＯＳＦＥＴのドレイン電流が、従来のＭＯＳＦＥＴのそれの２倍とならなかった理由としては、バックゲート側のゲート長が実効的に長めであったこと、あるいはバックゲート側のゲート電極９の不純物濃度が十分に高くなく、ゲート電極（多結晶シリコン膜）９の空乏化により実効的なゲート絶縁膜厚が厚くなったことなどが考えられる。
【００７０】
なお、本実施形態では、ゲート電極として、不純物を含む多結晶シリコン膜を用いたが、金属を含む導電性を有する膜を用いてもよい。例えば、Ａｌ膜、Ｗ膜またはＷＳｉ2 膜などを用いても良い。これらの膜は、例えばメタルＣＶＤ法により形成することができる。
【００７１】
また、本実施形態では、図３の工程において、ＥＳＳ４のチャネル幅方向の一端部および他端部の一部が覆われないように、マスクパターン５を形成したが、一方の端部だけが覆われないようにしても構わない（図１０）。
【００７２】
また、図１１に示すようなマスクパターン５を形成することにより、三つ以上のコンタクトホール１１を自己整合的に形成することも可能である。
【００７３】
（第２の実施形態）
図１２〜図１９は、本発明の第２の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す図である。各図（ｂ）および図（ｃ）は、それぞれ、各図（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示している。
【００７４】
まず、図１２に示すように、シリコン基板２１上にシリコン酸化膜からなるトレンチ形成用のマスクパターン２２を形成し、マスクパターン２２をマスクにしてシリコン基板２１をＲＩＥプロセスによりエッチングし、複数のトレンチ２３を形成する。
【００７５】
マスクパターン２２の作成は、例えば、シリコン基板２１の表面にシリコン酸化膜を熱酸化法により形成する工程と、シリコン基板２１の表面にシリコン酸化膜をＣＶＤ法により堆積する工程と、これらのシリコン酸化膜（熱酸化膜、ＣＶＤ酸化膜）をパターニングする工程とを含む周知のプロセスにより行われる。
【００７６】
シリコン酸化膜からなるマスクパターン２２の代わりに、シリコン窒化膜等の他の絶縁膜またはシリコン酸化膜／シリコン窒化膜等の多層絶縁膜からなるマスクパターンを使用することも可能である。
【００７７】
次に、図１３に示すように、マスクパターン２２を例えばウエットエッチングにより除去し、その後、例えば、水素等の還元性雰囲気中での減圧下での熱処理によりシリコン基板２１を加熱し、シリコン基板２１内に２層の空洞（ＥＳＳ）２４1 ，２４2 を形成する。
【００７８】
ＥＳＳ２４1 およびＥＳＳ２４1 は同じ構造を有する。ＥＳＳ２４1 の両サイドＳ１とＥＳＳ２４2 の両サイドＳ２の位置は、チャネル長方向およびチャネル幅方向のいずれにおいても一致している。
【００７９】
ＥＳＳ２４1 上のシリコン基板２１（ＳＯＮ１）の表面（上面）および裏面（下面）、ならびにＥＳＳ２４2 上のシリコン基板２１（ＳＯＮ２）の表面（上面）および裏面（下面）は、ＭＯＳＦＥＴのチャネルが形成される領域である。さらに、本実施形態の場合、ＳＯＮ１およびＳＯＮ２の側面の一部も、チャネルが形成される領域となる。
【００８０】
また、上述した通り、ＥＳＳ２４1 およびＥＳＳ２４1 の構造および両サイドの位置が同じであるので、ＳＯＮ１の裏面側、ＳＯＮ２の表面側および裏面側に形成されるゲート構造のチャネル長（ゲート長）は同じになる。
【００８１】
ＥＳＳ２４1 ，２４2 の平面パターンは、図１３（ａ）に示すように、縦に長い長方形（長辺方向がチャネル幅方向、短辺方向がチャネル長方向の長方形）であるが、他のパターンでも構わない。
【００８２】
また、ＥＳＳ２４1 ，２４2 の上面（上壁）Ｓは、図１３（ｂ）および図１３（ｃ）に示すように、角部では湾曲しているが、他の部分では平坦になっている。ＥＳＳ２４1 ，２４2 の上面Ｓはチャネルが形成されるシリコン領域であるので、なるべく平坦であることが好ましい。
【００８３】
また、ＥＳＳ２４1 ，２４2 を形成するための熱処理の詳細は、特開２０００−１２８５８号公報に開示されているが、簡単に述べると以下の通りである。すなわち、ＥＳＳ２４1 ，２４2 を形成するための熱処理は、例えば、水素雰囲気中またはシリコンが還元される雰囲気中での１０５０℃、３０秒の熱処理である。
【００８４】
また、上記熱処理により、ＥＳＳ２４1 上のシリコン基板２１の表面の高さが低下する場合には、シリコン基板２１の表面を平滑する処理を行っても良い。この平滑処理（平坦化処理）は、例えば特開２００１−１４４２７６号公報に詳細に開示されているが、簡単に述べると以下の通りである。すなわち、シリコン基板２１の表面を平滑する処理は、例えば、ＣＭＰによりシリコン基板２１の表面を平坦化する工程と、平坦化されたシリコン基板２１の表面を酸化する工程とを含む。
【００８５】
次に、図１４に示すように、シリコン基板２１上にシリコン窒化膜からなる素子分離溝形成用のマスクパターン２５を形成する。マスクパターン２５は、ＥＳＳ２４1 ，２４2 上のシリコン基板２１の表面全体を覆うように形成するのではなく、その一部を残すように形成する。ここでは、図１３（ａ）の平面図に示すように、ＥＳＳ２４1 ，２４2 の一部（チャネル幅方向の両端部）が覆われないようにする。
【００８６】
その後、図１４に示すように、マスクパターン２５をマスクにしてシリコン基板２１をＲＩＥプロセスによりエッチングし、素子分離溝（ＳＴＩ）２６を形成する。素子分離溝２６の形成後は、ＥＳＳ２４1 ，２４2 は閉じた空洞（空間）ではなく、開いた空洞（空間）となる。ＥＳＳ２４1 ，２４2 のチャネル幅方向の端部の上壁が素子分離溝２６によって開口される。
【００８７】
ここで、本実施形態の素子分離溝２６は、従来とは異なり、その一部の底の深さが異なっている。具体的には、マスクパターン２５で覆われていないＥＳＳ２４2 下の領域Ｔの底が他の領域よりも深くなる。これは、エッチングの際に、マスクパターン２５で覆われていないＥＳＳ２４2 下の部分が、ＥＳＳ２４1 ，２４2 の深さ分だけ予めエッチングされているのと同じ状態であるからである。
【００８８】
この段階では、ＭＯＳＦＥＴはまだ完成してないので、本実施形態の素子分離溝２６（素子分離領域）をＥＳＳ２４1 ，２４2 の関係で説明したが、ＭＯＳＦＥＴの完成後は、本実施形態の素子分離領域はＭＯＳＦＥＴ周囲の素子分離溝２６において、その一部の領域が他の領域よりも底が深くなっているという構成を備えていると説明できる。
【００８９】
次に、図１５に示すように、ＨＤＰ−ＣＶＤ法などの異方性のある堆積方法により、素子分離溝２６の埋込み部材として、シリコン酸化膜２７（絶縁体）を全面に堆積する。
【００９０】
次に、図１６に示すように、ＣＭＰプロセスにより、素子分離溝２６の外部のシリコン酸化膜２７を除去し、続いて、マスクパターン２５を除去するとともに、シリコン基板２１上を平坦にする。マスクパターン２５はエッチングにより除去することも可能である。
【００９１】
このようにして、次工程で形成されるＭＯＳＦＥＴを他の素子（例えば、他のダブルゲート構造を含むＭＯＳＦＥＴ）と分離するための素子分離領域が完成する。
【００９２】
ここで、図１６から分かるように、ＥＳＳ２４1 ，２４2 の両側において、シリコン酸化膜２７が埋め込まれていない領域が残る。これは、異方性のある堆積方法により、シリコン酸化膜２７を堆積したからある。ＥＳＳ２４1 ，２４2 の両側にシリコン酸化膜２７が埋め込まれない領域（隙間）ができるのであれば、等方性の成膜法によりシリコン酸化膜２７を形成しても構わない。
【００９３】
次に、図１７に示すように、公知の熱酸化法により、シリコン基板２１の表面上にゲート絶縁膜（熱酸化膜）２８を形成する。
【００９４】
ゲート絶縁膜２８は、図１７に示されるシリコンの露出した全領域に形成されるため、ＳＯＮ１およびＳＯＮ２の上面、側面および下面、ならびにＥＳＳ２４2 の下面（底部）のいずれにも同様に形成される。ＳＯＮ１およびＳＯＮ２の下面は、言い換えれば、ＥＳＳ２４1 およびＥＳＳ２４2 の上面（上壁）である。
【００９５】
このように本実施形態によれば、シリコン基板２１上のゲート絶縁膜（上部ゲート絶縁膜）とシリコン基板２１内のゲート絶縁膜（下部ゲート絶縁膜）とを同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００９６】
ここでは、ゲート絶縁膜２８としては熱酸化膜を用いたが、ラジカルを用いた方法で形成されたシリコン酸化膜、あるいは窒素も含んだシリコン酸窒化膜（ＳｉＯＮ膜）を用いても構わない。さらに、ＭＯＳＦＥＴのＳＯＮ１，２の上面および下面に熱酸化膜を同時に形成し、その後、例えばＳＯＮ１の上面のみに窒化処理を行うなどすることも可能である。すなわち、ＳＯＮ１の下面、ならびにＳＯＮ２の上面および下面に熱酸化膜を形成し、ＳＯＮ１の上面にＳｉＯＮ膜を形成しても構わない。
【００９７】
なお、下部ゲート絶縁膜は、ＥＳＳ２４1 の上面、ならびにＥＳＳ２４2 の上面および下面にあれば十分であり、ＥＳＳ２４1 ，２４2 の内壁全体を塞ぐ必要はない。言い換えれば、下部ゲート絶縁膜は、ＳＯＮ１の下面、ならびにＳＯＮ２の上面および上面にあれば十分である。
【００９８】
次に、図１８に示すように、ゲート絶縁膜２８上に、ゲート電極となる不純物を含む多結晶シリコン膜２９をＣＶＤ法により堆積する。
【００９９】
多結晶シリコン膜２９の堆積時には、ＥＳＳ２４1 ，２４2 の両側のシリコン酸化膜２７が埋め込まれない領域（隙間）からＥＳＳ２４1 ，２４2 内にＳｉ原料ガスが導入する。その結果、ＥＳＳ２４1 ，２４2 の内壁（ゲート絶縁膜２８）上にも多結晶シリコン膜２９は堆積する。このＥＳＳ２４1 ，２４2 の内壁上における多結晶シリコン膜２９の堆積は、上記隙間が多結晶シリコン膜２９で塞がれるまで行われる。
【０１００】
このように本実施形態によれば、上部ゲート電極および下部ゲート電極となる多結晶シリコン膜２９を同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【０１０１】
通常の多結晶シリコンＣＶＤのプロセス条件では、ＥＳＳ２４1 ，２４2 は完全には多結晶シリコン膜２９によって埋め込まれることはない。したがって、ＥＳＳ２４1 ，２４2 の一部はそのまま埋め込まれず最後まで残る。ＥＳＳ２４1 ，２４2 の未充填部分（下部ゲート電極および下部ゲート絶縁膜により満たされてない空間）は、例えば、リーク電流の軽減化に寄与する。多結晶シリコン膜２９のプロセス条件によっては、ＥＳＳ２４1 ，２４2 を完全に埋め込むことも可能である。
【０１０２】
なお、多結晶シリコン膜２９中への不純物のドーピング方法は、通常と同様で構わない。例えば、イオン注入法を用いた場合など、バックゲート側にはイオンは注入されないが、多結晶シリコン中の不純物の拡散係数は単結晶シリコン中のそれよりも約１００倍速いため、イオン注入後に熱処理を行うことで、バックゲート側にも不純物が高濃度に添加された低抵抗の多結晶シリコン膜２９を形成することができる。あるいは、多結晶シリコン膜２９の堆積時に不純物をドーピングする方法を用いてもよい。
【０１０３】
次に、図１９に示すように、多結晶シリコン膜２９を図示しないレジストパターンをマスクにしてエッチングし、ゲート電極を形成する。このとき、シリコン基板２１上の多結晶シリコン膜２９とＥＳＳ２４1 ，２４2 内の多結晶シリコン膜２９とが分断されないようにする。
【０１０４】
このように本実施形態によれば、上部ゲート電極を形成するための多結晶シリコン膜２９のパターニング工程と、下部ゲート電極を形成するための多結晶シリコン膜２９のパターニング工程とが同じパターニング工程となるので、プロセスの簡略を図れるようになる。
【０１０５】
この後は、図１９に示すように、イオン注入とアニールによってソース／ドレイン領域３０を形成する工程等の周知のＭＯＳＦＥＴプロセスを経ることで、ダブルゲート構造を含むＭＯＳＦＥＴが完成する。ソース／ドレイン領域３０の深さは、ＳＯＮ２の上面よりも深くする。
【０１０６】
このように本実施形態によれば、シリコン基板２１上のゲート構造（上部ゲート構造）と、シリコン基板２１内のゲート構造（下部ゲート構造）とを共通のプロセスで同時に形成でき、上部ゲート構造と下部ゲート構造をそれぞれ別のプロセスで形成する従来方法に比べて、極めて簡単なプロセスで、ダブルゲート構造を含むＭＯＳトランジスタを実現できるようになる。
【０１０７】
また、本実施形態のように空洞数が２のＭＯＳトランジスタの場合、ＳＯＮ１の上面に第１のチャネル、ＳＯＮ１の下面に第２のチャネル、ＳＯＮ２の上面に第３のチャネル、ＳＯＮ４の下面に第４のチャネルが形成される。一方、空洞数が１のＭＯＳトランジスタの場合（第１の実施形態）、ＳＯＮの上面および下面にそれぞれ第１および第２のチャネルが形成される。したがって、本実施形態のＭＯＳトランジスタは、空洞数が１のＭＯＳトランジスタに比べて、概略２倍のドレイン電流が流れる。
【０１０８】
また、上述した通り、ＳＯＮ１の裏面側、ＳＯＮ２の表面側および裏面側に形成されるゲート構造のチャネル長（ゲート長）は同じになる。すなわち、通常のＭＯＳトランジスタにもある基板上のゲート構造を除いた、基板内のゲート構造により上下方向に形成される第２〜第４のチャネルは、チャネル長方向およびチャネル幅方向に関して対称性を有する。これは素子特性の向上につながる。
【０１０９】
また、本実施形態によれば、図１８の多結晶シリコン膜２９の堆積時に、ＭＯＳＦＥＴ周囲の素子分離溝２６のうち、底が深くなっている領域内に多結晶シリコン膜２９が堆積される。上記多結晶シリコン膜２９下の素子分離溝２６内にはシリコン酸化膜２７の一部が設けられている。
【０１１０】
その結果、ＳＯＮ１およびＳＯＮ２の側面上のゲート絶縁膜８上に多結晶シリコン膜２９（側部ゲート電極）が形成される。これにより、ＳＯＮ１およびＳＯＮ２の側壁にもチャネルが形成されることになる。
【０１１１】
したがって、もともとはダブルゲート構造の形成を目的としたプロセスによって、結果的に、ＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれる構造、つまりゲートオールアラウンド構造を含むＭＯＳトランジスタが形成される。
【０１１２】
ただし、本実施形態の場合、ＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板２１）の全てが、ゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造ではない。すなわち、チャネル幅方向の断面におけるＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板２１）が、ゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造である。
【０１１３】
なお、純粋のダブルゲート構造は、例えば、ＳＯＮ１およびＳＯＮ２の側壁上の多結晶シリコン膜９を例えばエッチングにより除去することにより得られる。
【０１１４】
このように本実施形態によれば、ＭＯＳＦＥＴの活性領域（ＳＯＮ１およびＳＯＮ２）の上面および下面のみならず、側面にもチャネルが形成されるので、電流駆動能力の向上が図れる。
【０１１５】
また、本実施形態によれば、ＳＯＮ１およびＳＯＮ２の上面のゲート電極２９（上部ゲート電極）および下面のゲート電極２９（下部ゲート電極）が、図１９に示すように、ダブルゲート構造を含むＭＯＳＦＥＴの両側の二つのコンタクトホール３１にて２箇所で繋がっていることにより、ゲートの寄生抵抗の低減化を図れる。
【０１１６】
また、本実施形態によれば、上部ゲート電極と下部ゲート電極とを繋ぐコンタクトホール３１を自己整合的に形成することができるので、合わせずれ対策用の領域を確保する必要がない。すなわち、本実施形態のダブルゲート構造の導入に際して、チップ面積の増加の問題はない。
【０１１７】
なお、上部ゲート電極と下部ゲート電極は一体形成されたものであるが、それぞれ物理的に別のものとすることも可能である。ただし、この場合、上部ゲート電極と下部ゲート電極に同じ電圧を同時に印加するための構造を形成する必要がある。
【０１１８】
したがって、基本的には、上部ゲート電極および下部ゲート電極は、一体形成されたものであることが好ましい。このような一体形成されたゲート電極２９は、上述したように、本実施形態の方法で容易に形成することができる。
【０１１９】
また、本実施形態のダブルゲート構造を含むＭＯＳＦＥＴおよび従来のバルクＭＯＳＦＥＴのＩｄ−Ｖｇ特性を調べたところ、ドレイン電流値が約３．８倍となっていることが確認された。
【０１２０】
本実施形態のダブルゲート構造を含むＭＯＳＦＥＴのドレイン電流が、従来のバルクＭＯＳＦＥＴのそれの４倍とならなかった理由としては、バックゲート側のゲート長が実効的に長めであったこと、あるいはバックゲート側のゲート電極２９の不純物濃度が十分に高くなく、ゲート電極（多結晶シリコン膜）２９の空乏化により実効的なゲート絶縁膜厚が厚くなったことなどが考えられる。
【０１２１】
本実施形態でも、第１の実施形態と同様の変形が可能である。さらに、本実施形態では、２層の空洞を用いたダブルゲート構造を含むＭＯＳＦＥＴについて説明したが、３層以上の空洞を用いたダブルゲート構造あるいはオールアラウンド構造を含むＭＯＳＦＥＴについても同様に実施できる。
【０１２２】
なお、第１および第２の実施形態では、チャネルタイプについては特に言及しなかったが、本発明はｎチャネルおよびｐチャネルのいずれのダブルゲート型ＭＯＳＦＥＴにも適用できる。基本的には、ソース／ドレイン領域等において使用されるドーパントのタイプを、ｎチャネルとｐチャネルとでは逆にすれば良い。
【０１２３】
また、ｎチャネルおよびｎチャネルのダブルゲート型ＭＯＳＦＥＴを同一基板上に形成しても構わない。さらに、ｎチャネルおよびｎチャネルのダブルゲート型ＭＯＳＦＥＴにより、ＣＭＯＳを構成しても構わない。
【０１２４】
また、本発明が適用されたダブルゲート型ＭＯＳＦＥＴは、ＤＲＡＭ等のメモリにおけるスイッチング素子にも使用することもできる。
【０１２５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１２７】
【発明の効果】
以上詳説したように本発明によれば、容易に形成することができるマルチゲート構造を含む半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図２】 図１に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図３】 図２に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図４】 図３に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図５】 図４に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図６】 図５に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図７】 図６に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図８】 図７に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図９】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴおよび従来のバルクＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示す図。
【図１０】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴの変形例を示す平面図。
【図１１】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴの他の変形例を示す平面図。
【図１２】 本発明の第２の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１３】 図１２に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１４】 図１３に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１５】 図１４に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１６】 図１５に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１７】 図１６に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１８】 図１７に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１９】 図１８に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【符号の説明】
１，２１…シリコン基板、２，２２…マスクパターン、３，２３…トレンチ、４，２４1 ，２４2 …空洞、５，２５…マスクパターン、６，２６…素子分離溝、７，２７…シリコン酸化膜、８．２８…ゲート絶縁膜、９，２９…ゲート電極、１０，３０…ソース／ドレイン領域、１１，３１…コンタクトホール。
【発明の属する技術分野】
本発明は、ダブルゲート構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの動作特性の指標の一つとして、電流駆動能力がある。電流駆動能力の向上は、従来より、素子の微細化により達成されている。ＭＯＳＦＥＴのゲート長は、既に０．１３μｍ程度まで微細化が進んでいる。現在、一層の微細化を実現するための半導体プロセスの研究開発が進められている。しかし、この種の半導体プロセスを実現することは、技術的に困難であるばかりか、開発コストの点でも困難である。
【０００３】
そこで、微細化以外の手法で、電流駆動能力等の動作特性を高めることが求められている。その手法の一つとして、所謂ダブルゲート構造あるいはゲートオールアラウンド構造の導入が提案されている。ダブルゲート構造とは、半導体活性層の表面側だけではなく、裏面側にもチャネルが形成される構造のことをいう。ダブルゲート構造を用いることで、ドレイン電流が概略２倍となるので、電流駆動能力は飛躍的に向上する。
【０００４】
ダブルゲート構造を含むＭＯＳＦＥＴを実現するためには、裏面側（バックゲート側）にもゲート構造（ゲート電極／ゲート絶縁膜／半導体層）を形成する必要がある。
【０００５】
しかし、裏面側にゲート構造を形成することは、技術的に非常に困難である。さらに、従来の技術では、プロセスが複雑な方法でしかダブルゲート構造を実現することができない（例えば、特許文献１）。その結果、ダブルゲート構造を含むＭＯＳＦＥＴは、現在まで実用化に至っていない。
【０００６】
一方、ゲートオールアラウンド構造を含むＭＯＳＦＥＴに関しては、チャネル領域の周囲をゲート電極でくるんだ構造を含むＭＯＳＦＥＴが報告されている（非特許文献１）。上記ＭＯＳＦＥＴのプロセスは、ＳｉＧｅの堆積工程、該ＳｉＧｅのエッチング工程などを含む。その結果、上記プロセスは複雑になる。また、上記ＭＯＳＦＥＴの裏面側のゲート電極の幅の調整は、困難であるという問題がある。
【０００７】
なお、ダブルゲート構造に類似した構造を含むＭＯＳトランジスタが知られている（特許文献２，３）。
【０００８】
特許文献２の図１１等には、ダブルゲート構造を含むＭＯＳトランジスタに見えるデバイスが開示されている。しかし、裏面側のポリシリコン１１０はどことも電気的に接続されていない。さらに、段落００３７の記載によれば、ポリシリコン１１０は、単に熱伝導度を高めてセルフヒーティングを抑止するのに使用されているのにすぎないことが分かる。
【０００９】
特許文献３の図８（ｂ）等には、ダブルゲート構造に近い構造が提示されている。しかし、上記構造は、図８（ｃ）から明らかなように基板内に埋め込まれているものが絶縁膜であり、ダブルゲート構造とはなっていない。
【００１０】
【特許文献１】
特願平１１−１１３６５３号公報 ※校閲後の特許文献は公開されていないので、校閲前の文献に戻しました。
【００１１】
【特許文献２】
特開２００３−３１７９９号公報
【００１２】
【特許文献３】
特開２０００−１２８５８号公報
【００１３】
【非特許文献１】
S. Monfey et al., 2002 Symposium on VLSI Technology, 11.4, Digest of Technical Papers p.108
【００１４】
【発明が解決しようとする課題】
上述の如く、ＭＯＳＦＥＴの電流駆動能力を素子の微細化に頼らずに達成する手法として、ダブルゲート構造またはオールアランウド構造などの構造を導入することが知られている。しかし、この種のゲート電極をチャネルの両面に形成した構造は形成することが非常に困難である。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、容易に形成することができるダブルゲート構造またはゲートオールアラウンド構造を含む半導体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、空洞を含む半導体基板と、前記半導体基板上に設けられ、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面、前記裏面側が前記空洞の上壁であるダブルゲート構造を含むＭＯＳＦＥＴと、前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含み、前記ＭＯＳＦＥＴを他の素子と分離する素子分離領域であって、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の端部側の領域は、前記空洞の端部上の前記半導体基板を貫通して、前記半導体基板で構成された前記半導体活性層に側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなっている素子分離領域とを具備してなり、前記ＭＯＳＦＥＴは、前記半導体活性層の前記裏面に設けられた下部ゲート電極と、前記半導体活性層の前記表面に設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする。
【００１８】
本発明に係る半導体装置によれば、以下の本発明に係る半導体装置の製造方法により、容易に製造することができる。
【００１９】
また、本発明に係る半導体装置の製造方法は、半導体基板内に空洞を形成する工程と、前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含む素子分離領域を形成する工程と、前記半導体基板に前記素子分離領域により他の素子と分離され、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面、前記裏面側が前記空洞の上壁であるダブルゲート構造を含むＭＯＳＦＥＴを形成する工程とを有する半導体装置の製造方法であって、前記素子分離領域を形成する工程は、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記空洞の端部の上壁に開口が形成されるとともに、前記半導体基板で構成された前記半導体活性層に側面が形成されるように、前記半導体基板の表面をエッチングすることにより、前記溝を形成する工程であって、前記チャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の前記端部側の領域は、前記開口および前記側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなる工程と、前記空洞を塞がずに前記溝内に前記絶縁体を形成する工程とを含み、前記ＭＯＳＦＥＴは、前記半導体活性層の前記裏面に設けられた下部ゲート電極と、前記半導体活性層の前記表面に設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする。
【００２０】
本発明に係る半導体装置の製造方法によれば、バックゲート側のゲート電極となる導電性を有する膜と、表面側のゲート電極となる導電性を有する膜とを同一の工程で形成することができるので、ダブルゲート構造を容易に形成することができるようになる。
【００２１】
さらに、ゲート絶縁膜を酸化または窒化等の半導体基板表面の改質により形成する場合、バックゲート側と表面側のゲート絶縁膜を同一の工程で形成することができるので、ダブルゲート構造をさらに容易に形成することができるようになる。
【００２２】
また、バックゲート側のゲート電極を形成するための領域を、本来のＭＯＳＦＥＴの形成領域とは別に確保する必要がないので、チップ面積の増大を招くことはない。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２５】
（第１の実施形態）
図１〜図８は、本発明の第１の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す図である。各図（ｂ）および図（ｃ）は、それぞれ、各図（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示している。
【００２６】
まず、図１に示すように、シリコン基板１上にシリコン酸化膜からなるトレンチ形成用のマスクパターン２を形成し、マスクパターン２をマスクにしてシリコン基板１をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングし、複数のトレンチ３を形成する。
【００２７】
マスクパターン２の作成は、例えば、シリコン基板１の表面にシリコン酸化膜を熱酸化法により形成する工程と、シリコン基板１の表面にシリコン酸化膜をＣＶＤ法により堆積する工程と、これらのシリコン酸化膜（熱酸化膜、ＣＶＤ酸化膜）をパターニングする工程とを含む周知のプロセスにより行われる。
【００２８】
シリコン酸化膜からなるマスクパターン２の代わりに、シリコン窒化膜等の他の絶縁膜またはシリコン酸化膜／シリコン窒化膜等の多層絶縁膜からなるマスクパターンを使用することも可能である。
【００２９】
次に、図２に示すように、マスクパターン２を例えばウエットエッチングにより除去し、その後、例えば、水素等の還元性雰囲気中での減圧下での熱処理によりシリコン基板１を加熱し、シリコン基板１内に空洞（ＥＳＳ: Empty Space in
Silicon）４を形成する。
【００３０】
ＥＳＳ４上のシリコン基板１（ＳＯＮ: Silicon On Nothing）の表面（上面）および裏面（下面）がＭＯＳＦＥＴのチャネルが形成される領域である。さらに、本実施形態の場合、ＳＯＮの側面の一部もチャネルが形成される領域となる。
【００３１】
ＥＳＳ４の平面パターンは、図２（ａ）に示すように、縦に長い長方形（長辺方向がチャネル幅方向、短辺方向がチャネル長方向の長方形）であるが、他のパターンでも構わない。
【００３２】
また、ＥＳＳ４の上面（上壁）Ｓは、図２（ｂ）および図２（ｃ）に示すように、角部では湾曲しているが、他の部分では平坦になっている。ＥＳＳ４の上面Ｓはチャネルが形成されるシリコン領域であるので、なるべく平坦であることが好ましい。
【００３３】
また、ＥＳＳ４を形成するための熱処理の詳細は、特開２０００−１２８５８号公報に開示されているが、簡単に述べると以下の通りである。すなわち、ＥＳＳ４を形成するための熱処理は、例えば、３００Ｔｏｒｒ、１１００℃、１分間の水素雰囲気中での熱処理である。
【００３４】
また、上記熱処理により、ＥＳＳ４上のシリコン基板１の表面の高さが低下する場合には、シリコン基板１の表面を平滑する処理を行っても良い。この平滑処理（平坦化処理）は、例えば特開２００１−１４４２７６号公報に詳細に開示されているが、簡単に述べると以下の通りである。すなわち、シリコン基板１の表面を平滑する処理は、例えば、ＣＭＰ（Chemical Mechanical Polishing）によりシリコン基板１の表面を平坦化する工程と、平坦化されたシリコン基板１の表面を酸化する工程とを含む。
【００３５】
次に、図３に示すように、シリコン基板１上にシリコン窒化膜からなる素子分離溝形成用のマスクパターン５を形成する。マスクパターン５は、ＥＳＳ４上のシリコン基板１の表面全体を覆うように形成するのではなく、その一部を残すように形成する。ここでは、図３（ａ）の平面図に示すように、ＥＳＳ４の一部（チャネル幅方向の両端部）が覆われないようにする。
【００３６】
その後、図３に示すように、マスクパターン５をマスクにしてシリコン基板１をＲＩＥプロセスによりエッチングし、素子分離溝（ＳＴＩ: Shallow Trench Isolation）６を形成する。素子分離溝６の形成後は、ＥＳＳ４は閉じた空洞（空間）ではなく、開いた空洞（空間）となる。ＥＳＳ４のチャネル幅方向の端部の上壁が素子分離溝６によって開口される。
【００３７】
ここで、本実施形態の素子分離溝６は、従来とは異なり、その一部の底の深さが異なっている。具体的には、マスクパターン５で覆われていないＥＳＳ４下の領域Ｔの底が他の領域よりも深くなる。これは、エッチングの際に、マスクパターン５で覆われていないＥＳＳ４下の部分が、ＥＳＳ４の深さ分だけ予めエッチングされているのと同じ状態であるからである。
【００３８】
この段階では、ＭＯＳＦＥＴはまだ完成してないので、本実施形態の素子分離溝６（素子分離領域）をＥＳＳ４の関係で説明したが、ＭＯＳＦＥＴの完成後は、本実施形態の素子分離領域はＭＯＳＦＥＴ周囲の素子分離溝６において、その一部の領域が他の領域よりも底が深くなっているという構成を備えていると説明できる。
【００３９】
次に、図４に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法などの異方性のある堆積方法により、素子分離溝６の埋込み部材として、シリコン酸化膜７（絶縁体）を全面に堆積する。
【００４０】
ここで、ＨＤＰ−ＣＶＤなどの異方性にある堆積法が用いられているので、急峻な勾配を有する領域上にはシリコン酸化物は堆積されず、その結果、素子分離溝６の深い領域の内側壁上にはシリコン酸化物は堆積されない。したがって、図４に示すように、素子分離に必要な十分な形状を有し、かつ、ＳＯＮの間口が塞がれない形状を有するシリコン酸化膜７の堆積が可能となる。
【００４１】
次に、図５に示すように、ＣＭＰプロセスにより、素子分離溝６の外部のシリコン酸化膜７を除去し、続いて、マスクパターン５を除去するとともに、シリコン基板１上を平坦にする。マスクパターン５はエッチングにより除去することも可能である。
【００４２】
このようにして、次工程で形成されるＭＯＳＦＥＴを他の素子（例えば、他のダブルゲート構造を含むＭＯＳＦＥＴ）と分離するための素子分離領域が完成する。
【００４３】
ここで、図５から分かるように、ＥＳＳ４の両側において、シリコン酸化膜７が埋め込まれていない領域が残る。これは、異方性のある堆積方法により、シリコン酸化膜７を堆積したからある。ＥＳＳ４の両側にシリコン酸化膜７が埋め込まれない領域（隙間）ができるのであれば、等方性の成膜法によりシリコン酸化膜７を形成しても構わない。
【００４４】
次に、図６に示すように、公知の熱酸化法により、シリコン基板１の表面上にゲート絶縁膜（熱酸化膜）８を形成する。
【００４５】
ゲート絶縁膜８は、図６に示されるシリコンの露出した全領域に形成されるため、ＳＯＮの上面、側面および下面、ならびにＥＳＳ４の下面（底部）のいずれにも同様に形成される。ＳＯＮの下面は、言い換えれば、ＥＳＳ４の上面（上壁）である。
【００４６】
このように本実施形態によれば、シリコン基板１上のゲート絶縁膜（上部ゲート絶縁膜）とシリコン基板１内のゲート絶縁膜（下部ゲート絶縁膜）とを同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００４７】
ここでは、ゲート絶縁膜８としては熱酸化膜を用いたが、ラジカルを用いた方法で形成されたシリコン酸化膜、あるいは窒素も含んだシリコン酸窒化膜（ＳｉＯＮ膜）を用いても構わない。さらに、ＭＯＳＦＥＴの活性領域（ＳＯＮ）の上面、下面に熱酸化膜を同時に形成し、その後、例えば上面のみに窒化処理を行うなどすることも可能である。すなわち、下面に熱酸化膜、上面にＳｉＯＮ膜を形成しても構わない。
【００４８】
なお、下部ゲート絶縁膜は、シリコン基板１上のゲート電極（上部ゲート電極）下のシリコン基板と、シリコン基板１内のゲート電極（下部ゲート電極）との間にあれば十分であり、ＥＳＳ４の内壁全体を塞ぐ必要はない。
【００４９】
次に、図７に示すように、ゲート絶縁膜８上に、ドーパントとなる不純物を含んだ、ゲート電極となる多結晶シリコン膜９をＣＶＤ法により堆積する。
【００５０】
多結晶シリコン膜９の堆積時には、ＥＳＳ４の両側のシリコン酸化膜７が埋め込まれない領域（隙間）からＥＳＳ４内にＳｉ原料ガスが導入し、ＥＳＳ４の内壁（ゲート絶縁膜８）上にも多結晶シリコン膜９は堆積する。このＥＳＳ４の内壁上における多結晶シリコン膜９の堆積は、上記隙間が多結晶シリコン膜９で塞がれるまで行われる。
【００５１】
このように本実施形態によれば、上部ゲート電極および下部ゲート電極となる多結晶シリコン膜９を同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００５２】
通常の多結晶シリコンＣＶＤのプロセス条件では、ＥＳＳ４は完全には多結晶シリコン膜９によって埋め込まれることはない。したがって、ＥＳＳ４の一部はそのまま埋め込まれず最後まで残る。ＥＳＳ４の未充填部分（下部ゲート電極および下部ゲート絶縁膜により満たされてない空間）は、例えば、リーク電流の軽減化に寄与する。多結晶シリコン膜９のプロセス条件によっては、ＥＳＳ４を完全に埋め込むことも可能である。
【００５３】
なお、多結晶シリコン膜９中への不純物のドーピング方法は、通常と同様で構わない。例えば、イオン注入法を用いた場合など、バックゲート側にはイオンは注入されないが、多結晶シリコン中の不純物の拡散係数は単結晶シリコン中のそれよりも約１００倍速いため、イオン注入後に熱処理を行うことで、バックゲート側にも不純物が高濃度に添加された低抵抗の多結晶シリコン膜９を形成することができる。あるいは、多結晶シリコン膜９の堆積時に不純物をドーピングする方法を用いてもよい。
【００５４】
次に、図８に示すように、多結晶シリコン膜９を図示しないレジストパターンをマスクにしてエッチングし、ゲート電極を形成する。このとき、シリコン基板１上の多結晶シリコン膜９とＥＳＳ４内の多結晶シリコン膜９とが分断されないようにする。
【００５５】
このように本実施形態によれば、上部ゲート電極を形成するための多結晶シリコン膜９のパターニング工程と、下部ゲート電極を形成するための多結晶シリコン膜９のパターニング工程とが同じパターニング工程となるので、プロセスの簡略を図れるようになる。
【００５６】
この後は、図８に示すように、イオン注入とアニールによってソース／ドレイン領域１０を形成する工程等の周知のＭＯＳＦＥＴプロセスを経ることで、ダブルゲート構造を含むＭＯＳＦＥＴが完成する。
【００５７】
このように本実施形態によれば、シリコン基板１上のゲート絶縁膜およびゲート電極を含むゲート構造（上部ゲート構造）と、シリコン基板１内のゲート絶縁膜およびゲート電極を含むゲート構造（下部ゲート構造）とを共通のプロセスで同時に形成でき、上部ゲート構造と下部ゲート構造をそれぞれ別のプロセスで形成する従来方法に比べて、極めて簡単なプロセスで、ダブルゲート構造を含むＭＯＳトランジスタを実現できるようになる。
【００５８】
また、本実施形態によれば、図７の多結晶シリコン膜９の堆積時に、ＭＯＳＦＥＴ周囲の素子分離溝６のうち、底が深くなっている領域内に多結晶シリコン膜９が堆積される。上記多結晶シリコン膜９下の素子分離溝６内にはシリコン酸化膜７の一部が設けられている。
【００５９】
その結果、ＳＯＮの側面上のゲート絶縁膜８上に多結晶シリコン膜９（側部ゲート電極）が形成される。これにより、ＳＯＮの側壁にもチャネルが形成されることになる。
【００６０】
したがって、もともとはダブルゲート構造の形成を目的としたプロセスによって、結果的に、ＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれる構造、つまりゲートオールアラウンド構造（ダブルゲート構造を含むゲート構造）を含むＭＯＳトランジスタが形成される。このことは、図８（ｃ）のチャネル幅方向の断面図から明らかなように、ＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造が形成できることを意味している。
【００６１】
ただし、本実施形態の場合、ＳＯＮ周囲のシリコン領域（シリコン基板１）の全てがゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造ではない。すなわち、チャネル幅方向の断面におけるＳＯＮ周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造である。
【００６２】
なお、純粋のダブルゲート構造は、例えば、ＳＯＮの側壁上の多結晶シリコン膜９を例えばエッチングにより除去することにより得られる。
【００６３】
このように本実施形態によれば、ＭＯＳＦＥＴの活性領域（ＳＯＮ）の上面および下面のみならず、側面にもチャネルが形成されるので、電流駆動能力の向上が図れる。
【００６４】
また、本実施形態によれば、ＳＯＮの上面のゲート電極９（上部ゲート電極）および下面のゲート電極９（下部ゲート電極）が、図８に示すように、ダブルゲート構造を含むＭＯＳＦＥＴの両側の二つのコンタクトホール１１にて２箇所で繋がっていることにより、ゲートの寄生抵抗の低減化を図れる。
【００６５】
また、本実施形態によれば、上部ゲート電極と下部ゲート電極とを繋ぐコンタクトホール１１を自己整合的に形成することができるので、合わせずれ対策用の領域を確保する必要がない。すなわち、本実施形態のダブルゲート構造の導入に際して、チップ面積の増加の問題はない。
【００６６】
なお、上部ゲート電極と下部ゲート電極は一体形成されたものであるが、それぞれ物理的に別のものとすることも可能である。ただし、この場合、上部ゲート電極と下部ゲート電極に同じ電圧を同時に印加するための構造を形成する必要がある。
【００６７】
したがって、基本的には、上部ゲート電極および下部ゲート電極は、一体形成されたものであることが好ましい。このような一体形成されたゲート電極９は、上述したように、本実施形態の方法で容易に形成することができる。
【００６８】
また、本実施形態のダブルゲート構造を含むＭＯＳＦＥＴ（ＳＯＮ）および従来のバルクＭＯＳＦＥＴ（ｂｕｌｋ）のＩｄ−Ｖｇ特性を調べた。その結果を図９に示す。図９から、本実施形態のＭＯＳＦＥＴのドレイン電流値は、従来のＭＯＳＦＥＴのそれの約１．８倍となっていることが確認された。図９（ａ）はドレイン電圧の絶対値が０．０５Ｖ、図９（ｂ）はドレイン電圧の絶対値が１．５Ｖの場合の結果を示している。また、ＳＯＮの厚さは２２ｎｍとした。
【００６９】
本実施形態のダブルゲート構造を含むＭＯＳＦＥＴのドレイン電流が、従来のＭＯＳＦＥＴのそれの２倍とならなかった理由としては、バックゲート側のゲート長が実効的に長めであったこと、あるいはバックゲート側のゲート電極９の不純物濃度が十分に高くなく、ゲート電極（多結晶シリコン膜）９の空乏化により実効的なゲート絶縁膜厚が厚くなったことなどが考えられる。
【００７０】
なお、本実施形態では、ゲート電極として、不純物を含む多結晶シリコン膜を用いたが、金属を含む導電性を有する膜を用いてもよい。例えば、Ａｌ膜、Ｗ膜またはＷＳｉ2 膜などを用いても良い。これらの膜は、例えばメタルＣＶＤ法により形成することができる。
【００７１】
また、本実施形態では、図３の工程において、ＥＳＳ４のチャネル幅方向の一端部および他端部の一部が覆われないように、マスクパターン５を形成したが、一方の端部だけが覆われないようにしても構わない（図１０）。
【００７２】
また、図１１に示すようなマスクパターン５を形成することにより、三つ以上のコンタクトホール１１を自己整合的に形成することも可能である。
【００７３】
（第２の実施形態）
図１２〜図１９は、本発明の第２の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す図である。各図（ｂ）および図（ｃ）は、それぞれ、各図（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示している。
【００７４】
まず、図１２に示すように、シリコン基板２１上にシリコン酸化膜からなるトレンチ形成用のマスクパターン２２を形成し、マスクパターン２２をマスクにしてシリコン基板２１をＲＩＥプロセスによりエッチングし、複数のトレンチ２３を形成する。
【００７５】
マスクパターン２２の作成は、例えば、シリコン基板２１の表面にシリコン酸化膜を熱酸化法により形成する工程と、シリコン基板２１の表面にシリコン酸化膜をＣＶＤ法により堆積する工程と、これらのシリコン酸化膜（熱酸化膜、ＣＶＤ酸化膜）をパターニングする工程とを含む周知のプロセスにより行われる。
【００７６】
シリコン酸化膜からなるマスクパターン２２の代わりに、シリコン窒化膜等の他の絶縁膜またはシリコン酸化膜／シリコン窒化膜等の多層絶縁膜からなるマスクパターンを使用することも可能である。
【００７７】
次に、図１３に示すように、マスクパターン２２を例えばウエットエッチングにより除去し、その後、例えば、水素等の還元性雰囲気中での減圧下での熱処理によりシリコン基板２１を加熱し、シリコン基板２１内に２層の空洞（ＥＳＳ）２４1 ，２４2 を形成する。
【００７８】
ＥＳＳ２４1 およびＥＳＳ２４1 は同じ構造を有する。ＥＳＳ２４1 の両サイドＳ１とＥＳＳ２４2 の両サイドＳ２の位置は、チャネル長方向およびチャネル幅方向のいずれにおいても一致している。
【００７９】
ＥＳＳ２４1 上のシリコン基板２１（ＳＯＮ１）の表面（上面）および裏面（下面）、ならびにＥＳＳ２４2 上のシリコン基板２１（ＳＯＮ２）の表面（上面）および裏面（下面）は、ＭＯＳＦＥＴのチャネルが形成される領域である。さらに、本実施形態の場合、ＳＯＮ１およびＳＯＮ２の側面の一部も、チャネルが形成される領域となる。
【００８０】
また、上述した通り、ＥＳＳ２４1 およびＥＳＳ２４1 の構造および両サイドの位置が同じであるので、ＳＯＮ１の裏面側、ＳＯＮ２の表面側および裏面側に形成されるゲート構造のチャネル長（ゲート長）は同じになる。
【００８１】
ＥＳＳ２４1 ，２４2 の平面パターンは、図１３（ａ）に示すように、縦に長い長方形（長辺方向がチャネル幅方向、短辺方向がチャネル長方向の長方形）であるが、他のパターンでも構わない。
【００８２】
また、ＥＳＳ２４1 ，２４2 の上面（上壁）Ｓは、図１３（ｂ）および図１３（ｃ）に示すように、角部では湾曲しているが、他の部分では平坦になっている。ＥＳＳ２４1 ，２４2 の上面Ｓはチャネルが形成されるシリコン領域であるので、なるべく平坦であることが好ましい。
【００８３】
また、ＥＳＳ２４1 ，２４2 を形成するための熱処理の詳細は、特開２０００−１２８５８号公報に開示されているが、簡単に述べると以下の通りである。すなわち、ＥＳＳ２４1 ，２４2 を形成するための熱処理は、例えば、水素雰囲気中またはシリコンが還元される雰囲気中での１０５０℃、３０秒の熱処理である。
【００８４】
また、上記熱処理により、ＥＳＳ２４1 上のシリコン基板２１の表面の高さが低下する場合には、シリコン基板２１の表面を平滑する処理を行っても良い。この平滑処理（平坦化処理）は、例えば特開２００１−１４４２７６号公報に詳細に開示されているが、簡単に述べると以下の通りである。すなわち、シリコン基板２１の表面を平滑する処理は、例えば、ＣＭＰによりシリコン基板２１の表面を平坦化する工程と、平坦化されたシリコン基板２１の表面を酸化する工程とを含む。
【００８５】
次に、図１４に示すように、シリコン基板２１上にシリコン窒化膜からなる素子分離溝形成用のマスクパターン２５を形成する。マスクパターン２５は、ＥＳＳ２４1 ，２４2 上のシリコン基板２１の表面全体を覆うように形成するのではなく、その一部を残すように形成する。ここでは、図１３（ａ）の平面図に示すように、ＥＳＳ２４1 ，２４2 の一部（チャネル幅方向の両端部）が覆われないようにする。
【００８６】
その後、図１４に示すように、マスクパターン２５をマスクにしてシリコン基板２１をＲＩＥプロセスによりエッチングし、素子分離溝（ＳＴＩ）２６を形成する。素子分離溝２６の形成後は、ＥＳＳ２４1 ，２４2 は閉じた空洞（空間）ではなく、開いた空洞（空間）となる。ＥＳＳ２４1 ，２４2 のチャネル幅方向の端部の上壁が素子分離溝２６によって開口される。
【００８７】
ここで、本実施形態の素子分離溝２６は、従来とは異なり、その一部の底の深さが異なっている。具体的には、マスクパターン２５で覆われていないＥＳＳ２４2 下の領域Ｔの底が他の領域よりも深くなる。これは、エッチングの際に、マスクパターン２５で覆われていないＥＳＳ２４2 下の部分が、ＥＳＳ２４1 ，２４2 の深さ分だけ予めエッチングされているのと同じ状態であるからである。
【００８８】
この段階では、ＭＯＳＦＥＴはまだ完成してないので、本実施形態の素子分離溝２６（素子分離領域）をＥＳＳ２４1 ，２４2 の関係で説明したが、ＭＯＳＦＥＴの完成後は、本実施形態の素子分離領域はＭＯＳＦＥＴ周囲の素子分離溝２６において、その一部の領域が他の領域よりも底が深くなっているという構成を備えていると説明できる。
【００８９】
次に、図１５に示すように、ＨＤＰ−ＣＶＤ法などの異方性のある堆積方法により、素子分離溝２６の埋込み部材として、シリコン酸化膜２７（絶縁体）を全面に堆積する。
【００９０】
次に、図１６に示すように、ＣＭＰプロセスにより、素子分離溝２６の外部のシリコン酸化膜２７を除去し、続いて、マスクパターン２５を除去するとともに、シリコン基板２１上を平坦にする。マスクパターン２５はエッチングにより除去することも可能である。
【００９１】
このようにして、次工程で形成されるＭＯＳＦＥＴを他の素子（例えば、他のダブルゲート構造を含むＭＯＳＦＥＴ）と分離するための素子分離領域が完成する。
【００９２】
ここで、図１６から分かるように、ＥＳＳ２４1 ，２４2 の両側において、シリコン酸化膜２７が埋め込まれていない領域が残る。これは、異方性のある堆積方法により、シリコン酸化膜２７を堆積したからある。ＥＳＳ２４1 ，２４2 の両側にシリコン酸化膜２７が埋め込まれない領域（隙間）ができるのであれば、等方性の成膜法によりシリコン酸化膜２７を形成しても構わない。
【００９３】
次に、図１７に示すように、公知の熱酸化法により、シリコン基板２１の表面上にゲート絶縁膜（熱酸化膜）２８を形成する。
【００９４】
ゲート絶縁膜２８は、図１７に示されるシリコンの露出した全領域に形成されるため、ＳＯＮ１およびＳＯＮ２の上面、側面および下面、ならびにＥＳＳ２４2 の下面（底部）のいずれにも同様に形成される。ＳＯＮ１およびＳＯＮ２の下面は、言い換えれば、ＥＳＳ２４1 およびＥＳＳ２４2 の上面（上壁）である。
【００９５】
このように本実施形態によれば、シリコン基板２１上のゲート絶縁膜（上部ゲート絶縁膜）とシリコン基板２１内のゲート絶縁膜（下部ゲート絶縁膜）とを同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【００９６】
ここでは、ゲート絶縁膜２８としては熱酸化膜を用いたが、ラジカルを用いた方法で形成されたシリコン酸化膜、あるいは窒素も含んだシリコン酸窒化膜（ＳｉＯＮ膜）を用いても構わない。さらに、ＭＯＳＦＥＴのＳＯＮ１，２の上面および下面に熱酸化膜を同時に形成し、その後、例えばＳＯＮ１の上面のみに窒化処理を行うなどすることも可能である。すなわち、ＳＯＮ１の下面、ならびにＳＯＮ２の上面および下面に熱酸化膜を形成し、ＳＯＮ１の上面にＳｉＯＮ膜を形成しても構わない。
【００９７】
なお、下部ゲート絶縁膜は、ＥＳＳ２４1 の上面、ならびにＥＳＳ２４2 の上面および下面にあれば十分であり、ＥＳＳ２４1 ，２４2 の内壁全体を塞ぐ必要はない。言い換えれば、下部ゲート絶縁膜は、ＳＯＮ１の下面、ならびにＳＯＮ２の上面および上面にあれば十分である。
【００９８】
次に、図１８に示すように、ゲート絶縁膜２８上に、ゲート電極となる不純物を含む多結晶シリコン膜２９をＣＶＤ法により堆積する。
【００９９】
多結晶シリコン膜２９の堆積時には、ＥＳＳ２４1 ，２４2 の両側のシリコン酸化膜２７が埋め込まれない領域（隙間）からＥＳＳ２４1 ，２４2 内にＳｉ原料ガスが導入する。その結果、ＥＳＳ２４1 ，２４2 の内壁（ゲート絶縁膜２８）上にも多結晶シリコン膜２９は堆積する。このＥＳＳ２４1 ，２４2 の内壁上における多結晶シリコン膜２９の堆積は、上記隙間が多結晶シリコン膜２９で塞がれるまで行われる。
【０１００】
このように本実施形態によれば、上部ゲート電極および下部ゲート電極となる多結晶シリコン膜２９を同一のプロセスにより同時に形成でき、プロセスの簡略を図れるようになる。
【０１０１】
通常の多結晶シリコンＣＶＤのプロセス条件では、ＥＳＳ２４1 ，２４2 は完全には多結晶シリコン膜２９によって埋め込まれることはない。したがって、ＥＳＳ２４1 ，２４2 の一部はそのまま埋め込まれず最後まで残る。ＥＳＳ２４1 ，２４2 の未充填部分（下部ゲート電極および下部ゲート絶縁膜により満たされてない空間）は、例えば、リーク電流の軽減化に寄与する。多結晶シリコン膜２９のプロセス条件によっては、ＥＳＳ２４1 ，２４2 を完全に埋め込むことも可能である。
【０１０２】
なお、多結晶シリコン膜２９中への不純物のドーピング方法は、通常と同様で構わない。例えば、イオン注入法を用いた場合など、バックゲート側にはイオンは注入されないが、多結晶シリコン中の不純物の拡散係数は単結晶シリコン中のそれよりも約１００倍速いため、イオン注入後に熱処理を行うことで、バックゲート側にも不純物が高濃度に添加された低抵抗の多結晶シリコン膜２９を形成することができる。あるいは、多結晶シリコン膜２９の堆積時に不純物をドーピングする方法を用いてもよい。
【０１０３】
次に、図１９に示すように、多結晶シリコン膜２９を図示しないレジストパターンをマスクにしてエッチングし、ゲート電極を形成する。このとき、シリコン基板２１上の多結晶シリコン膜２９とＥＳＳ２４1 ，２４2 内の多結晶シリコン膜２９とが分断されないようにする。
【０１０４】
このように本実施形態によれば、上部ゲート電極を形成するための多結晶シリコン膜２９のパターニング工程と、下部ゲート電極を形成するための多結晶シリコン膜２９のパターニング工程とが同じパターニング工程となるので、プロセスの簡略を図れるようになる。
【０１０５】
この後は、図１９に示すように、イオン注入とアニールによってソース／ドレイン領域３０を形成する工程等の周知のＭＯＳＦＥＴプロセスを経ることで、ダブルゲート構造を含むＭＯＳＦＥＴが完成する。ソース／ドレイン領域３０の深さは、ＳＯＮ２の上面よりも深くする。
【０１０６】
このように本実施形態によれば、シリコン基板２１上のゲート構造（上部ゲート構造）と、シリコン基板２１内のゲート構造（下部ゲート構造）とを共通のプロセスで同時に形成でき、上部ゲート構造と下部ゲート構造をそれぞれ別のプロセスで形成する従来方法に比べて、極めて簡単なプロセスで、ダブルゲート構造を含むＭＯＳトランジスタを実現できるようになる。
【０１０７】
また、本実施形態のように空洞数が２のＭＯＳトランジスタの場合、ＳＯＮ１の上面に第１のチャネル、ＳＯＮ１の下面に第２のチャネル、ＳＯＮ２の上面に第３のチャネル、ＳＯＮ４の下面に第４のチャネルが形成される。一方、空洞数が１のＭＯＳトランジスタの場合（第１の実施形態）、ＳＯＮの上面および下面にそれぞれ第１および第２のチャネルが形成される。したがって、本実施形態のＭＯＳトランジスタは、空洞数が１のＭＯＳトランジスタに比べて、概略２倍のドレイン電流が流れる。
【０１０８】
また、上述した通り、ＳＯＮ１の裏面側、ＳＯＮ２の表面側および裏面側に形成されるゲート構造のチャネル長（ゲート長）は同じになる。すなわち、通常のＭＯＳトランジスタにもある基板上のゲート構造を除いた、基板内のゲート構造により上下方向に形成される第２〜第４のチャネルは、チャネル長方向およびチャネル幅方向に関して対称性を有する。これは素子特性の向上につながる。
【０１０９】
また、本実施形態によれば、図１８の多結晶シリコン膜２９の堆積時に、ＭＯＳＦＥＴ周囲の素子分離溝２６のうち、底が深くなっている領域内に多結晶シリコン膜２９が堆積される。上記多結晶シリコン膜２９下の素子分離溝２６内にはシリコン酸化膜２７の一部が設けられている。
【０１１０】
その結果、ＳＯＮ１およびＳＯＮ２の側面上のゲート絶縁膜８上に多結晶シリコン膜２９（側部ゲート電極）が形成される。これにより、ＳＯＮ１およびＳＯＮ２の側壁にもチャネルが形成されることになる。
【０１１１】
したがって、もともとはダブルゲート構造の形成を目的としたプロセスによって、結果的に、ＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板１）がゲート絶縁膜およびゲート電極で包み込まれる構造、つまりゲートオールアラウンド構造を含むＭＯＳトランジスタが形成される。
【０１１２】
ただし、本実施形態の場合、ＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板２１）の全てが、ゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造ではない。すなわち、チャネル幅方向の断面におけるＳＯＮ１およびＳＯＮ２周囲のシリコン領域（シリコン基板２１）が、ゲート絶縁膜およびゲート電極で包み込まれるタイプのゲートオールアラウンド構造である。
【０１１３】
なお、純粋のダブルゲート構造は、例えば、ＳＯＮ１およびＳＯＮ２の側壁上の多結晶シリコン膜９を例えばエッチングにより除去することにより得られる。
【０１１４】
このように本実施形態によれば、ＭＯＳＦＥＴの活性領域（ＳＯＮ１およびＳＯＮ２）の上面および下面のみならず、側面にもチャネルが形成されるので、電流駆動能力の向上が図れる。
【０１１５】
また、本実施形態によれば、ＳＯＮ１およびＳＯＮ２の上面のゲート電極２９（上部ゲート電極）および下面のゲート電極２９（下部ゲート電極）が、図１９に示すように、ダブルゲート構造を含むＭＯＳＦＥＴの両側の二つのコンタクトホール３１にて２箇所で繋がっていることにより、ゲートの寄生抵抗の低減化を図れる。
【０１１６】
また、本実施形態によれば、上部ゲート電極と下部ゲート電極とを繋ぐコンタクトホール３１を自己整合的に形成することができるので、合わせずれ対策用の領域を確保する必要がない。すなわち、本実施形態のダブルゲート構造の導入に際して、チップ面積の増加の問題はない。
【０１１７】
なお、上部ゲート電極と下部ゲート電極は一体形成されたものであるが、それぞれ物理的に別のものとすることも可能である。ただし、この場合、上部ゲート電極と下部ゲート電極に同じ電圧を同時に印加するための構造を形成する必要がある。
【０１１８】
したがって、基本的には、上部ゲート電極および下部ゲート電極は、一体形成されたものであることが好ましい。このような一体形成されたゲート電極２９は、上述したように、本実施形態の方法で容易に形成することができる。
【０１１９】
また、本実施形態のダブルゲート構造を含むＭＯＳＦＥＴおよび従来のバルクＭＯＳＦＥＴのＩｄ−Ｖｇ特性を調べたところ、ドレイン電流値が約３．８倍となっていることが確認された。
【０１２０】
本実施形態のダブルゲート構造を含むＭＯＳＦＥＴのドレイン電流が、従来のバルクＭＯＳＦＥＴのそれの４倍とならなかった理由としては、バックゲート側のゲート長が実効的に長めであったこと、あるいはバックゲート側のゲート電極２９の不純物濃度が十分に高くなく、ゲート電極（多結晶シリコン膜）２９の空乏化により実効的なゲート絶縁膜厚が厚くなったことなどが考えられる。
【０１２１】
本実施形態でも、第１の実施形態と同様の変形が可能である。さらに、本実施形態では、２層の空洞を用いたダブルゲート構造を含むＭＯＳＦＥＴについて説明したが、３層以上の空洞を用いたダブルゲート構造あるいはオールアラウンド構造を含むＭＯＳＦＥＴについても同様に実施できる。
【０１２２】
なお、第１および第２の実施形態では、チャネルタイプについては特に言及しなかったが、本発明はｎチャネルおよびｐチャネルのいずれのダブルゲート型ＭＯＳＦＥＴにも適用できる。基本的には、ソース／ドレイン領域等において使用されるドーパントのタイプを、ｎチャネルとｐチャネルとでは逆にすれば良い。
【０１２３】
また、ｎチャネルおよびｎチャネルのダブルゲート型ＭＯＳＦＥＴを同一基板上に形成しても構わない。さらに、ｎチャネルおよびｎチャネルのダブルゲート型ＭＯＳＦＥＴにより、ＣＭＯＳを構成しても構わない。
【０１２４】
また、本発明が適用されたダブルゲート型ＭＯＳＦＥＴは、ＤＲＡＭ等のメモリにおけるスイッチング素子にも使用することもできる。
【０１２５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１２７】
【発明の効果】
以上詳説したように本発明によれば、容易に形成することができるマルチゲート構造を含む半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図２】 図１に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図３】 図２に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図４】 図３に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図５】 図４に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図６】 図５に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図７】 図６に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図８】 図７に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図９】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴおよび従来のバルクＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示す図。
【図１０】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴの変形例を示す平面図。
【図１１】 実施形態のダブルゲート構造を含むＭＯＳＦＥＴの他の変形例を示す平面図。
【図１２】 本発明の第２の実施形態に係るダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１３】 図１２に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１４】 図１３に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１５】 図１４に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１６】 図１５に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１７】 図１６に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１８】 図１７に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【図１９】 図１８に続く同実施形態のダブルゲート構造を含むＭＯＳＦＥＴの製造工程を示す平面図および断面図。
【符号の説明】
１，２１…シリコン基板、２，２２…マスクパターン、３，２３…トレンチ、４，２４1 ，２４2 …空洞、５，２５…マスクパターン、６，２６…素子分離溝、７，２７…シリコン酸化膜、８．２８…ゲート絶縁膜、９，２９…ゲート電極、１０，３０…ソース／ドレイン領域、１１，３１…コンタクトホール。
Claims (16)
- 空洞を含む半導体基板と、
前記半導体基板上に設けられ、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面側、前記裏面側が前記空洞の上壁側であるダブルゲート構造を含むＭＯＳＦＥＴと、
前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含み、前記ＭＯＳＦＥＴを他の素子と分離する素子分離領域であって、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の端部側の領域は、前記空洞の端部上の前記半導体基板を貫通して、前記半導体基板で構成された前記半導体活性層に側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなっている素子分離領域と
を具備してなり、
前記ＭＯＳＦＥＴは、
前記半導体活性層の前記裏面に設けられた下部ゲート電極と、
前記半導体活性層の前記表面に設けられた上部ゲート電極と、
前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、
前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、
前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、
前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする半導体装置。 - 前記下部ゲート電極、上部ゲート電極、上部ゲート絶縁膜、下部ゲート絶縁膜、前記側部ゲート電極および前記側部ゲート絶縁膜は、前記ＭＯＳＦＥＴのチャネル幅方向の断面において、ゲートオールアラウンド構造を構成していることを特徴とする請求項１に記載の半導体装置。
- 前記側部ゲート電極下の前記他の領域よりも底が深くなっている前記領域内に、前記絶縁体の一部が設けられていることを特徴とする請求項２に記載の半導体装置。
- 前記下部ゲート絶縁膜、前記側部ゲート絶縁膜および前記上部ゲート絶縁膜は、一体化されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
- 前記下部ゲート絶縁膜、前記側部ゲート絶縁膜および前記上部ゲート絶縁膜は、共通の熱酸化膜で構成されていることを特徴とする請求項４に記載の半導体装置。
- 前記下部ゲート電極、前記側部ゲート電極および前記上部ゲート電極は、一体化されていることを特徴とする請求項４または５に記載の半導体装置。
- 前記下部ゲート電極、前記側部ゲート電極および前記上部ゲート電極は、共通の導電性を有する膜で構成されていることを特徴とする請求項６に記載の半導体装置。
- 前記導電性を有する膜は、不純物を含む半導体膜または金属を含む膜であることを特徴とする請求項７に記載の半導体装置。
- 前記空洞内には、前記下部ゲート電極および前記下部ゲート絶縁膜によって満たされていない空間が残っていることを特徴とする請求項４ないし８のいずれか１項に記載の半導体装置。
- 前記空洞の上壁は、平坦な領域を含むことを特徴とする請求項４ないし９のいずれか１項に記載の半導体装置。
- 前記半導体基板の内部に、請求項１に記載の空洞が前記半導体基板の厚さ方向に複数設けられ、これらの複数の空洞内のそれぞれに請求項１に記載の下部ゲート絶縁膜および下部ゲート電極が設けられていることを特徴とする請求項１ないし１０のいずれか１項に記載の半導体装置。
- 半導体基板内に空洞を形成する工程と、
前記半導体基板の表面に設けられた溝および前記溝内に設けられた絶縁体を含む素子分離領域を形成する工程と、
前記半導体基板に前記素子分離領域により他の素子と分離され、前記空洞上の前記半導体基板で構成された半導体活性層の表面側および裏面側にチャネルが形成され、前記表面側が前記空洞の上方の前記半導体基板の表面側、前記裏面側が前記空洞の上壁側であるダブルゲート構造を含むＭＯＳＦＥＴを形成する工程とを有する半導体装置の製造方法であって、
前記素子分離領域を形成する工程は、
前記ＭＯＳＦＥＴのチャネル幅方向の断面において、前記空洞の端部の上壁に開口が形成されるとともに、前記半導体基板で構成された前記半導体活性層に側面が形成されるように、前記半導体基板の表面をエッチングすることにより、前記溝を形成する工程であって、前記チャネル幅方向の断面において、前記ＭＯＳＦＥＴ周囲の前記溝のうち、前記空洞の前記端部側の領域は、前記開口および前記側面を形成し、かつ、前記空洞の前記端部側の前記領域は、前記空洞の前記端部下の前記半導体基板に開口を形成し、前記ＭＯＳＦＥＴ周囲の前記溝の他の領域よりも底が深くなる工程と、
前記空洞を塞がずに前記溝内に前記絶縁体を形成する工程とを含み、
前記ＭＯＳＦＥＴは、
前記半導体活性層の前記裏面に設けられた下部ゲート電極と、
前記半導体活性層の前記表面に設けられた上部ゲート電極と、
前記上部ゲート電極と前記半導体活性層の前記表面との間に設けられた上部ゲート絶縁膜と、
前記半導体活性層の前記裏面と前記下部ゲート電極との間に設けられた下部ゲート絶縁膜と、
前記半導体活性層の前記側面上に設けられた側部ゲート絶縁膜と、
前記側部ゲート絶縁膜上に設けられた側部ゲート電極とを備えていることを特徴とする半導体装置の製造方法。 - 前記半導体基板内に空洞を形成する工程は、
前記半導体基板の表面に溝を形成する工程と、
前記半導体基板を減圧下で加熱する工程とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記空洞を塞がずに前記溝内に前記絶縁体を形成する工程は、異方性を有する堆積法により絶縁材料を前記溝を含む領域上に堆積する工程を含むことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
- 前記ＭＯＳＦＥＴを形成する工程は、前記半導体基板の露出表面を酸化あるいは酸窒化することにより、前記空洞の上壁および該上壁上の前記半導体基板の表面を含む領域上に、ゲート絶縁膜を形成する工程を含むことを特徴とする請求項１２ないし１４のいずれか１項に記載の半導体装置の製造方法。
- 前記ＭＯＳＦＥＴを形成する工程は、ＣＶＤ法により導電性を有する材料を前記ゲート絶縁膜上に堆積することにより、ゲート電極となる導電性を有する膜を形成する工程を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
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