JPS63278375A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63278375A JPS63278375A JP11520887A JP11520887A JPS63278375A JP S63278375 A JPS63278375 A JP S63278375A JP 11520887 A JP11520887 A JP 11520887A JP 11520887 A JP11520887 A JP 11520887A JP S63278375 A JPS63278375 A JP S63278375A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に電界効果トラ
ンジスタの寄性容量を低減した半導体集積回路装置に関
する。
ンジスタの寄性容量を低減した半導体集積回路装置に関
する。
第３図はＮチャネルＭＯ３電界効果トランジスタを含む
従来の半導体集積回路装置の構造を示す部分断面図で、
通常、低濃度Ｐ型シリコン基板１の表面に形成されたソ
ース・ドレインの各高濃度Ｎ型拡散領域２．３と、チャ
ネル領域４の上面に形成されたゲート酸化膜５およびゲ
ート電極６と、ソースおよびトレインの各電極７および
８とから成る。一般にこのような構造の電界効果トラン
ジスタは基板１をソースまたはグランド電位に接続して
使用される。
従来の半導体集積回路装置の構造を示す部分断面図で、
通常、低濃度Ｐ型シリコン基板１の表面に形成されたソ
ース・ドレインの各高濃度Ｎ型拡散領域２．３と、チャ
ネル領域４の上面に形成されたゲート酸化膜５およびゲ
ート電極６と、ソースおよびトレインの各電極７および
８とから成る。一般にこのような構造の電界効果トラン
ジスタは基板１をソースまたはグランド電位に接続して
使用される。
しかし、上述した従来の電界効果トランジスタでは、基
板１とドレイン拡散領域３との間のｐ−Ｎ接合容量が大
きすぎ、高い周波数帯において、特に増幅器として用い
る場合にはこのトレイン・基板間容量（Ｃｄｓ）が大き
なサセプタンスを与え電力利得の低下を招く外、出力イ
ンピーダンスを低下させるのでマツチングがとりにくい
こと等の欠点がある。
板１とドレイン拡散領域３との間のｐ−Ｎ接合容量が大
きすぎ、高い周波数帯において、特に増幅器として用い
る場合にはこのトレイン・基板間容量（Ｃｄｓ）が大き
なサセプタンスを与え電力利得の低下を招く外、出力イ
ンピーダンスを低下させるのでマツチングがとりにくい
こと等の欠点がある。
本発明の目的は、上記の状況に錨み、電界効果トランジ
スタのドレイン・基板間容量を大幅に低減した半導体集
積回路装置を提供することである。
スタのドレイン・基板間容量を大幅に低減した半導体集
積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、トランジスタ
活性領域直下の基板領域の全部または一部が空洞化され
ている電界効果トランジスタを含んで構成される。すな
わち、本発明によれば、トランジスタ活性領域直下の基
板内に誘電率が１に近い空洞を設けることによってドレ
イン・基板間容量（Ｃｄｓ）が低減される。
活性領域直下の基板領域の全部または一部が空洞化され
ている電界効果トランジスタを含んで構成される。すな
わち、本発明によれば、トランジスタ活性領域直下の基
板内に誘電率が１に近い空洞を設けることによってドレ
イン・基板間容量（Ｃｄｓ）が低減される。
次に本発明について図面を参照して説明する。
第１図は本発明をＮチャネルＭＯ３電界効果トランジス
タに実施した場合の一実施例を示す断面構造図である０
本実施例によれば、本発明の半導体集積回路装置は、比
抵抗１０−２Ω／ｃｍのＰ型シリコン基板１と、チャネ
ル領域４をはさんで形成されるＮ＋拡散層のソース領域
２およびドレイン領域３と、チャネル領域４上のゲート
酸化膜５およびアルミ・ゲート領域６と、アルミのソー
ス電極７およびドレイン電極８と、ソース領域２゜ドレ
イン領域３およびチャネル領域４直下のシリコン領域１
内に形成された空洞９とから成るＮチャネルＭＯ３電界
効果トランジスタを含む。いま、ドレイン領域３の接合
面積をＳ、空洞９の厚さｄとすれば、トレイン・基板間
のＰＮ接合容量Ｃｄｓは、 で表わされる。
タに実施した場合の一実施例を示す断面構造図である０
本実施例によれば、本発明の半導体集積回路装置は、比
抵抗１０−２Ω／ｃｍのＰ型シリコン基板１と、チャネ
ル領域４をはさんで形成されるＮ＋拡散層のソース領域
２およびドレイン領域３と、チャネル領域４上のゲート
酸化膜５およびアルミ・ゲート領域６と、アルミのソー
ス電極７およびドレイン電極８と、ソース領域２゜ドレ
イン領域３およびチャネル領域４直下のシリコン領域１
内に形成された空洞９とから成るＮチャネルＭＯ３電界
効果トランジスタを含む。いま、ドレイン領域３の接合
面積をＳ、空洞９の厚さｄとすれば、トレイン・基板間
のＰＮ接合容量Ｃｄｓは、 で表わされる。
ここで、ε０は真空の誘電率で８．８５４ＸＩＱ−１４
，εは比誘電率でシリコン基板の場合は、１１・７を示
すが、空洞９内では１となる。
，εは比誘電率でシリコン基板の場合は、１１・７を示
すが、空洞９内では１となる。
従って、本実施例の場合では、電界効果トランジスタの
ドレイン・基板間容量Ｃｄｓを従来構造と比較した場合
その１／１１・７に減少させることができる。
ドレイン・基板間容量Ｃｄｓを従来構造と比較した場合
その１／１１・７に減少させることができる。
第２図は本発明をガリウム砒素ショットキー障壁型電界
効果トランジスタに実施した場合の一実施例を示す断面
構造図である。本実施例によれば、本発明の半導体集積
回路装置は、ＧａＡｓ半絶縁性基板１１と、この基板上
にシリコン（Ｓｉ）のイオン注入で形成されたＮ”拡散
層のソース、ドレイン領域１２．１３と、Ｎ型のチャネ
ル領域１４と、チャネル領域１４上に設けられたショッ
トキー電極１６と、（Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ）
層でオーミック・コンタクトをとるソース、ドレインの
各（Ｔｉ−Ｐｔ−Ａｕ）スパッタ電極１７．１８と、ソ
ース領域１２、ドレイン領域１３およびチャネル領域１
４の下部に形成された空洞１９とから成るカリウム砒素
ショットキー障壁型電界効果トランジスタ（ＧａＡｓ
−ＭＥＳ −ＦＥＴ）を含む。本実施例のＧａＡｓ −
ＭＥＳ −ＦＥＴはチャネル領域１４の底部が空洞１９
に接しているので、そのゲートしきい値電圧Ｖ７Ｈはこ
の空洞１９までの距離で決まる特徴を有する。ＧａＡｓ
半絶縁性基板によるとシリコン基板よりドレイン側の接
合容量は小さく作ることができるが、その比誘電率は１
２．９とシリコン（Ｓｉ）より大きいので、空洞化によ
る容量低減の効果は更に大きくなる。
効果トランジスタに実施した場合の一実施例を示す断面
構造図である。本実施例によれば、本発明の半導体集積
回路装置は、ＧａＡｓ半絶縁性基板１１と、この基板上
にシリコン（Ｓｉ）のイオン注入で形成されたＮ”拡散
層のソース、ドレイン領域１２．１３と、Ｎ型のチャネ
ル領域１４と、チャネル領域１４上に設けられたショッ
トキー電極１６と、（Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ）
層でオーミック・コンタクトをとるソース、ドレインの
各（Ｔｉ−Ｐｔ−Ａｕ）スパッタ電極１７．１８と、ソ
ース領域１２、ドレイン領域１３およびチャネル領域１
４の下部に形成された空洞１９とから成るカリウム砒素
ショットキー障壁型電界効果トランジスタ（ＧａＡｓ
−ＭＥＳ −ＦＥＴ）を含む。本実施例のＧａＡｓ −
ＭＥＳ −ＦＥＴはチャネル領域１４の底部が空洞１９
に接しているので、そのゲートしきい値電圧Ｖ７Ｈはこ
の空洞１９までの距離で決まる特徴を有する。ＧａＡｓ
半絶縁性基板によるとシリコン基板よりドレイン側の接
合容量は小さく作ることができるが、その比誘電率は１
２．９とシリコン（Ｓｉ）より大きいので、空洞化によ
る容量低減の効果は更に大きくなる。
以上詳細に説明したように、本発明によれば電界効果ト
ランジスタ素子の活性領域下部を空洞化することにより
基板による誘電効果を低減し得るので出力側の容量値を
大幅に低減することができ、高周波数帯における電力増
幅利得性およびインピーダンス整合特性をそれぞれ格段
に向上せしめることが可能である。
ランジスタ素子の活性領域下部を空洞化することにより
基板による誘電効果を低減し得るので出力側の容量値を
大幅に低減することができ、高周波数帯における電力増
幅利得性およびインピーダンス整合特性をそれぞれ格段
に向上せしめることが可能である。
第１図は本発明をＮチャネルＭＯ３電界効果トランジス
タに実施した場合の一実施例を示す断面構造図、第２図
は本発明をガリウム砒素ショットキー障壁型電界効果ト
ランジスタに実施した場合の一実施例を示す断面構造図
、第３図はＮチャネルＭＯ３電界効果トランジスタを含
む従来の半導体集積回路装置の構造を示す部分断面図で
ある。 １・・・Ｐ型シリコン基板、１１・・・ＧａＡｓ半絶縁
性基板、２，１２・・・ソース領域、３，１３・・・ド
レイン領域、４．１４・・・チャネル領域、５・・・ゲ
ート酸化膜、６・・・ゲート電極、１６・・・ショット
キー電極、７．１７・・・ソース電極、８，１８・・・
ドレイン電極、９．１９・・・空洞。
タに実施した場合の一実施例を示す断面構造図、第２図
は本発明をガリウム砒素ショットキー障壁型電界効果ト
ランジスタに実施した場合の一実施例を示す断面構造図
、第３図はＮチャネルＭＯ３電界効果トランジスタを含
む従来の半導体集積回路装置の構造を示す部分断面図で
ある。 １・・・Ｐ型シリコン基板、１１・・・ＧａＡｓ半絶縁
性基板、２，１２・・・ソース領域、３，１３・・・ド
レイン領域、４．１４・・・チャネル領域、５・・・ゲ
ート酸化膜、６・・・ゲート電極、１６・・・ショット
キー電極、７．１７・・・ソース電極、８，１８・・・
ドレイン電極、９．１９・・・空洞。
Claims (1)
- 電界効果トランジスタを含む半導体集積回路装置におい
て、前記電界効果トランジスタ活性領域直下の基板領域
の全部または一部が空洞化されていることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11520887A JPS63278375A (ja) | 1987-05-11 | 1987-05-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11520887A JPS63278375A (ja) | 1987-05-11 | 1987-05-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278375A true JPS63278375A (ja) | 1988-11-16 |
Family
ID=14657037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11520887A Pending JPS63278375A (ja) | 1987-05-11 | 1987-05-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278375A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330436A (ja) * | 1989-06-28 | 1991-02-08 | Sumitomo Electric Ind Ltd | 電界効果トランジスター |
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| FR2795555A1 (fr) * | 1999-06-28 | 2000-12-29 | France Telecom | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique |
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| US7372086B2 (en) | 2003-05-07 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device including MOSFET and isolation region for isolating the MOSFET |
-
1987
- 1987-05-11 JP JP11520887A patent/JPS63278375A/ja active Pending
Cited By (19)
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