JPH06163604A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH06163604A JPH06163604A JP31700792A JP31700792A JPH06163604A JP H06163604 A JPH06163604 A JP H06163604A JP 31700792 A JP31700792 A JP 31700792A JP 31700792 A JP31700792 A JP 31700792A JP H06163604 A JPH06163604 A JP H06163604A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- bonding pad
- source
- electrode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】櫛形電界効果トランジスタのソース、ドレイン
上に層間絶縁膜を隔ててドレインボンディングパッドを
形成してチップサイズを縮小する。 【構成】半絶縁性基板１上の活性層２に拡散層（図示せ
ず）を形成したのち、ゲート電極７およびソース電極８
を形成する。つぎに層間絶縁膜３を形成したのち、浅く
ドライエッチングして表面を平坦化する。つぎに層間絶
縁膜３をエッチングして単位トランジスタのドレイン電
極９上にコンタクトホール１０を形成する。つぎにドレ
インボンディングパッド４を形成したのち層間絶縁膜３
をエッチングしてゲートボンディングパッド６およびソ
ースボンディングパッド５の主要部に開口を形成する。
上に層間絶縁膜を隔ててドレインボンディングパッドを
形成してチップサイズを縮小する。 【構成】半絶縁性基板１上の活性層２に拡散層（図示せ
ず）を形成したのち、ゲート電極７およびソース電極８
を形成する。つぎに層間絶縁膜３を形成したのち、浅く
ドライエッチングして表面を平坦化する。つぎに層間絶
縁膜３をエッチングして単位トランジスタのドレイン電
極９上にコンタクトホール１０を形成する。つぎにドレ
インボンディングパッド４を形成したのち層間絶縁膜３
をエッチングしてゲートボンディングパッド６およびソ
ースボンディングパッド５の主要部に開口を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にＧａＡｓ（ガリウム砒素）電界効果トランジ
スタに関するものである。
関し、特にＧａＡｓ（ガリウム砒素）電界効果トランジ
スタに関するものである。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタのうちで
もショットキーバリア型のＧａＡｓＭＥＳＦＥＴは、４
ＧＨｚ以上のマイクロ波帯におけるＲＦ増幅、発振、電
力増幅などに実用化されている。
もショットキーバリア型のＧａＡｓＭＥＳＦＥＴは、４
ＧＨｚ以上のマイクロ波帯におけるＲＦ増幅、発振、電
力増幅などに実用化されている。
【０００３】さらにシリコンバイポーラトランジスタと
比較して低電圧動作が可能で、効率が高いので携帯電話
の出力素子として用いられている。
比較して低電圧動作が可能で、効率が高いので携帯電話
の出力素子として用いられている。
【０００４】従来の櫛形ＧａＡｓＭＥＳＦＥＴについ
て、図３（ａ）およびそのＣ−Ｄ拡大断面図である図３
（ｂ）とＥ−Ｆ拡大断面図である図３（ｃ）とを参照し
て説明する。
て、図３（ａ）およびそのＣ−Ｄ拡大断面図である図３
（ｂ）とＥ−Ｆ拡大断面図である図３（ｃ）とを参照し
て説明する。
【０００５】図３（ａ）に示すように、ドレインボンデ
ィングパッド４に対向する２つのソースボンディングパ
ッド５の間にゲートボンディングパッド６が形成されて
いる。それぞれのボンディングパッド４，５，６には複
数の櫛形の単位トランジスタが図３（ｂ）に示すソース
電極８、ゲート電極７、ドレイン電極９によって並列接
続されている。所要出力電力によって単位トンランジス
タの数が決定される。
ィングパッド４に対向する２つのソースボンディングパ
ッド５の間にゲートボンディングパッド６が形成されて
いる。それぞれのボンディングパッド４，５，６には複
数の櫛形の単位トランジスタが図３（ｂ）に示すソース
電極８、ゲート電極７、ドレイン電極９によって並列接
続されている。所要出力電力によって単位トンランジス
タの数が決定される。
【０００６】櫛形のＧａＡｓＭＥＳＦＥＴでは図３
（ｃ）に示すように、ゲート電極７の上でＳｉＯ2 など
からなる層間絶縁膜３を隔ててソース電極８が交差して
いる。
（ｃ）に示すように、ゲート電極７の上でＳｉＯ2 など
からなる層間絶縁膜３を隔ててソース電極８が交差して
いる。
【０００７】
【発明が解決しようとする課題】従来の櫛形のＧａＡｓ
ＭＥＳＦＥＴでは、ドレインボンディングパッド４に対
向してゲートボンディングパッド６を挟む２つのソース
ボンディングパッド５が配置されている。そのためボン
ディングパッドの占有面積が大きく、チップサイズが大
きくなってコスト高になっていた。
ＭＥＳＦＥＴでは、ドレインボンディングパッド４に対
向してゲートボンディングパッド６を挟む２つのソース
ボンディングパッド５が配置されている。そのためボン
ディングパッドの占有面積が大きく、チップサイズが大
きくなってコスト高になっていた。
【０００８】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは半導体基板の一主面に複数の櫛形のドレイン、
ソースおよび両者に挟まれたゲート電極が形成され、前
記ドレイン、ソースに接続する櫛形のドレイン電極、ソ
ース電極のうち１つと前記ゲート電極とが、全面を覆う
層間絶縁膜に形成されたスルーホールを貫通して前記ド
レイン電極、前記ソース電極および前記ゲート電極直上
の前記層間絶縁膜上に形成されたボンディングパッドに
接続されているものである。
ジスタは半導体基板の一主面に複数の櫛形のドレイン、
ソースおよび両者に挟まれたゲート電極が形成され、前
記ドレイン、ソースに接続する櫛形のドレイン電極、ソ
ース電極のうち１つと前記ゲート電極とが、全面を覆う
層間絶縁膜に形成されたスルーホールを貫通して前記ド
レイン電極、前記ソース電極および前記ゲート電極直上
の前記層間絶縁膜上に形成されたボンディングパッドに
接続されているものである。
【０００９】
【実施例】本発明の第１の実施例について一部破断平面
図である図１（ａ）およびそのＡ−Ｂ断面図である図１
（ｂ）を参照して工程順に説明する。
図である図１（ａ）およびそのＡ−Ｂ断面図である図１
（ｂ）を参照して工程順に説明する。
【００１０】はじめに半絶縁性基板１上の活性層２に拡
散層（図示せず）を形成したのち、ゲート電極７、ソー
ス電極８およびドレイン電極９を形成する。つぎにＣＶ
Ｄ法により全面に厚さ約１０００ｎｍのＳｉＯ2 などか
らなる層間絶縁膜３を堆積したのち、浅くドライエッチ
ングして表面を平坦化する。つぎに層間絶縁膜をエッチ
ングして単位トランジスタのドレイン電極９にボンディ
ングパッドを接続するためのコンタクトホール１０を形
成する。つぎにスパッタによりＴｉ−Ｐｔ−Ａｕなどか
らなる金属を堆積してからイオンミリングなどにより不
要部をエッチングしてドレインボンディングパッド４を
形成する。最後に層間絶縁膜３をエッチングしてゲート
ボンディングパッド６およびソースボンディングパッド
５の主要部に開口を形成する。
散層（図示せず）を形成したのち、ゲート電極７、ソー
ス電極８およびドレイン電極９を形成する。つぎにＣＶ
Ｄ法により全面に厚さ約１０００ｎｍのＳｉＯ2 などか
らなる層間絶縁膜３を堆積したのち、浅くドライエッチ
ングして表面を平坦化する。つぎに層間絶縁膜をエッチ
ングして単位トランジスタのドレイン電極９にボンディ
ングパッドを接続するためのコンタクトホール１０を形
成する。つぎにスパッタによりＴｉ−Ｐｔ−Ａｕなどか
らなる金属を堆積してからイオンミリングなどにより不
要部をエッチングしてドレインボンディングパッド４を
形成する。最後に層間絶縁膜３をエッチングしてゲート
ボンディングパッド６およびソースボンディングパッド
５の主要部に開口を形成する。
【００１１】つぎに本発明の第２の実施例について一部
破断平面図である図２を参照して説明する。
破断平面図である図２を参照して説明する。
【００１２】本実施例ではドレインボンディングパッド
４を複数個に分割して、ボンディングパッドと単位トラ
ンジスタとの間の寄生容量を低減して高周波特性の向上
を図っている。
４を複数個に分割して、ボンディングパッドと単位トラ
ンジスタとの間の寄生容量を低減して高周波特性の向上
を図っている。
【００１３】
【発明の効果】互いに対向するボンディングパッドの片
方を単位トランジスタの上に層間絶縁膜を隔てて配置す
ることにより、チップサイズを大幅に縮小してコストダ
ウンすることができた。
方を単位トランジスタの上に層間絶縁膜を隔てて配置す
ることにより、チップサイズを大幅に縮小してコストダ
ウンすることができた。
【００１４】例えばＣ−バンド（４〜８ＧＨｚ）では単
位トランジスタのゲート幅は約１５０μｍであるので、
従来のように単位トランジスタの両側にボンディングパ
ッドを配置すると、チップ幅は約５５０μｍとなる。一
方、本発明のようにドレインボンディングパッドを単位
トランジスタ上に配置すると、チップ幅を約４５０μｍ
と、約２０％削減することができる。
位トランジスタのゲート幅は約１５０μｍであるので、
従来のように単位トランジスタの両側にボンディングパ
ッドを配置すると、チップ幅は約５５０μｍとなる。一
方、本発明のようにドレインボンディングパッドを単位
トランジスタ上に配置すると、チップ幅を約４５０μｍ
と、約２０％削減することができる。
【図１】（ａ）は本発明の第１の実施例を示す一部破断
平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図２】本発明の第２の実施例を示す一部破断平面図で
ある。
ある。
【図３】（ａ）は従来の櫛形ＧａＡｓＭＥＳＦＥＴを示
す平面図である。（ｂ）は（ａ）のＣ−Ｄ断面図であ
る。（ｃ）は（ａ）のＥ−Ｆ断面図である。
す平面図である。（ｂ）は（ａ）のＣ−Ｄ断面図であ
る。（ｃ）は（ａ）のＥ−Ｆ断面図である。
１ 半絶縁性基板 ２ 活性層 ３ 層間絶縁膜 ４ ドレインボンディングパッド ５ ソースボンディングパッド ６ ゲートボンディングパッド ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ コンタクトホール
Claims (2)
- 【請求項１】 半導体基板の一主面に複数の櫛形のドレ
イン、ソースおよび両者に挟まれたゲート電極が形成さ
れ、前記ドレイン、ソースに接続する櫛形のドレイン電
極、ソース電極のうち１つと前記ゲート電極とが、全面
を覆う層間絶縁膜に形成されたスルーホールを貫通して
前記ドレイン電極、前記ソース電極および前記ゲート電
極直上の前記層間絶縁膜上に形成されたボンディングパ
ッドに接続されている電界効果トランジスタ。 - 【請求項２】 前記層間絶縁膜が平坦化された請求項１
記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31700792A JPH06163604A (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31700792A JPH06163604A (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163604A true JPH06163604A (ja) | 1994-06-10 |
Family
ID=18083374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31700792A Pending JPH06163604A (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163604A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250642B2 (en) | 2004-07-29 | 2007-07-31 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| JP2008177527A (ja) * | 2006-12-19 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置 |
| JP2009212460A (ja) * | 2008-03-06 | 2009-09-17 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2010027898A (ja) * | 2008-07-22 | 2010-02-04 | Sharp Corp | 半導体装置 |
| US8569843B2 (en) | 2008-10-21 | 2013-10-29 | Panasonic Corporation | Semiconductor device |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
-
1992
- 1992-11-26 JP JP31700792A patent/JPH06163604A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250642B2 (en) | 2004-07-29 | 2007-07-31 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| JP2008177527A (ja) * | 2006-12-19 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置 |
| JP2009212460A (ja) * | 2008-03-06 | 2009-09-17 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2010027898A (ja) * | 2008-07-22 | 2010-02-04 | Sharp Corp | 半導体装置 |
| US8569843B2 (en) | 2008-10-21 | 2013-10-29 | Panasonic Corporation | Semiconductor device |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |