JPH05335487A - 伝送回路素子 - Google Patents
伝送回路素子Info
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- JPH05335487A JPH05335487A JP4163496A JP16349692A JPH05335487A JP H05335487 A JPH05335487 A JP H05335487A JP 4163496 A JP4163496 A JP 4163496A JP 16349692 A JP16349692 A JP 16349692A JP H05335487 A JPH05335487 A JP H05335487A
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- inductor
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Abstract
(57)【要約】
【目的】 寄生容量を大幅に低減し、製造が容易な、ス
パイラルインダクタンスを備えた伝送回路素子を提供す
る。 【構成】 基板１１上にスパイラルインダクタ１２を形
成し、そのスパイラル中心にボンデッィングパッド２１
を形成する。ボンディングパッド２１とリード電極２４
との間は、周知のワイヤーボンディングによってＡｕ線
２７で接続されている。このとき、スパイラルインダク
タ１２とＡｕ線２７との間隔は２００〜３００μｍであ
り、また、その間の絶縁物である空気の誘電率は「１」
であるので、Ａｕ線とスパイラルインダクタ間の寄生容
量は大幅に低減される。また、スパイラル中心にボンデ
ィングパッド２１を形成し、ぞのボンディングパッド２
１とリード電極２４との間をＡｕ線２７で接続するだけ
なので、容易に製造できる。
パイラルインダクタンスを備えた伝送回路素子を提供す
る。 【構成】 基板１１上にスパイラルインダクタ１２を形
成し、そのスパイラル中心にボンデッィングパッド２１
を形成する。ボンディングパッド２１とリード電極２４
との間は、周知のワイヤーボンディングによってＡｕ線
２７で接続されている。このとき、スパイラルインダク
タ１２とＡｕ線２７との間隔は２００〜３００μｍであ
り、また、その間の絶縁物である空気の誘電率は「１」
であるので、Ａｕ線とスパイラルインダクタ間の寄生容
量は大幅に低減される。また、スパイラル中心にボンデ
ィングパッド２１を形成し、ぞのボンディングパッド２
１とリード電極２４との間をＡｕ線２７で接続するだけ
なので、容易に製造できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、モノシリック
マイクロ波集積回路（ＭＭＩＣ）やハイブリッドマイク
ロ波集積回路（ＨＭＩＣ）等の高周波伝送回路を構成す
る伝送回路素子に係り、特に、スパイラルインダクタを
備えた伝送回路素子に関する。
マイクロ波集積回路（ＭＭＩＣ）やハイブリッドマイク
ロ波集積回路（ＨＭＩＣ）等の高周波伝送回路を構成す
る伝送回路素子に係り、特に、スパイラルインダクタを
備えた伝送回路素子に関する。
【０００２】
【従来の技術】従来のこの種のスパイラルインダクタを
備えた伝送回路素子は、例えば、図４や図５に示すよう
に、スパイラルの中心部とリード電極とを接続するため
のボンディングパッドをスパイラルの外に形成してい
る。
備えた伝送回路素子は、例えば、図４や図５に示すよう
に、スパイラルの中心部とリード電極とを接続するため
のボンディングパッドをスパイラルの外に形成してい
る。
【０００３】図４に示した素子は、ガリウムヒ素（Ｇａ
Ａｓ）等により形成される半導体基板１の主面上に絶縁
膜（チッ化膜）２を形成し、そのチッ化膜２上に金（Ａ
ｕ）等でスパイラルインダクタ３を形成し、そのスパイ
ラルインダクタ３のスパイラル中心４と、そのスパイラ
ルの外に形成したボンディングパッド５とを、基板１と
チッ化膜２との間に形成した埋め込み導電層（Ａｕ）６
によって接続している。このような構成の伝送回路素子
は、基板１上に導電層６を形成し、その上にチッ化膜２
を形成し、スパイラル中心４と、ボンディングパッド５
とを形成する部分のチッ化膜２に孔を形成した後、チッ
化膜２の上にスパイラルインダクタ３とボンディングパ
ッド５とを形成することにより製造される。
Ａｓ）等により形成される半導体基板１の主面上に絶縁
膜（チッ化膜）２を形成し、そのチッ化膜２上に金（Ａ
ｕ）等でスパイラルインダクタ３を形成し、そのスパイ
ラルインダクタ３のスパイラル中心４と、そのスパイラ
ルの外に形成したボンディングパッド５とを、基板１と
チッ化膜２との間に形成した埋め込み導電層（Ａｕ）６
によって接続している。このような構成の伝送回路素子
は、基板１上に導電層６を形成し、その上にチッ化膜２
を形成し、スパイラル中心４と、ボンディングパッド５
とを形成する部分のチッ化膜２に孔を形成した後、チッ
化膜２の上にスパイラルインダクタ３とボンディングパ
ッド５とを形成することにより製造される。
【０００４】また、図５に示した伝送回路素子は、スパ
イラル中心４と、ボンディングパッド５との接続を基板
１の下面で行なっている。すなわち、スパイラル中心４
と、ボンディングパッド５とが形成される部分に、基板
１を貫通する孔を形成し、その孔に導電層８ａ、８ｂを
形成し、その導電層８ａ、８ｂを基板１の下面において
導電層９で接続することによって、スパイラル中心４と
ボンディングパッド５とが接続される。
イラル中心４と、ボンディングパッド５との接続を基板
１の下面で行なっている。すなわち、スパイラル中心４
と、ボンディングパッド５とが形成される部分に、基板
１を貫通する孔を形成し、その孔に導電層８ａ、８ｂを
形成し、その導電層８ａ、８ｂを基板１の下面において
導電層９で接続することによって、スパイラル中心４と
ボンディングパッド５とが接続される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図４に示す構成の伝送回路素子による
と、スパイラル中心４とボンディングパッド５とを接続
する導電層６と、スパイラルインダクタ３との間のチッ
化膜２の膜厚は、例えば、０．６μｍと薄いので、その
間に寄生容量が発生し、伝送回路素子が設計通りに機能
しないという問題がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図４に示す構成の伝送回路素子による
と、スパイラル中心４とボンディングパッド５とを接続
する導電層６と、スパイラルインダクタ３との間のチッ
化膜２の膜厚は、例えば、０．６μｍと薄いので、その
間に寄生容量が発生し、伝送回路素子が設計通りに機能
しないという問題がある。
【０００６】また、図５に示す構成の伝送回路素子によ
ると、スパイラル中心４とボンディングパッド５とを接
続する導電層９と、スパイラルインダクタ３との間の基
板１の厚さは、例えば、１００〜２００μｍ位あるの
で、その間に発生する寄生容量は低減されるが、一方、
基板に孔加工を施す必要があるので、工程が複雑にな
り、生産性が悪いという問題がある。
ると、スパイラル中心４とボンディングパッド５とを接
続する導電層９と、スパイラルインダクタ３との間の基
板１の厚さは、例えば、１００〜２００μｍ位あるの
で、その間に発生する寄生容量は低減されるが、一方、
基板に孔加工を施す必要があるので、工程が複雑にな
り、生産性が悪いという問題がある。
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、寄生容量を大幅に低減し、製造が容易
な伝送回路素子を提供することを目的とする。
たものであって、寄生容量を大幅に低減し、製造が容易
な伝送回路素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、スパイラルインダクタを備えた伝送回路
素子において、前記スパイラルインダクタのスパイラル
中心にボンディングパッドを備えたものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、スパイラルインダクタを備えた伝送回路
素子において、前記スパイラルインダクタのスパイラル
中心にボンディングパッドを備えたものである。
【０００９】
【作用】本発明の作用は次のとおりである。すなわち、
伝送回路を構成するスパイラルインダクタのスパイラル
中心にボンディングパッドを形成し、そのスパイラル中
心のボンディングパッドとリード電極とは、例えば、周
知のワイヤーボンディング等により接続される。
伝送回路を構成するスパイラルインダクタのスパイラル
中心にボンディングパッドを形成し、そのスパイラル中
心のボンディングパッドとリード電極とは、例えば、周
知のワイヤーボンディング等により接続される。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。本発明の一実施例に係るスパイラルインダクタ
を備えた伝送回路素子を図１、図３を参照して説明す
る。図１はスパイラルインダクタが接続された低雑音Ｆ
ＥＴ（電界効果トランジスタ）増幅素子の概略構成を示
す平面図、図３はその等価回路を示す図である。
明する。本発明の一実施例に係るスパイラルインダクタ
を備えた伝送回路素子を図１、図３を参照して説明す
る。図１はスパイラルインダクタが接続された低雑音Ｆ
ＥＴ（電界効果トランジスタ）増幅素子の概略構成を示
す平面図、図３はその等価回路を示す図である。
【００１１】図１に示すように、この低雑音ＦＥＴ増幅
素子１０は、基板１１の上に形成された３個のスパイラ
ルインダクタ１２、１３、１４を備えている。これらの
スパイラルインダクタ１２、１３、１４のそれぞれのス
パイラルの外側の各端部がＦＥＴ１８のゲート１５、ソ
ース１６、ドレイン１７にそれぞれ接続されている。
素子１０は、基板１１の上に形成された３個のスパイラ
ルインダクタ１２、１３、１４を備えている。これらの
スパイラルインダクタ１２、１３、１４のそれぞれのス
パイラルの外側の各端部がＦＥＴ１８のゲート１５、ソ
ース１６、ドレイン１７にそれぞれ接続されている。
【００１２】一方、各スパイラルインダクタ１２、１
３、１４のスパイラル中心にはそれぞれボンディングパ
ッド２１、２２、２３が形成されている。これらのボン
ディングパッド２１、２２、２３と、それぞれ入力端
子、アース端子、出力端子に相当するリード電極２４、
２５、２６との間は、周知のワイヤーボンディングによ
って、Ａｕ線２７で接続されている。
３、１４のスパイラル中心にはそれぞれボンディングパ
ッド２１、２２、２３が形成されている。これらのボン
ディングパッド２１、２２、２３と、それぞれ入力端
子、アース端子、出力端子に相当するリード電極２４、
２５、２６との間は、周知のワイヤーボンディングによ
って、Ａｕ線２７で接続されている。
【００１３】この接続状態を、スパイラルインダクタ１
２を例にとり、図２に示す断面図を参照して説明する。
基板１上にスパイラルインダクタ１２が形成され、その
スパイラル中心に形成されたボンディングパッド２１
と、入力側に接続されているリード電極２４とがＡｕ線
２７で接続されている。このときに発生する寄生容量、
すなわち、回路素子に影響を与える静電容量Ｃは、次の
（１）式で導かれる。 Ｃ＝ε×（Ｓ÷ｄ） …………………… （１） ここに、εは導電体間の絶縁物の誘電率、Ｓは導電体面
積、ｄは導電体間の幅である。
２を例にとり、図２に示す断面図を参照して説明する。
基板１上にスパイラルインダクタ１２が形成され、その
スパイラル中心に形成されたボンディングパッド２１
と、入力側に接続されているリード電極２４とがＡｕ線
２７で接続されている。このときに発生する寄生容量、
すなわち、回路素子に影響を与える静電容量Ｃは、次の
（１）式で導かれる。 Ｃ＝ε×（Ｓ÷ｄ） …………………… （１） ここに、εは導電体間の絶縁物の誘電率、Ｓは導電体面
積、ｄは導電体間の幅である。
【００１４】この関係から、従来のものと比較すると、
寄生容量が大幅に低減されることがわかる。すなわち、
図４に示したような構成では、絶縁物であるチッ化膜２
の誘電率εは約「４〜７」であり、その膜厚は０．６μ
ｍである。一方、この実施例によると、絶縁物は空気で
あり、その誘電率εは約「１」であり、スパイラルイン
ダクタ１２とＡｕ線２７の間隔は約２００〜３００μｍ
である。従って、この実施例は、従来の図４に示したも
のに比べて、εが小さく、ｄが大きいので、（１）式か
ら判るように寄生容量が大幅に低減される。また、図５
に示したような構成では、絶縁物であるＧａＡｓの誘電
率εは約「１２．５」であり、その幅は１００〜２００
μｍである。従って、実施例は、この図５に示したもの
に比べても、εが小さく、ｄが大きいので、寄生容量が
小さくなる。
寄生容量が大幅に低減されることがわかる。すなわち、
図４に示したような構成では、絶縁物であるチッ化膜２
の誘電率εは約「４〜７」であり、その膜厚は０．６μ
ｍである。一方、この実施例によると、絶縁物は空気で
あり、その誘電率εは約「１」であり、スパイラルイン
ダクタ１２とＡｕ線２７の間隔は約２００〜３００μｍ
である。従って、この実施例は、従来の図４に示したも
のに比べて、εが小さく、ｄが大きいので、（１）式か
ら判るように寄生容量が大幅に低減される。また、図５
に示したような構成では、絶縁物であるＧａＡｓの誘電
率εは約「１２．５」であり、その幅は１００〜２００
μｍである。従って、実施例は、この図５に示したもの
に比べても、εが小さく、ｄが大きいので、寄生容量が
小さくなる。
【００１５】なお、上述の実施例では、半導体装置に形
成されたスパイラルインダクタについて説明したが、本
発明はこれに限らず、セラミックやガラス基板等の上
に、厚膜、薄膜技術により形成するスパイラルインダク
タにも適用することができる。
成されたスパイラルインダクタについて説明したが、本
発明はこれに限らず、セラミックやガラス基板等の上
に、厚膜、薄膜技術により形成するスパイラルインダク
タにも適用することができる。
【００１６】また、実施例ではスパイラルインダクタを
備えた低雑音ＦＥＴ増幅素子を例に採って説明したが、
本発明はスパイラルインダクタを備えた種々の伝送回路
素子にも適用できることは言うまでもない。
備えた低雑音ＦＥＴ増幅素子を例に採って説明したが、
本発明はスパイラルインダクタを備えた種々の伝送回路
素子にも適用できることは言うまでもない。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ボンディングパッドをスパイラル中心に形成
し、そのボンディングパッドとリード電極との間を、誘
電率の小さい空気中でワイヤー等により接続しているの
で、寄生容量を大幅に低減することができる。また、ス
パイラル中心にボンディングパッドを形成し、周知のワ
イヤーボンディング技術で、ボンディングパッドとリー
ド電極とを接続する構成であるので、容易に製造するこ
ともできる。
によれば、ボンディングパッドをスパイラル中心に形成
し、そのボンディングパッドとリード電極との間を、誘
電率の小さい空気中でワイヤー等により接続しているの
で、寄生容量を大幅に低減することができる。また、ス
パイラル中心にボンディングパッドを形成し、周知のワ
イヤーボンディング技術で、ボンディングパッドとリー
ド電極とを接続する構成であるので、容易に製造するこ
ともできる。
【図１】スパイラルインダクタを備えた低雑音ＦＥＴ
（電界効果トランジスタ）増幅素子の概略構成を示す平
面図である。
（電界効果トランジスタ）増幅素子の概略構成を示す平
面図である。
【図２】本発明の一実施例に係るスパイラルインダクタ
とリード電極との接続状態を示す断面図である。
とリード電極との接続状態を示す断面図である。
【図３】低雑音ＦＥＴ増幅素子の等価回路を示す図であ
る。
る。
【図４】従来のスパイラルインダクタの構成を示す図で
ある。
ある。
【図５】従来のスパイラルインダクタの構成を示す図で
ある。
ある。
１０ … 低雑音ＦＥＴ（電界効果トランジスタ）増幅
素子 １１ … 基板 １２、１３、１４ … スパイラルインダクタ １５ … ゲート １６ … ソース １７ … ドレイン １８ … ＦＥＴ ２１、２２、２３ … ボンディングパッド ２４、２５、２６ … リード電極 ２７ … Ａｕ線
素子 １１ … 基板 １２、１３、１４ … スパイラルインダクタ １５ … ゲート １６ … ソース １７ … ドレイン １８ … ＦＥＴ ２１、２２、２３ … ボンディングパッド ２４、２５、２６ … リード電極 ２７ … Ａｕ線
Claims (1)
- 【請求項１】 スパイラルインダクタを備えた伝送回路
素子において、 前記スパイラルインダクタのスパイラル中心にボンディ
ングパッドを備えたことを特徴とする伝送回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163496A JPH05335487A (ja) | 1992-05-28 | 1992-05-28 | 伝送回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163496A JPH05335487A (ja) | 1992-05-28 | 1992-05-28 | 伝送回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335487A true JPH05335487A (ja) | 1993-12-17 |
Family
ID=15774975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163496A Pending JPH05335487A (ja) | 1992-05-28 | 1992-05-28 | 伝送回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335487A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6326314B1 (en) | 1997-09-18 | 2001-12-04 | National Semiconductor Corporation | Integrated inductor with filled etch |
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