CN113412538A - 半导体装置以及电力变换装置 - Google Patents

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日野史郎
中岛纯一
富永贵亮
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Abstract

提供抑制开关速度的下降并降低栅极振荡的技术。与本申请说明书所公开的技术有关的半导体装置具备：有源区域中的第1栅极电极(7b)；第1区域中的栅极焊盘(11、11Y、11Z)，在俯视时该第1区域是与有源区域不同的区域；以及第1栅极布线(13、13Y、13Z)，将第1栅极电极与栅极焊盘进行电连接，第1栅极布线形成为涡旋状，第1栅极布线包含种类与第1栅极电极不同的材料。

Description

半导体装置以及电力变换装置
技术领域
本申请说明书所公开的技术涉及半导体装置以及电力变换装置。
背景技术
在逆变器或者转换器等电力变换装置所使用的绝缘型的电力用半导体模块中，为了应对大电流，应用了在同一模块内搭载多个半导体开关元件而进行并行动作的技术。
另一方面，在这样的结构中，即使在进行并行动作的多个半导体开关元件具有相互相同的特性的情况下，由于模块内的布线的偏差，在多个半导体元件进行并行动作时的开关特性中也可能产生偏差。
另外，当进行并行动作的半导体开关元件的个数增加时，由于元件配置面积的增加或者布线的复杂化等，进行并行动作的多个半导体开关元件间的寄生电感增加。
起因于如上所述的进行并行动作的半导体开关元件间的开关特性的偏差以及半导体开关元件间的寄生电感的增加，伴随由半导体开关元件的寄生电容以及半导体开关元件间的寄生电感引起的控制电极(栅极电极)的电位振动所致的正反馈增幅，有可能会产生半导体开关元件的电压以及电流发生振荡的所谓的被称为“栅极振荡”的现象。
栅极振荡除了是半导体开关元件的劣化或者损坏等的原因之外，还可能是向模块外部辐射噪声或者向外部电路传导噪声等的原因。
为了抑制这样的栅极振荡，例如，在专利文献1(日本特开2005-129826号公报)中记载了设置成将电阻元件与半导体元件的栅极布线串联地连接的结构。
另外，例如在专利文献2(日本专利第4138192号公报)中记载了将高频损耗元件与栅极布线串联地连接的结构。
现有技术文献
专利文献
专利文献1：日本特开2005-129826号公报
专利文献2：日本专利第4138192号公报
发明内容
专利文献1以及专利文献2所公开的技术是通过使半导体开关元件的开关动作(导通截止动作)变缓慢，从而实现栅极振荡的抑制。
然而，在专利文献1以及专利文献2所公开的情况下，仅通过栅极电阻降低栅极振荡，所以栅极电阻与栅极振荡成为折衷。即，通过附加大的栅极电阻，从而栅极振荡被降低，另一方面，开关速度也变慢，从而存在电力损耗增加这样的问题。
本申请说明书所公开的技术是鉴于如以上所记载的问题而完成的，其目的在于提供抑制开关速度的下降，并降低栅极振荡的技术。
本申请说明书所公开的技术的第1方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，所述第1栅极布线形成为涡旋状，所述第1栅极布线包含种类与所述第1栅极电极不同的材料。
另外，本申请说明书所公开的技术的第2方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，所述第1栅极布线形成为涡旋状，所述第1栅极布线配置于所述第1区域。
另外，本申请说明书所公开的技术的第3方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，在俯视时所述第1栅极布线包围所述有源区域且不封闭。
另外，本申请说明书所公开的技术的第4方案具备多个上述中的任意项所记载的半导体装置，多个所述半导体装置相互并联地连接。
本申请说明书所公开的技术的第1方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，所述第1栅极布线形成为涡旋状，所述第1栅极布线包含种类与所述第1栅极电极不同的材料。根据这样的结构，通过由第1栅极布线产生的电感分量，开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。
另外，本申请说明书所公开的技术的第2方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，所述第1栅极布线形成为涡旋状，所述第1栅极布线配置于所述第1区域。根据这样的结构，通过由第1栅极布线产生的电感分量，开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。
另外，本申请说明书所公开的技术的第3方案具备：有源区域中的第1栅极电极；第1区域中的栅极焊盘，在俯视时该第1区域是与所述有源区域不同的区域；以及第1栅极布线，将所述第1栅极电极与所述栅极焊盘进行电连接，在俯视时所述第1栅极布线包围所述有源区域且不封闭。根据这样的结构，能够在栅极焊盘与有源区域中的第1栅极电极之间形成涡旋式线圈所引起的内置栅极电感，所以开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。
另外，本申请说明书所公开的技术的第4方案具备多个上述中的任意项所记载的半导体装置，多个所述半导体装置相互并联地连接。根据这样的结构，在具有并联连接地进行并行动作的多个半导体装置的电力变换装置中，对各自的半导体开关元件的栅极布线提供电感分量，从而能够不使电力损耗增加而减轻或者抑制栅极振荡。
另外，与本申请说明书所公开的技术关联的目的、特征、方面以及优点通过以下所示的详细的说明和附图变得更加清楚。
附图说明
图1是概略地示出实施方式的碳化硅半导体装置的结构的例子的俯视图。
图2是图1中的区域A的放大图。
图3是示出图2所示的C－C’剖面处的构造的例子的剖视图。
图4是示出图1中的B－B’剖面处的构造的例子的剖视图。
图5是示出实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
图6是示出实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
图7是示出实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
图8是示出实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
图9是示出实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
图10是概略地示出实施方式的碳化硅MOSFET的结构的变形例的俯视图。
图11是概略地示出实施方式的碳化硅MOSFET的结构的其它变形例的俯视图。
图12是示出搭载实施方式的碳化硅MOSFET的电力半导体模块的等效电路模型的例子的图。
图13是示出用于解析在抽出单一的碳化硅MOSFET且正弦波被施加到栅极焊盘的情况下在有源区域中的栅极电极产生何种程度的电位变动的小信号等效电路的图。
图14是示出表示有源区域中的栅极电极的输出信号相对栅极焊盘的输入信号的大小的传递函数的计算结果的图。
图15是示出在与图14中的条件相同的条件下使用图12所示的模块等效电路模型计算出L负载半桥电路中的开关特性的结果的图。
图16是示出在与图14中的条件相同的条件下使用图12所示的模块等效电路模型计算出L负载半桥电路中的开关特性的结果的图。
图17是概略地示出实施方式的碳化硅MOSFET的结构的例子的俯视图。
图18是概念性地示出包括实施方式的电力变换装置的电力变换系统的结构的例子的图。
(符号说明)
1：SiC基板；2：漂移层；3：阱区域；4：源极区域；5：接触区域；6：栅极绝缘膜；7a、7b：栅极电极；8：外周接触区域；9：外周阱区域；10：源极电极；11、11X、11Y、11Z：栅极焊盘；12、12X、12Y、12Z：宽范围栅极布线；13、13Y、13Z：涡旋状栅极布线；13X：环状栅极布线；14：场绝缘膜；15：层间绝缘膜；16：保护环区域；18：外周阱接触膜；19：源极接触膜；20：漏极电极；21：阱接触孔；22：源极接触孔；23A、23B、23C：栅极接触孔；25、25X、25Y：内置栅极电阻；26：外置栅极电阻；100、100X、100Y、100Z：碳化硅MOSFET；101：电力半导体模块；207：内部电阻；210：源极寄生电感；211：栅极寄生电感；220：漏极寄生电感；251：栅极－源极间电容；252：栅极－漏极间电容；253：源极－漏极间电容；258：输入电容；260：沟道电导；280：内置栅极电感；301：栅极端子；2100：电源；2200：电力变换装置；2201：变换电路；2202：驱动电路；2203：控制电路；2300：负载。
具体实施方式
以下，参照附图说明实施方式。在以下的实施方式中，为了说明技术，还示出详细的特征等，但它们是例示，它们未必全部是为了使实施方式能够实施而必需的特征。另外，在所有的实施方式的说明之后，汇总地记述由各个实施方式产生的效果的例子。
此外，附图是概略地示出的图，为了便于说明，在附图中适当地进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必准确地记载，能够适当地变更。另外，在并非剖视图的俯视图等附图中，也有时为了易于理解实施方式的内容而附加阴影。
另外，在以下所示的说明中，对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也设为相同。因而，有时为了避免重复，省略关于它们的详细的说明。
另外，在以下记载的说明中，即使有时使用“上”、“下”、“左”、“右”、“侧”、“底”、“正”或者“背”等意味着特定的位置和方向的用语，这些用语也是为了易于理解实施方式的内容为了方便而使用的，与实际实施时的方向无关。
另外，在以下记载的说明中，在记载为“…的上表面”或者“…的下表面”的情况下，除了包括作为对象的构成要素的上表面自身之外，还包括在作为对象的构成要素的上表面形成有其它构成要素的状态。即，例如，在记载为“设置于甲的上表面的乙”的情况下，并不妨碍其它构成要素“丙”介于甲与乙之间。
另外，在以下记载的说明中，即使有时使用“第1”或者“第2”等序数，这些用语也是为了易于理解实施方式的内容为了方便而使用的，并不限定于由这些序数产生的顺序等。
在此，“MOS”这样的用语以前是对金属/氧化物/半导体的层叠构造使用的用语，采用Metal－Oxide－Semiconductor(金属氧化物半导体)的首字母。
然而，特别是在具有MOS构造的场效应晶体管(以下，有时简记为“MOS晶体管”)中，根据近年的集成化以及制造工艺的改善等观点，栅极绝缘膜以及栅极电极的材料得到改善。
例如，在MOS晶体管中，根据主要自对准地形成源极以及漏极的观点，作为栅极电极的材料，代替金属而采用多晶硅。
另外，根据改善电特性的观点，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料未必限定于氧化物。
因而，“MOS”这样的用语未必是仅限定于金属/氧化物/半导体的层叠构造而使用的用语，在本说明书中，也不以这样的限定为前提。
即，鉴于技术常识，在此“MOS”不仅作为来源于其语源的缩略语，还具有还广泛地包括导电体/绝缘体/半导体的层叠构造的意思。
另外，在以下的说明中，关于杂质的导电类型，将n型设为“第1导电类型”，将p型设为“第2导电类型”而一般地进行定义，但也可以是其相反的定义。
另外，在以下的说明中，“A与B电连接”这样的表达意味着能够在结构A与结构B之间双向地流过电流。
<第1实施方式>
以下，说明本实施方式的半导体装置以及半导体装置的制造方法。
<关于半导体装置的结构>
图1是概略地示出本实施方式的碳化硅半导体装置的结构的例子的俯视图。此外，图1中的碳化硅半导体装置是半导体开关元件，具体而言，是形成于SiC基板的上表面的具有MOS构造的场效应晶体管(碳化硅金属－氧化膜－半导体场效应晶体管(metal－oxide－semiconductor field－effect transistor，即，MOSFET)100)。
此外，碳化硅MOSFET100在以下的说明中作为平面栅极型而进行说明，但能够应用本技术的碳化硅MOSFET并不限定于平面栅极型。
另外，作为半导体装置所使用的半导体，可举出碳化硅(SiC)，但能够应用本技术的半导体并不限定于碳化硅(SiC)，例如既可以应用于包含硅(Si)的Si半导体装置，也可以应用于包含氮化镓(GaN)或者金刚石(C)等宽带隙半导体的宽带隙半导体装置。
在此，上述碳化硅(SiC)是宽带隙半导体的一种。宽带隙半导体一般是指具有大致2eV以上的禁带宽度的半导体，已知氮化镓(GaN)等3族氮化物、氧化锌(ZnO)等2族氧化物、硒化锌(ZnSe)等2族硫族化合物、金刚石以及碳化硅等。
如图1所例示那样，碳化硅MOSFET100具有四边形形状的外形。另外，碳化硅MOSFET100在俯视的外缘部设置有宽范围栅极布线12。
在俯视时的宽范围栅极布线12所包围的区域中的一部分的区域(其中与有源区域不同的区域)设置有四边形形状的栅极焊盘11。而且，在栅极焊盘11的周边形成有涡旋状栅极布线13，该涡旋状栅极布线13将栅极焊盘11的周围以涡旋状包围至少1周以上。
此外，图1所例示的涡旋状栅极布线13在俯视时为涡旋形状，但涡旋状栅极布线13的涡旋形状也可以在从其它方向观察的情况下为涡旋形状。
涡旋状栅极布线13的一个端部即一端连接于栅极焊盘11。而且，涡旋状栅极布线13的另一个端部即另一端连接于内置栅极电阻25的一端。而且，内置栅极电阻25的另一端连接于宽范围栅极布线12。
即，涡旋状栅极布线13与宽范围栅极布线12经由内置栅极电阻25电连接。另外，涡旋状栅极布线13与宽范围栅极布线12不直接接触。
此外，涡旋状栅极布线13在环绕栅极焊盘11的周围的期间，环绕的涡旋状栅极布线13彼此不接触。即，涡旋状栅极布线13不是封闭的环状(闭曲线)。
此外，本申请说明书中的“涡旋状”不包括封闭的环状(闭曲线)。
另一方面，在作为碳化硅MOSFET100的上表面侧的主面的大部分的除了设置有栅极焊盘11、宽范围栅极布线12以及涡旋状栅极布线13的部分以外的部分，设置有源极电极10。
另外，在碳化硅MOSFET100的下表面侧的主面即与设置有源极电极10的上表面侧相反的主面，设置有漏极电极20(后述)。
在源极电极10的下方设置有有源区域，在该有源区域配置有多个被称为“单位单元”(unit cell)的MOS的最小单位构造。而且，通过单位单元中的栅极电极7b(后述)的电位而控制源极电极10与漏极电极20之间的导通的有无。
在栅极电极的上表面形成有层间绝缘膜15(后述)，源极电极10、栅极焊盘11、宽范围栅极布线12以及涡旋状栅极布线13的大部分形成于层间绝缘膜15之上。
在形成有宽范围栅极布线12以及栅极电极7a(后述)这两方的区域的一部分，形成有层间绝缘膜15部分缺失的栅极接触孔23A，宽范围栅极布线12与栅极电极7a经由栅极接触孔23A物理性地接触，从而形成欧姆接触。另外，涡旋状栅极布线13与栅极电极7a经由层间绝缘膜15部分缺失的栅极接触孔23B物理性地接触。
通过如上所述的构造，从外部的控制电路(在此，未图示)施加到栅极焊盘11的栅极电压经由涡旋状栅极布线13、内置栅极电阻25、宽范围栅极布线12、进而栅极接触孔23A供给到单位单元的栅极电极7b。
如上所述，涡旋状栅极布线13存在于与有源区域不同的平面区域。
涡旋状栅极布线13包含金属。另一方面，根据加工性或者与栅极绝缘膜6的接触特性的观点，一般使用多晶硅作为单位单元的栅极电极7b。
多晶硅的薄片电阻比金属高。因此，当由与单位单元的栅极电极7b相同的多晶硅形成涡旋状栅极布线13时，作为大的栅极电阻进行动作，无法实现高速的开关动作。因而，涡旋状栅极布线13采用种类与单位单元的栅极电极7b不同的材料。
此外，涡旋状栅极布线13在其中途没有电分支点。
另外，栅极焊盘11的位置以及个数、内置栅极电阻25的形状、宽范围栅极布线12的形状、进而源极电极10的形状以及个数等也根据MOSFET而多种多样，但本技术能够应用于任意的方式。
另外，宽范围栅极布线12也可以在俯视时不包围源极电极10或者涡旋状栅极布线13。例如，在栅极焊盘11与栅极电极7b之间，存在包围栅极焊盘11且涡旋形状的涡旋状栅极布线13即可。
图2是图1中的区域A的放大图。如图2所例示那样，沿着源极电极10的外缘而设置有多个阱接触孔21。多个阱接触孔21与有源区域邻接地配置，且分别设置于源极电极10的下部。
另外，在有源区域中的源极电极10的下部，与单位单元的配置相匹配地设置有多个源极接触孔22。
图3是示出图2所示的C－C’剖面处的构造的例子的剖视图。如图3所例示那样，碳化硅MOSFET100形成于包含浓度比较高的n型(第1导电类型)的杂质的n+型的SiC基板1的上表面。
在SiC基板1的上表面形成有包含浓度比较低的n型的杂质的n－型的半导体层。半导体层例如是通过外延生长形成的外延生长层，以下称为漂移层2。
在漂移层2的表层中的有源区域，选择性地形成有多个包含p型(第2导电类型)的杂质的阱区域3。在各个阱区域3的表层，选择性地形成有包含浓度比较高的p型的杂质的p+型的接触区域5。
而且，在各个阱区域3的表层，以在俯视时包围接触区域5的方式分别形成有n+型的源极区域4。此外，接触区域5是为了降低接触电阻而设置的，但不是必需的结构。
另外，阱区域3以及源极区域4设置成在俯视时同心状地包围接触区域5。而且，阱区域3的下表面的距漂移层2的最表面起的深度比源极区域4的下表面以及接触区域5的下表面的距漂移层2的最表面起的深度深。
另外，在俯视时作为有源区域的外周的外周区域中的漂移层2的表层设置有外周阱区域9，该外周阱区域9包含p型的杂质。外周阱区域9延伸至宽范围栅极布线12的下方的区域。
另外，在俯视时在外周区域的更外侧的漂移层2的表层，与外周阱区域9接触地形成有多个保护环区域16。
另外，在外周阱区域9的表层选择性地设置有包含浓度比较高的p型的杂质的p+型的外周接触区域8。而且，在外周接触区域8的上表面，设置有外周阱接触膜18。
外周接触区域8与有源区域相邻地设置，并且设置于外周区域的端部。而且，在外周接触区域8的上表面设置有外周阱接触膜18。
为了保护栅极电极免受被施加到漏极电极的高的电压，形成有外周阱区域9。因此，在栅极焊盘11、宽范围栅极布线12、涡旋状栅极布线13以及内置栅极电阻25的下方，形成有外周阱区域9。
在有源区域中的漂移层2之上形成栅极绝缘膜6，该栅极绝缘膜6与被源极区域4和漂移层2夹持的阱区域3的上表面接触。而且，在栅极绝缘膜6的上表面形成有栅极电极7b。
即，相互相邻的阱区域3之间的漂移层2的表层是JFET(Junction Field EffectTransistor，结型场效应晶体管)区域。而且，栅极电极7b设置于从JFET区域的上方跨过至阱区域3的上方的位置的栅极绝缘膜6的上表面。
另外，跨过外周阱区域9的上表面的一部分和保护环区域16的上表面而设置有场绝缘膜14。场绝缘膜14的厚度比栅极绝缘膜6的厚度厚。场绝缘膜14的厚度例如为0.5μm以上且2μm以下。此外，与栅极电极7b连续的栅极电极7a还设置于场绝缘膜14的上表面。
栅极绝缘膜6以覆盖有源区域的漂移层2的上表面的大致整个面的方式设置，但在接触区域5的上表面和其周围的源极区域4的上表面的一部分设置有源极接触膜19，所以在该部位未设置栅极绝缘膜6。
另外，形成有覆盖栅极电极7a、栅极电极7b、栅极绝缘膜6以及场绝缘膜14的层间绝缘膜15。层间绝缘膜15的厚度例如为0.5μm以上且2μm以下。
在有源区域中以贯通层间绝缘膜15而到达源极接触膜19的方式设置有源极接触孔22，另外，在外周区域以贯通层间绝缘膜15而到达外周阱接触膜18的方式设置有阱接触孔21。另外，在外周区域以贯通层间绝缘膜15而到达形成于场绝缘膜14的上表面的栅极电极7a的方式设置有栅极接触孔23A。
而且，在层间绝缘膜15的上方，选择性地设置源极电极10、栅极焊盘11、宽范围栅极布线12以及涡旋状栅极布线13。
源极电极10埋入源极接触孔22，并且埋入与有源区域邻接地设置的阱接触孔21。而且，宽范围栅极布线12埋入栅极接触孔23A。而且，源极电极10在有源区域隔着层间绝缘膜15覆盖栅极电极7b。
通过这样的构造，源极区域4经由源极接触孔22电连接于源极电极10，外周阱区域9经由阱接触孔21电连接于源极电极10，栅极电极7a经由栅极接触孔23A电连接于宽范围栅极布线12。
此外，在层间绝缘膜15的上方设置至少覆盖源极电极10的一部分的包含聚酰亚胺膜或者氮化膜的保护膜(在此，未图示)。
接下来，说明形成有内置栅极电阻25的区域。图4是示出图1中的B－B’剖面处的构造的例子的剖视图。图4是与有源区域不同的区域中的剖视图。
如图4所例示那样，在场绝缘膜14的上表面部分地形成有栅极电极7a。另外，分别形成有贯通形成于栅极电极7a的上表面的层间绝缘膜15而到达栅极电极7a的栅极接触孔23A以及栅极接触孔23B。
在栅极接触孔23B处，涡旋状栅极布线13经由栅极接触孔23B而与栅极电极7a接触。另外，在栅极接触孔23A处，宽范围栅极布线12经由栅极接触孔23A而与栅极电极7a接触。
由此，涡旋状栅极布线13与宽范围栅极布线12经由(主要由栅极电极7a引起的)内置栅极电阻25电连接。
<关于半导体装置的制造方法>
接下来，参照图5至图9，说明本实施方式的碳化硅半导体装置的制造方法。此外，图5至图9是示出本实施方式的碳化硅半导体装置的制造方法的例子的剖视图。
首先，如图5所例示那样，在SiC基板1的一个主面(上表面)使用化学气相沉积(chemical vapor deposition，即CVD)法，通过外延生长形成n型的漂移层2。此外，漂移层2是碳化硅半导体层。
在此，SiC基板1的厚度例如为50μm以上且500μm以下。另外，SiC基板1例如包含1×1019cm-3以上且1×1021cm-3以下的范围的n型的杂质。
另外，漂移层2的厚度例如为1μm以上且60μm以下。另外，漂移层2例如包含1×1015cm-3以上且1×1017cm-3以下的范围的n型的杂质。
此外，漂移层2的厚度是一个例子，漂移层2的厚度也可以根据碳化硅MOSFET100所需的耐压(使用电压)决定。
接下来，在漂移层2的上表面，使用照相制版(光刻)技术来形成具有开口部的抗蚀剂掩模(在此，未图示)，以使得之后作为阱区域3以及外周阱区域9的区域露出。该抗蚀剂掩模被用作杂质注入阻止掩模。
在形成上述抗蚀剂掩模之后，从该抗蚀剂掩模的上方将p型的杂质进行离子注入。然后，如图6所例示那样，在有源区域中的漂移层2的表层，选择性地形成阱区域3。另外，如图6所例示那样，在外周区域中的漂移层2的表层形成外周阱区域9。
在此，阱区域3以及外周阱区域9的距漂移层2的最表面起的深度(厚度)例如为0.5μm以上且1.0μm以下。另外，使用Al或者B作为阱区域3以及外周阱区域9的p型的杂质。另外，阱区域3以及外周阱区域9的杂质浓度例如被设定为1×1017cm-3以上且5×1019cm-3以下的范围。
接下来，在去除抗蚀剂掩模之后，使用照相制版技术来形成具有开口部的新的抗蚀剂掩模(在此，未图示)，以使得之后作为源极区域4的区域露出。该抗蚀剂掩模也被用作杂质注入阻止掩模。
在形成上述抗蚀剂掩模之后，从该抗蚀剂掩模的上方将n型的杂质进行离子注入。然后，如图6所例示那样，在阱区域3的表层形成源极区域4。
在此，源极区域4的距漂移层2的最表面起的深度(厚度)例如为0.2μm以上且0.5μm以下。另外，使用氮(N)或者磷(P)作为源极区域4的n型的杂质。另外，源极区域4的杂质浓度例如被设定为5×1018cm-3以上且5×1020cm-3以下的范围。
接下来，在去除抗蚀剂掩模之后，使用照相制版技术来形成具有开口部的新的抗蚀剂掩模(在此，未图示)，以使得之后作为接触区域5以及外周接触区域8的区域露出。该抗蚀剂掩模也被用作杂质注入阻止掩模。
在形成上述抗蚀剂掩模之后，从该抗蚀剂掩模的上方将p型的杂质进行离子注入。然后，如图6所例示那样，在有源区域，在源极区域4的俯视时的中央部形成接触区域5。另外，如图6所例示那样，在外周区域，在外周阱接触膜18的表层形成外周接触区域8。
在此，接触区域5以及外周接触区域8的距漂移层2的最表面起的深度(厚度)例如为0.2μm以上且0.5μm以下。
另外，使用Al或者B作为接触区域5以及外周接触区域8的p型的杂质。另外，接触区域5以及外周接触区域8的杂质浓度例如被设定为1×1018cm-3以上且5×1020cm-3以下的范围内。
接下来，在去除抗蚀剂掩模之后，使用照相制版技术来形成具有开口部的新的抗蚀剂掩模(在此，未图示)，以使得之后作为保护环区域16的区域露出。该抗蚀剂掩模也被用作杂质注入阻止掩模。
在形成上述抗蚀剂掩模之后，从该抗蚀剂掩模的上方将p型的杂质进行离子注入。然后，如图6所例示那样，在外周区域的更外侧的漂移层2的表层形成保护环区域16。
在此，保护环区域16的距漂移层2的最表面起的深度(厚度)例如为0.5μm以上且1.0μm以下。另外，使用Al或者B作为保护环区域16的p型的杂质。另外，保护环区域16的杂质浓度例如被设定为1×1016cm-3以上且1×1018cm-3以下的范围内。
接下来，在去除抗蚀剂掩模之后，为了激活被注入的n型的杂质以及p型的杂质，例如，实施1500℃以上的高温退火处理。
接下来，例如，通过CVD法，在漂移层2的上表面形成氧化膜(SiO2)。之后，使用照相制版技术来形成具有开口部的蚀刻掩模，以使得有源区域露出。
在形成上述蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除有源区域中的氧化膜。由此，如图6所例示那样，在外周区域的漂移层2的上表面形成场绝缘膜14。此外，场绝缘膜14的厚度例如被设定为0.5μm以上且2μm以下。
之后，如图7所例示那样，将包括上部的结构的SiC基板1暴露在包含氧气或者水蒸气的1000℃左右的气氛中，从而对有源区域的表面进行热氧化。然后，形成作为热氧化膜(SiO2)的栅极绝缘膜6。栅极绝缘膜6的厚度例如被设定为0.03μm以上且0.5μm以下。
此外，在上述情况下，设为栅极绝缘膜6是热氧化膜而进行了说明，但栅极绝缘膜6也可以是通过CVD法形成的氧化膜。
接下来，如图8所例示那样，通过CVD法，在栅极绝缘膜6的上表面以及场绝缘膜14的上表面形成例如包含1×1019cm-3以上且1×1021cm-3以下的范围的磷(P)的多晶硅膜。
多晶硅膜的厚度例如被设定为0.3μm以上且1μm以下的范围。此外，多晶硅膜也可以由包含B的p型的多晶硅膜形成。
接下来，使用照相制版技术来形成具有开口部的蚀刻掩模，以使得源极区域4的上方以及接触区域5的上方的多晶硅膜在有源区域露出并且栅极焊盘11的下方的多晶硅膜在外周区域露出。
然后，在形成上述蚀刻掩模之后，使用该蚀刻掩模，通过蚀刻来去除在开口部露出的多晶硅膜。
由此，如图8所例示那样，在有源区域存在于源极区域4的上方以及接触区域5的上方的栅极电极被去除，栅极电极7b残留于从JFET区域的上方跨过至阱区域3的缘部的上方的范围。另外，在外周区域，除去外周接触区域8的上方，栅极电极7a残留直至宽范围栅极布线12的下方为止。
另外，在图1的B－B’剖面形成内置栅极电阻25的图案。
接下来，如图9所例示那样，在包括上部结构的SiC基板1的整个面例如通过CVD法形成厚度为0.5μm以上且2μm以下的氧化硅膜，设为层间绝缘膜15。
接着，使用照相制版技术来形成具有开口部的蚀刻掩模，以使得在有源区域接触区域5及其周围的源极区域4的上方的层间绝缘膜15露出。然后，使用该蚀刻掩模，通过蚀刻来去除在开口部露出的层间绝缘膜15，并且还去除其之下的栅极绝缘膜6。由此，如图9所例示那样，形成到达接触区域5及其周围的源极区域4的源极接触孔22(参照图3)。
另外，该蚀刻掩模在外周区域以使外周阱区域9的上方的层间绝缘膜15露出的方式具有开口部，通过蚀刻来去除在开口部露出的层间绝缘膜15以及场绝缘膜14。由此，如图9所例示那样，形成到达外周阱区域9的阱接触孔21。
作为上述蚀刻，能够使用湿蚀刻、干蚀刻或者这两方。
接下来，在去除上述蚀刻掩模之后，在SiC基板1的上表面，例如，在通过溅射法形成厚度为30nm以上且100nm以下的Ni膜之后，实施退火处理。
由此，在在源极接触孔22的底面露出的源极区域4的上表面以及接触区域5的上表面以及在阱接触孔21的底面露出的外周接触区域8的上表面，分别形成金属硅化物膜(例如，NiSi2膜)。
在此，退火处理例如通过瞬间热处理(rapid thermal annealing，即，RTA)法，进行温度例如为300℃以上且800℃以下且1分钟以上且3分钟以下的加热。
通过该温度下的加热，如图9所例示那样，Ni膜的Ni与和其接触的SiC反应，在接触区域5的上表面以及源极区域4的上表面形成源极接触膜19(参照图3)，另外在外周接触区域8上形成外周阱接触膜18(参照图3)。此外，与SiC未接触的Ni膜不反应，所以Ni原样残留。
在形成金属硅化物膜之后，例如，用包含硫酸或者盐酸的酸溶液清洗SiC基板1。通过该清洗，在硅化物化反应中未反应的Ni膜被去除。通过去除该未反应的Ni膜，能够得到图9所例示的结构。
接下来，使用照相制版技术来形成具有多个开口部的蚀刻掩模，以使得栅极焊盘11(参照图1)的形成区域以及宽范围栅极布线12(参照图1)的形成区域中的位于栅极电极7a的上方的层间绝缘膜15露出。
然后，使用该蚀刻掩模，通过蚀刻来去除在多个开口部露出的层间绝缘膜15，从而形成到达栅极电极7a的栅极接触孔23A以及栅极接触孔23B(参照图4)。
此外，作为该蚀刻，能够使用与在形成源极接触孔22时使用的蚀刻相同的方法。
之后，针对SiC基板1的上表面，通过溅射法或者蒸镀法来形成厚度例如为1μm以上且5μm以下的Al膜。然后，利用该Al膜埋入阱接触孔21、源极接触孔22、栅极接触孔23A以及栅极接触孔23B。
接下来，使用照相制版技术来形成之后成为源极电极10、栅极焊盘11、宽范围栅极布线12以及涡旋状栅极布线13的区域各自的上部以外为开口部的蚀刻掩模。
然后，使用该蚀刻掩模对Al膜进行蚀刻，从而形成源极电极10、栅极焊盘11、宽范围栅极布线12以及涡旋状栅极布线13。
最后，针对SiC基板1的背面侧主面(下表面)，通过溅射法或者蒸镀法形成厚度例如为0.1μm以上且5μm以下的Ni膜作为漏极电极20。这样，能够得到图3所例示的碳化硅MOSFET100。
接下来，说明碳化硅MOSFET100所起到的效果。
图12是示出搭载本实施方式的碳化硅MOSFET100的电力半导体模块101(电力变换装置)的等效电路模型的例子的图。
在电力半导体模块101的内部存在多个碳化硅MOSFET100，且相互并联连接。
具体而言，多个碳化硅MOSFET100的栅极焊盘11、漏极电极20以及源极电极10分别经由栅极寄生电感211、漏极寄生电感220以及源极寄生电感210连接，该栅极寄生电感211、该漏极寄生电感220以及该源极寄生电感210分别是在碳化硅MOSFET100间寄生的电感分量。
栅极寄生电感211、漏极寄生电感220以及源极寄生电感210起因于为了将碳化硅MOSFET100的芯片间并联连接而使用的接合引线或者母线等细长的导体的存在而产生。
另外，当着眼于碳化硅MOSFET100的内部时，漏极电极20以及源极电极10是低电阻的金属、且平面地形成在芯片面内。因此，能够忽略寄生阻抗。
另一方面，包含多晶硅膜的栅极电极7a具有高的薄片电阻，所以一般认为内部电阻207存在于栅极焊盘11与有源区域的栅极电极7b之间。
在有源区域，在栅极－源极－漏极各自的端子间存在栅极－源极间电容251、栅极－漏极间电容252、源极－漏极间电容253的寄生电容，另外，在漏极－源极间存在由有源区域的栅极电极7b的电位控制导电性的沟道电导260。
在此，本实施方式的碳化硅MOSFET100中的涡旋状栅极布线13是具有涡旋形状的布线，所以能够电性地作为涡旋式线圈发挥作用，表现为电感分量。
另外，涡旋状栅极布线13的一端连接于栅极焊盘11，涡旋状栅极布线13的另一端与有源区域中的栅极电极7b连接。因此，基于涡旋状栅极布线13的电感分量能够表现为形成于栅极焊盘11与有源区域之间的内置栅极电感280。
另外，在本实施方式中并非是必需的结构的内置栅极电阻25与内置栅极电感280串联地连接。
另外，用于调整开关速度的外置栅极电阻26连接于模块的栅极端子301。
首先，说明在并联连接有多个MOSFET的模块内产生的栅极振荡的原理。
栅极振荡的主要原因在于输入到MOSFET的栅极焊盘11的高频振动传播到MOSFET的有源区域中的栅极电极7b的电位并传递到漏极－源极电流的振动。
漏极－源极电流的振动由于源极寄生电感210或者漏极寄生电感220而变化为碳化硅MOSFET100源极电极或者漏极电极的电压变动，并且经由模块内或者其它碳化硅MOSFET100内的栅极－源极间电容251以及栅极－漏极间电容252作为原来的碳化硅MOSFET100的栅极焊盘11的电压振动而返回来。
此时，如果针对最初的栅极电位的振动电压而返回来的栅极电位的振动电压大，则有时产生正反馈，导致栅极振荡。
因而，为了抑制栅极振荡，有效的是针对高频振动下调上述振荡循环中的小信号传递函数的增益。作为其具体的方法，考虑减小有源区域中的栅极电极7b的电位变动相对于栅极焊盘11的电压变动的比例的方法。
另一方面，当相对于为了进行开关动作而施加到栅极焊盘11的栅极电极的控制电压的变化，有源区域的栅极电极7b的电位变动变缓慢时，开关速度变慢，所以电力损耗增加。
因而，与栅极焊盘11的电压变动相对的有源区域中的栅极电极7b的电压变动理想的是响应于开关动作，不响应于高频振动。
在此，高频振动具有按照主要寄生于半导体芯片的寄生电容C与主要寄生于电路的寄生电感L的共振频率即1/(2π√(LC))计算的振荡频率。而且，一般而言，C大致为几十至几百nF，L大致为几十至几百nH，所以共振频率具有大致几至几百MHz左右的振荡频率。
当考虑到一般的开关频率为几百kHz左右时，这是比栅极电极的控制电压的频率高的频率。
因而，发明者们认为只要能够在栅极焊盘11与有源区域的栅极电极7b之间仅切断高频信号而形成对低频信号的传递不造成影响的低通滤波器，就能够不使开关损耗增大地抑制栅极振荡。
图13是示出用于解析抽出单一的碳化硅MOSFET100并且正弦波被施加到栅极焊盘11的情况下有源区域中的栅极电极7b产生何种程度的电位变动的小信号等效电路的图。
从图12所示的碳化硅MOSFET100忽略不对上述解析做出贡献的源极－漏极间的阻抗，将源极电位和漏极电位简化为相同的电位，从而作为栅极－源极间电容251与栅极－漏极间电容252的合成电容的输入电容258被表示成与内置栅极电阻25、内置栅极电感280以及内部电阻207串联地连接。
在此，在不使用本实施方式的碳化硅MOSFET100的情况即内置栅极电感280的值为零的情况下，被施加到栅极焊盘11的电压被内部电阻207与输入电容258的串联连接分压。然后，有源区域中的栅极电极7b的电位对应于分压中的输入电容258的两端电压。
在此，在将经由内置栅极电阻25从有源区域连接的栅极焊盘11的电位视为输入、将有源区域中的栅极电极7b的电位视为输出的情况下，能够视为在输入输出之间利用由内部电阻207以及内置栅极电阻25的合成构成的R和由输入电容258构成的C形成CR低通滤波器。
即，能够理解为在MOSFET中自生地内置有低通滤波器。然而，CR低通滤波器是一次的低通滤波器，衰减斜率恒定为－20dB/dec，所以为了下调针对高频振动的增益，需要下调按照1/(2πRC)求出的截止频率。即，需要增大CR积。
另一方面，开关速度与CR积成反比例，所以仅凭CR低通滤波器，开关速度的提高与针对高频振动的增益的降低成为折衷关系。
因而，在内置栅极电感280为零的情况下，难以不使开关损耗增大地抑制栅极振荡。
在本实施方式的碳化硅MOSFET100中，在有源区域与栅极焊盘11之间包括涡旋状栅极布线13的内置栅极电感280与内置栅极电阻25串联地连接。因此，构成LCR低通滤波器。
LCR低通滤波器是2次的低通滤波器，即能够将衰减斜率最大设为－40dB/dec。因此，与具备CR低通滤波器的情况相比，能够不使开关速度下降地下调针对高频振动的增益。
为了证明上述效果，示出表示在图13所例示的小信号等效电路中有源区域中的栅极电极7b的输出信号相对于栅极焊盘11的输入信号的大小的传递函数的计算结果。
图14是示出表示有源区域中的栅极电极7b的输出信号相对于栅极焊盘11的输入信号的大小的传递函数的计算结果的图。此外，在图14中，纵轴表示增益[dB]，横轴表示频率[Hz]。
将输入电容258设为20nF，将内部电阻207设为5Ω，将内置栅极电阻25与内置栅极电感280的组合在条件a下设为1Ω和0nH，在条件b下设为10Ω和0nH，在条件c下设为1Ω和30nH。
当以条件a为基准时，在条件b下在保持衰减斜率相同的状态下截止频率变小，从而高频区域的增益下降。相对于此，当以条件a为基准时，在条件c下在10MHz以上的区域衰减斜率变大，从而高频区域的增益下降。
因而，可知当以条件a为基准时，在条件b以及条件c下都降低了高频区域中的增益。
另一方面，图15以及图16是示出在与图14中的条件相同的条件下使用图12所示的模块等效电路模型计算出L负载半桥电路中的开关特性的结果的图。此外，在图15中，纵轴表示漏极－源极电压[V]，横轴表示时间[μs]。另外，在图16中，纵轴表示漏极－源极电流[A]，横轴表示时间[μs]。
此外，为了简化，忽略计算栅极寄生电感211、源极寄生电感210以及漏极寄生电感220。
针对每个碳化硅MOSFET100将与1Ω相当的电阻连接于外置栅极电阻26。
可知以条件a为基准，在通过增大内置栅极电阻25而降低了高频区域中的增益的条件b下，漏极电流或者漏极电压的变动变缓慢，开关速度下降。
另一方面，可知在提供了内置栅极电感280的条件c下，开关特性与条件a等同，没有开关速度的下降。
即，通过提供基于本实施方式的涡旋状栅极布线13的内置栅极电感280，能够不使开关损耗增大地抑制栅极振荡。
在基于发明者们最初公开的上述效果的基础上，说明与现有技术的差异。
作为1个现有技术，公开了为了在关断动作时调整元件平面内的切断动作的时间差而使与形成于半导体芯片的中央的栅极焊盘连接的沟槽栅极电极形成为涡旋状的构造。
另外，作为其它现有技术，公开了为了减少栅极布线的面积而以使沟槽栅极电极包围栅极焊盘的方式涡旋状地连成一串的构造。
在任意的情况下，涡旋状的栅极布线都由有源区域中的栅极电极构成。
在这样的情况下，由于两个问题点，几乎无法享有如本实施方式那样的效果。
首先，在这些现有技术中，涡旋状的栅极布线由有源区域的栅极电极构成。根据加工性或者栅极绝缘膜的可靠性的观点，在有源区域的栅极电极中使用多晶硅，但多晶硅的薄片电阻大。
因此，当由多晶硅形成如涡旋状的栅极布线那样的长的布线时，作为大的栅极电阻进行动作，无法高速地进行开关。
另外，当使涡旋状的栅极布线仅形成于有源区域内时，在有源区域中的与栅极焊盘电性地接近的区域，在栅极焊盘与栅极电极之间几乎不存在电感分量。因此，高频振动被传递到这些区域。因而，几乎无法抑制栅极振荡。
除此之外，在有源区域内，在与栅极焊盘电性地接近的区域和与栅极焊盘电性地远离的区域，在与栅极焊盘之间形成的电感分量大不相同。因此，元件内的开关动作变得不均匀，有可能会引起电流集中所致的元件损坏。
为了抑制这些现象并得到本实施方式中的效果，涡旋状的栅极布线中的至少一部分、最好是其全部需要形成于与有源区域不同的区域，且形成于栅极焊盘与有源区域中的栅极电极之间。
<关于第1实施方式的变化例1>
图1所示的碳化硅MOSFET100的俯视图是能够享有本实施方式的效果的结构的一个例子。只要内置栅极电感280形成于栅极焊盘11与有源区域中的栅极电极7b之间，就能够同样地得到本实施方式的效果。
图10是概略地示出本实施方式的碳化硅MOSFET100X的结构的变形例的俯视图。
在图10所例示的碳化硅MOSFET100X中，代替环状栅极布线13X未包围栅极焊盘11X，而环状栅极布线13X从有源区域的外侧包围有源区域(源极电极10)。
此外，环状栅极布线13X在环绕有源区域的周围的期间，环绕的环状栅极布线13X彼此不接触。即，环状栅极布线13X不是封闭的环状(闭曲线)。
环状栅极布线13X的一端连接于栅极焊盘11X。而且，环状栅极布线13X的另一端不与栅极焊盘11X连接(即，不是闭曲线)，而连接于内置栅极电阻25X的一端。而且，内置栅极电阻25X的另一端连接于宽范围栅极布线12X。
环状栅极布线13X包含种类与栅极电极7b不同的材料。
即使是这样的平面布局，也能够在栅极焊盘11X与有源区域中的栅极电极7b之间形成涡旋式线圈所引起的内置栅极电感，所以能够享有与本实施方式的效果同样的效果。
另外，在本实施方式中，示出了按照栅极焊盘11X(栅极焊盘11)、环状栅极布线13X(涡旋状栅极布线13)、内置栅极电阻25X(内置栅极电阻25)、进而宽范围栅极布线12X(宽范围栅极布线12)的顺序连接的例子，但环状栅极布线13X(涡旋状栅极布线13)与内置栅极电阻25X(内置栅极电阻25)的连接顺序也可以相反。另外，也可以在连接的中途夹着任意的栅极布线等。
<关于第1实施方式的变化例2>
图11是概略地示出本实施方式的碳化硅MOSFET100Y的结构的其它变形例的俯视图。
在图11所例示的碳化硅MOSFET100Y中，代替涡旋状栅极布线13Y不包围栅极焊盘11Y或者有源区域，而从涡旋状栅极布线13Y的中心部(一端)经由栅极接触孔23B而与内置栅极电阻25Y的一端接触，内置栅极电阻25Y的另一端在涡旋状栅极布线13Y的外侧经由其它栅极接触孔23C而与宽范围栅极布线12Y接触。
此外，涡旋状栅极布线13Y在环绕的期间，环绕的涡旋状栅极布线13Y彼此不接触。即，涡旋状栅极布线13Y不是封闭的环状(闭曲线)。
即使是这样的平面布局，也能够在栅极焊盘11Y与有源区域中的栅极电极7b之间形成涡旋式线圈所引起的内置栅极电感，所以能够享有与本实施方式的效果同样的效果。
此外，在图11中，示出了从涡旋状栅极布线13Y的中心部经由栅极接触孔23B而与内置栅极电阻25Y接触的例子，但也可以是不经由内置栅极电阻25Y而经由接触孔与其它导电体层接触的结构。
<第2实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，关于与在以上所记载的实施方式中说明的构成要素同样的构成要素，附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图17是概略地示出本实施方式的碳化硅MOSFET100Z的结构的例子的俯视图。与第1实施方式所示的例子不同，省略内置栅极电阻25，栅极焊盘11Z与涡旋状栅极布线13Z直接接触，且宽范围栅极布线12Z与涡旋状栅极布线13Z直接接触。
<关于半导体装置的制造方法>
本实施方式的碳化硅半导体装置的制造方法的主要的部分与在第1实施方式中说明的制造方法相同，且以不形成内置栅极电阻25的方式适当地变更掩模图案，所以省略详细的说明。
在图12所例示的等效电路模型中，内置栅极电阻25为0Ω，所以能够进行更高速的开关动作。因而，能够实现开关损耗低的半导体装置。
另一方面，相比于使用内置栅极电阻25的情况，高频区域中的增益增大，但通过适当地调整内置栅极电感280的值，能够使针对高频振动的增益下降，所以能够抑制栅极振荡。
另外，在图1中的碳化硅MOSFET100的平面布局中，不需要用于使内置栅极电阻25存在的区域，所以能够还实现芯片尺寸的缩小。
此外，作为对以上的实施方式所示的任意的碳化硅MOSFET的栅极端子301提供电感的方法，也可以形成细长的栅极布线(栅极导线)。
然而，一般而言，线圈的电感与匝数的平方成比例，所以在将要形成大的电感的情况下，想要增加绕线，但使用未被绝缘体包覆的栅极导线来增加绕线是不现实的。
因而，为了用栅极导线形成大的电感，需要细长的栅极导线，可能要求考虑振动或者发热所致的断线风险，或者可能要求大的模块尺寸。
相对于此，在芯片内部由涡旋形状的布线形成电感，从而能够实现小型且具有高的可靠性的模块。
另外，与通过机械作用形成的栅极导线相比，通过光刻来决定形状的涡旋状栅极布线的形状的再现性更好，所以还具有电感的大小的再现性好的优点。
<第3实施方式>
说明本实施方式的电力变换装置以及电力变换装置的制造方法。在以下的说明中，关于与在以上所记载的实施方式中说明的构成要素同样的构成要素，附加相同的符号而图示，适当地省略其详细的说明。
<关于电力变换装置的结构>
在本实施方式中，将以上所记载的实施方式的半导体装置应用于电力变换装置。应用的电力变换装置并不限定于特定的用途的电力变换装置，但以下说明应用于三相的逆变器的情况。
图18是概念性地示出包括本实施方式的电力变换装置的电力变换系统的结构的例子的图。
如图18所例示那样，电力变换系统具备电源2100、电力变换装置2200以及负载2300。电源2100是直流电源，且对电力变换装置2200供给直流电力。电源2100能够由各种电源构成，例如能够由直流体系、太阳能电池或者蓄电池等构成。另外，电源2100能够由与交流体系连接的整流电路或者AC－DC转换器等构成。另外，还能够由将从直流体系输出的直流电力变换为预定的电力的DC－DC转换器构成电源2100。
电力变换装置2200是连接于电源2100与负载2300之间的三相的逆变器。电力变换装置2200将从电源2100供给的直流电力变换为交流电力，进而对负载2300供给该交流电力。
另外，电力变换装置2200如图18所例示那样具备将直流电力变换为交流电力而输出的变换电路2201、输出用于驱动变换电路2201各自的开关元件的驱动信号的驱动电路2202以及将用于控制驱动电路2202的控制信号输出到驱动电路2202的控制电路2203。
负载2300是利用从电力变换装置2200供给的交流电力驱动的三相的电动机。此外，负载2300并不限于特定的用途，是搭载于各种电气设备的电动机，例如，被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，说明电力变换装置2200的详细内容。变换电路2201具备开关元件和续流二极管(在此，未图示)。然后，开关元件进行开关动作，从而将从电源2100供给的直流电力变换为交流电力，进而，供给到负载2300。
变换电路2201的具体的电路结构存在各种电路结构，但本实施方式的变换电路2201是2电平的三相全桥电路，且具备6个开关元件和与各个开关元件反并联地连接的6个续流二极管。
将以上所记载的实施方式的任意实施方式中的半导体装置应用于变换电路2201中的各个开关元件和各个续流二极管中的至少一方。在6个开关元件中，每两个开关元件串联连接而构成上下支路，各个上下支路构成全桥电路的各相(即，U相、V相以及W相)。而且，各个上下支路的输出端子(即，变换电路2201的3个输出端子)连接于负载2300。
驱动电路2202生成用于驱动变换电路2201的开关元件的驱动信号，进而，对变换电路2201的开关元件的控制电极供给该驱动信号。具体而言，根据从后述控制电路2203输出的控制信号，把将开关元件设为导通状态的驱动信号和将开关元件设为截止状态的驱动信号输出到各个开关元件的控制电极。
在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(即，导通信号)，在将开关元件维持为截止状态的情况下，驱动信号是开关元件的阈值电压以下的电压信号(即，截止信号)。
控制电路2203以对负载2300供给所期望的电力的方式控制变换电路2201的开关元件。具体而言，根据应供给到负载2300的电力，计算变换电路2201的各个开关元件应成为导通状态的时间(即，导通时间)。例如，能够通过根据应输出的电压来调制开关元件的导通时间的PWM控制，控制变换电路2201。
然后，控制电路2203以对在各个时间点应成为导通状态的开关元件输出导通信号、对应成为截止状态的开关元件输出截止信号的方式对驱动电路2202输出控制指令(即，控制信号)。驱动电路2202根据该控制信号，将导通信号或者截止信号作为驱动信号而输出到各个开关元件的控制电极。
在本实施方式的电力变换装置2200中，作为变换电路2201的开关元件而应用以上所记载的实施方式的任意实施方式中的半导体装置，所以能够使经过通电循环之后的导通电阻稳定。
此外，在本实施方式中，说明了将以上所记载的实施方式的任意实施方式中的半导体装置应用于2电平的三相逆变器的例子，但应用例并不限于此，能够将以上所记载的实施方式的任意实施方式中的半导体装置应用于各种电力变换装置。
另外，在本实施方式中，说明了2电平的电力变换装置，但也可以将以上所记载的实施方式的任意实施方式中的半导体装置应用于3电平或者多电平的电力变换装置。另外，在对单相负载供给电力的情况下，也可以将以上所记载的实施方式的任意实施方式中的半导体装置应用于单相的逆变器。
另外，在对直流负载等供给电力的情况下，还能够将以上所记载的实施方式的任意实施方式中的半导体装置应用于DC－DC转换器或者AC－DC转换器。
另外，应用以上所记载的实施方式的任意实施方式中的半导体装置的电力变换装置并不限定于上述负载是电动机的情况，例如，还能够用作放电机床、激光机床、感应加热调理器或者非接触器供电系统的电源装置。另外，应用以上所记载的实施方式的任意实施方式中的半导体装置的电力变换装置还能够用作太阳能发电系统或者蓄电系统等中的功率调节器。
在以上所记载的实施方式中使用的半导体开关元件并不限于包括硅(Si)半导体的开关元件，例如，半导体开关元件也可以包含带隙比Si半导体宽的非Si半导体材料。
作为是非Si半导体材料的宽带隙半导体，例如有碳化硅、氮化镓系列材料或者金刚石等。
包括宽带隙半导体的开关元件在Si半导体难以进行单极动作的高电压区域也能够使用，能够大幅降低在开关动作时产生的开关损耗。因此，能够大幅降低电力损耗。
另外，包括宽带隙半导体的开关元件的电力损耗小，耐热性也高。因此，在构成具备冷却部的功率模块的情况下，能够使散热器的散热片小型化，所以能够实现半导体模块的进一步的小型化。
另外，包括宽带隙半导体的开关元件适于高频开关动作。因此，在应用于对高频化的要求高的转换器电路的情况下，还能够通过开关频率的高频化而使与转换器电路连接的电抗器或者电容器等小型化。
因而，以上所记载的实施方式中的半导体开关元件在是包括碳化硅等宽带隙半导体的开关元件的情况下，也能够得到同样的效果。
<关于通过以上所记载的实施方式产生的效果>
此外，在以上所记载的实施方式中，说明了MOSFET作为半导体开关元件，但半导体开关元件也可以是绝缘栅双极型晶体管(insulated gate bipolar transistor，即，IGBT)。
在半导体开关元件是IGBT的情况下，关于主电极，将漏极以及源极替换称为集电极以及发射极，从而能够同样地应用各个实施方式的结构。
进而，在半导体开关元件是双极型晶体管的情况下，进而关于控制电极，将栅极替换称为基极，从而能够同样地应用各个实施方式的结构。
另外，在以上所记载的实施方式中，使用了碳化硅作为半导体材料。这是立足于一般SiC－MOSFET相比于Si－IGBT要求高速的驱动，所以栅极振荡的问题容易变显著这样的背景。然而，在Si－IGBT或者Si－MOSFET中，只要应用本实施方式所示的技术，就也能够享有同样的效果。此外，SiC－MOSFET等也可以是沟槽构造。
另外，在以上所记载的本实施方式中，说明了电力半导体模块的结构例，但关于其它用途的半导体模块，只要具有多个半导体开关元件并联连接地进行并行动作的结构，则通过同样地应用各个实施方式的结构，从而也能够减轻或者抑制栅极振荡。
另外，在以上所记载的实施方式中，示出半导体模块中的应用例，但在将碳化硅MOSFET导入到单个封装体并将其进行并联而使用的系统中，也能够享有同样的效果。
另外，以上所记载的实施方式应被认为在所有的点是例示，并非限制性的。本申请发明的技术的范围不是通过以上所记载的实施方式中的说明示出，而是通过权利要求书示出，意图包含与权利要求书等同的意义以及范围内的所有的变更。
接下来，示出通过以上所记载的实施方式产生的效果的例子。此外，在以下的说明中，根据以上所记载的实施方式所例示的具体的结构来记载该效果，但也可以在产生同样的效果的范围，替换为本申请说明书所例示的其它具体的结构。
另外，该替换也可以遍及多个实施方式而进行。即，也可以是如下情况：将在不同的实施方式中例示的各个结构进行组合(包括在上述实施方式中未明确提及的组合)，产生同样的效果。
根据以上所记载的实施方式，半导体装置具备有源区域中的第1栅极电极、在俯视时作为与所述有源区域不同的区域的第1区域中的栅极焊盘11(或者，栅极焊盘11Y、栅极焊盘11Z)以及第1栅极布线。在此，第1栅极电极例如对应于栅极电极7b。另外，第1栅极布线例如对应于涡旋状栅极布线13、涡旋状栅极布线13Y以及涡旋状栅极布线13Z中的任意一个涡旋状栅极布线。涡旋状栅极布线13将栅极电极7b与栅极焊盘11电连接。另外，涡旋状栅极布线13形成为涡旋状。另外，涡旋状栅极布线13包含种类与栅极电极7b不同的材料。
根据这样的结构，通过由涡旋状栅极布线产生的电感分量，开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。另外，涡旋状栅极布线包含与栅极电极7b不同的种类的薄片电阻比较小的材料，从而产生的栅极电阻变小，所以不妨碍高速的开关动作。
此外，即使在对以上所记载的结构适当地追加有本申请说明书所例示的其它结构中的至少一个结构的情况即适当地追加作为以上所记载的结构而未提及的本申请说明书所例示的其它结构的情况下，也能够产生同样的效果。
另外，根据以上所记载的实施方式，半导体装置具备有源区域中的栅极电极7b、在俯视时作为与有源区域不同的区域的第1区域中的栅极焊盘11以及涡旋状栅极布线13。涡旋状栅极布线13将栅极电极7b与栅极焊盘11进行电连接。另外，涡旋状栅极布线13形成为涡旋状。另外，涡旋状栅极布线13配置于第1区域。
根据这样的结构，通过由涡旋状栅极布线产生的电感分量，开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。另外，涡旋状栅极布线配置于作为与有源区域不同的区域的第1区域，从而能够抑制形成于栅极焊盘与栅极电极之间的电感分量的偏差，所以能够维持开关动作的均匀性。
另外，根据以上所记载的实施方式，涡旋状栅极布线13在俯视时包围栅极焊盘11。根据这样的结构，能够通过由涡旋状栅极布线产生的电感分量来抑制开关速度的下降，并降低栅极振荡。
另外，根据以上所记载的实施方式，半导体装置具备有源区域中的栅极电极7b、在俯视时作为与有源区域不同的区域的第1区域中的栅极焊盘11X以及第1栅极布线。在此，第1栅极布线例如对应于环状栅极布线13X。环状栅极布线13X将栅极电极7b与栅极焊盘11X进行电连接。另外，环状栅极布线13X在俯视时包围有源区域且不封闭。
根据这样的结构，能够在栅极焊盘11X与有源区域中的栅极电极7b之间形成涡旋式线圈所引起的内置栅极电感，所以开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。
另外，根据以上所记载的实施方式，环状栅极布线13X包含种类与栅极电极7b不同的材料。根据这样的结构，涡旋状栅极布线包含与栅极电极7b不同的种类的薄片电阻比较小的材料，从而产生的栅极电阻变小，所以不妨碍高速的开关动作。
另外，根据以上所记载的实施方式，环状栅极布线13X配置于第1区域。根据这样的结构，涡旋状栅极布线配置于作为与有源区域不同的区域的第1区域，从而能够抑制形成于栅极焊盘与栅极电极之间的电感分量的偏差，所以能够维持开关动作的均匀性。
另外，根据以上所记载的实施方式，半导体装置具备源极电极10。源极电极10在有源区域隔着第1绝缘膜覆盖栅极电极7b。在此，第1绝缘膜例如对应于层间绝缘膜15。另外，环状栅极布线13X在俯视时包围源极电极10。根据这样的结构，能够在栅极焊盘11X与有源区域中的栅极电极7b之间形成涡旋式线圈所引起的内置栅极电感，所以开关速度的提高与针对高频振动的增益的降低的折衷得到改善。因此，能够抑制开关速度的下降，并降低栅极振荡。
另外，根据以上所记载的实施方式，涡旋状栅极布线13包含金属。根据这样的结构，涡旋状栅极布线包含与栅极电极7b不同的薄片电阻比较小的金属，从而产生的栅极电阻变小，所以不妨碍高速的开关动作。
另外，根据以上所记载的实施方式，半导体装置具备第1区域中的第2栅极电极和第1区域中的第2栅极布线。在此，第2栅极电极例如对应于栅极电极7a。另外，第2栅极布线例如对应于宽范围栅极布线12、宽范围栅极布线12X、宽范围栅极布线12Y以及宽范围栅极布线12Z中的任意一个宽范围栅极布线。栅极电极7a连接于栅极电极7b。另外，宽范围栅极布线12连接于栅极电极7a。根据这样的结构，能够在作为与有源区域不同的区域的第1区域具备与栅极电极7b电连接的宽范围栅极布线12。
另外，根据以上所记载的实施方式，涡旋状栅极布线13Z直接连接于栅极焊盘11Z以及宽范围栅极布线12Z。根据这样的结构，在作为与有源区域不同的区域的第1区域，涡旋状栅极布线13Z连接于栅极焊盘11Z和与栅极电极7b电连接的宽范围栅极布线12Z，所以能够抑制形成于栅极焊盘11Z与栅极电极7b之间的电感分量的偏差。因而，能够维持开关动作的均匀性。
另外，根据以上所记载的实施方式，半导体装置具备第1区域中的第2绝缘膜。在此，第2绝缘膜例如对应于层间绝缘膜15。层间绝缘膜15覆盖栅极电极7a且具有多个接触孔。在此，接触孔例如对应于栅极接触孔23A以及栅极接触孔23B中的任意一个栅极接触孔。根据这样的结构，能够经由接触孔将涡旋状栅极布线13与宽范围栅极布线12进行连接。
另外，根据以上所记载的实施方式，涡旋状栅极布线13经由栅极接触孔23B而与栅极电极7a连接。另外，宽范围栅极布线12经由栅极接触孔23A而与栅极电极7a连接。根据这样的结构，能够经由内置栅极电阻25将涡旋状栅极布线13与宽范围栅极布线12进行电连接。
另外，根据以上所记载的实施方式，电力变换装置具备多个上述中的任意一项所记载的半导体装置。在此，半导体装置例如对应于碳化硅MOSFET100、碳化硅MOSFET100X、碳化硅MOSFET100Y以及碳化硅MOSFET100Z中的任意一个碳化硅MOSFET。另外，多个碳化硅MOSFET100相互并联地连接。
根据这样的结构，在具有并联连接地进行并行动作的多个半导体装置(具体而言，半导体开关元件)的电力变换装置中，对各自的半导体开关元件的栅极布线提供电感分量。电感分量相对于栅极振荡表现为高阻抗，从而能够减轻或者抑制栅极振荡。另一方面，对于频率比栅极振荡频率低的开关动作，电感分量表现为低阻抗，所以几乎不增加电力损耗。因而，能够在并联连接地进行并行动作的多个半导体开关元件中，不使电力损耗增加而减轻或者抑制栅极振荡。

Claims (13)

1.一种半导体装置(100、100Y、100Z)，具备：
有源区域中的第1栅极电极(7b)；
第1区域中的栅极焊盘(11、11Y、11Z)，在俯视时该第1区域是与所述有源区域不同的区域；以及
第1栅极布线(13、13Y、13Z)，将所述第1栅极电极(7b)与所述栅极焊盘(11、11Y、11Z)进行电连接，
所述第1栅极布线(13、13Y、13Z)形成为涡旋状，
所述第1栅极布线(13、13Y、13Z)包含种类与所述第1栅极电极(7b)不同的材料。
2.一种半导体装置(100、100Y、100Z)，具备：
有源区域中的第1栅极电极(7b)；
第1区域中的栅极焊盘(11、11Y、11Z)，在俯视时该第1区域是与所述有源区域不同的区域；以及
第1栅极布线(13、13Y、13Z)，将所述第1栅极电极(7b)与所述栅极焊盘(11、11Y、11Z)进行电连接，
所述第1栅极布线(13、13Y、13Z)形成为涡旋状，
所述第1栅极布线(13、13Y、13Z)配置于所述第1区域。
3.根据权利要求1或者2所述的半导体装置(100、100Z)，其中，
在俯视时所述第1栅极布线(13、13Z)包围所述栅极焊盘(11、11Z)。
4.一种半导体装置(100X)，具备：
有源区域中的第1栅极电极(7b)；
第1区域中的栅极焊盘(11X)，在俯视时该第1区域是与所述有源区域不同的区域；以及
第1栅极布线(13X)，将所述第1栅极电极(7b)与所述栅极焊盘(11X)进行电连接，
在俯视时所述第1栅极布线(13X)包围所述有源区域且不封闭。
5.根据权利要求4所述的半导体装置(100X)，其中，
所述第1栅极布线(13X)包含种类与所述第1栅极电极(7b)不同的材料。
6.根据权利要求4或者5所述的半导体装置(100X)，其中，
所述第1栅极布线(13X)配置于所述第1区域。
7.根据权利要求4至6中的任意一项所述的半导体装置(100X)，其中，
所述半导体装置(100X)还具备源极电极(10)，该源极电极(10)在所述有源区域隔着第1绝缘膜(15)覆盖所述第1栅极电极(7b)，
在俯视时所述第1栅极布线(13X)包围所述源极电极(10)。
8.根据权利要求1至7中的任意一项所述的半导体装置(100、100X、100Y、100Z)，其中，
所述第1栅极布线(13、13X、13Y、13Z)包含金属。
9.根据权利要求1至8中的任意一项所述的半导体装置(100、100X、100Y、100Z)，其中，还具备：
所述第1区域中的第2栅极电极(7a)，连接于所述第1栅极电极(7b)；以及
所述第1区域中的第2栅极布线(12、12X、12Y、12Z)，连接于所述第2栅极电极(7a)。
10.根据权利要求9所述的半导体装置(100Z)，其中，
所述第1栅极布线(13Z)直接连接于所述栅极焊盘(11Z)以及所述第2栅极布线(12Z)。
11.根据权利要求9所述的半导体装置(100、100X、100Y)，其中，
所述半导体装置(100、100X、100Y)还具备所述第1区域中的第2绝缘膜(15)，该第2绝缘膜(15)覆盖所述第2栅极电极(7a)，且具有多个接触孔(23A、23B)。
12.根据权利要求11所述的半导体装置(100、100X、100Y)，其中，
所述第1栅极布线(13、13X、13Y)以及所述第2栅极布线(12、12X、12Y)经由任意的所述接触孔(23A、23B)而与所述第2栅极电极(7a)连接。
13.一种电力变换装置(2200)，其中，
所述电力变换装置(2200)具备多个权利要求1至12中的任意一项所述的半导体装置(100、100X、100Y、100Z)，
多个所述半导体装置(100、100X、100Y、100Z)相互并联地连接。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220062212A (ko) * 2020-11-06 2022-05-16 삼성디스플레이 주식회사 디스플레이 장치
WO2024028996A1 (ja) * 2022-08-03 2024-02-08 三菱電機株式会社 炭化珪素半導体装置、パワーモジュール装置、電力変換装置、及び、移動体
WO2024028995A1 (ja) * 2022-08-03 2024-02-08 三菱電機株式会社 半導体装置および電力変換装置
CN115207092B (zh) * 2022-09-09 2022-12-13 深圳芯能半导体技术有限公司 一种高可靠性的沟槽侧壁栅碳化硅mosfet及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335487A (ja) * 1992-05-28 1993-12-17 Rohm Co Ltd 伝送回路素子
JPH07153912A (ja) * 1993-09-20 1995-06-16 Matsushita Electric Ind Co Ltd インダクタ、モノリシックマイクロ波集積回路及びその製造方法
JP2015159235A (ja) * 2014-02-25 2015-09-03 住友電気工業株式会社 半導体装置
WO2017029748A1 (ja) * 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
US20170125345A1 (en) * 2013-08-19 2017-05-04 Infineon Technologies Austria Ag Semiconductor Chip with Integrated Series Resistances

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661058A (ja) * 1992-08-11 1994-03-04 Rohm Co Ltd 半導体集積回路装置
JP4138192B2 (ja) 1999-12-27 2008-08-20 三菱電機株式会社 半導体スイッチ装置
JP2005129826A (ja) 2003-10-27 2005-05-19 Mitsubishi Electric Corp パワー半導体装置
US8155916B2 (en) * 2008-07-07 2012-04-10 Infineon Technologies Ag Semiconductor component and method of determining temperature
JP5665567B2 (ja) * 2011-01-26 2015-02-04 株式会社東芝 半導体素子
DE102017105548A1 (de) * 2017-03-15 2018-09-20 Infineon Technologies Dresden Gmbh Halbleitervorrichtung, die eine gatekontaktstruktur enthält
US10566324B2 (en) * 2017-05-18 2020-02-18 General Electric Company Integrated gate resistors for semiconductor power conversion devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335487A (ja) * 1992-05-28 1993-12-17 Rohm Co Ltd 伝送回路素子
JPH07153912A (ja) * 1993-09-20 1995-06-16 Matsushita Electric Ind Co Ltd インダクタ、モノリシックマイクロ波集積回路及びその製造方法
US20170125345A1 (en) * 2013-08-19 2017-05-04 Infineon Technologies Austria Ag Semiconductor Chip with Integrated Series Resistances
JP2015159235A (ja) * 2014-02-25 2015-09-03 住友電気工業株式会社 半導体装置
WO2017029748A1 (ja) * 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両

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