JP6984021B2 - ワイドバンドギャップ半導体装置、および、電力変換装置 - Google Patents

ワイドバンドギャップ半導体装置、および、電力変換装置 Download PDF

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Description

本願明細書に開示される技術は、ワイドバンドギャップ半導体装置、および、電力変換装置に関するものである。
ワイドバンドギャップ半導体のトランジスタは、主に金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）型を主体として開発されている。しかしながら、超高耐圧下では導通損の低減が必要となるため、バイポーラ型のトランジスタが注目されている。絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）では、低オン抵抗、低スイッチング損失、かつ、耐久性の高いデバイスが求められている。
ＩＧＢＴにおいて、デバイスに不具合が発生するモードとして、主電流が流れているオン状態から、主電流が流れないオフ状態へ移行する際に、Ｐ型のベース領域に流れるホール電流による電圧降下が、Ｎ型の不純物を比較的高濃度（Ｎ＋）で有するエミッタ領域とＰ型のベース領域との間のビルトイン電圧を超えてしまうと、寄生サイリスタがオン状態となり、さらに、電流が流れ続けるラッチアップ状態となって、デバイスの損傷に至るラッチアップモードが挙げられる。
また、主電流が流れているオン状態の場合に、Ｐ型のコレクタ領域からＮ型のドリフト領域に注入されたホールのほとんどがＰ型のベース領域へ抜けてしまうと、Ｎ型のドリフト領域内のキャリア濃度が増加されず、オン抵抗を下げることができない。
以上のように、オン状態においては、ホールをＮ型のドリフト領域内に蓄積し、オン状態からオフ状態へ移行する際は、Ｐ型のベース領域へ流れるホール電流を低減しなければならない。
このような問題に対して、たとえば特許文献１には、トレンチゲートを有するＩＧＢＴにおいて、主電流を流すメインセルの他に、ホール電流をエミッタ電極へ流すことができるダミーセルが形成されている。さらに、ダミーセルには、直列に接続された整流素子を有する構造が開示されている。
この構造においては、オン状態からオフ状態に移行する際にはダミーセルへホールが流れるため、ダミーセルと並列に接続されたメインセルのＮ型のエミッタ領域の直下を流れるホール電流は低減され、ラッチアップ耐量は増加する。
さらにオン状態においては、整流素子にビルトイン電圧（およそ０．７Ｖ）以下の電圧しか印加されないので、ホールは排出されない。よって、高いラッチアップ耐量と低いオン抵抗とを確保することができる。
特開２００４−１５３１１２号公報
特許文献１に開示された構成では、整流素子のビルトイン電圧はおよそ０．７Ｖであり、ＳｉのＰＮ接合のビルトインポテンシャルに相当する。
エミッタ領域とベース領域との間のＰＮ接合がＳｉで形成された場合、このＰＮ接合は、前述の整流素子と同じくビルトイン電圧が０．７Ｖ程度である。当該整流素子に０．７Ｖの電圧が印加されて導通する場合、エミッタ領域とベース領域との間のＰＮ接合にも、０．７Ｖ程度の電圧が印加されて導通する可能性がある。
ＩＧＢＴと整流素子とがＳｉＣのＰＮ接合で作成された場合も同様で、どちらのビルトイン電圧もおよそ２．５Ｖとなり、十分なラッチアップ耐量が得られない。
ＩＧＢＴをＳｉＣで作製し、整流素子をＳｉで作製することによってビルトイン電圧に差を付けることができるが、ＩＧＢＴと整流素子とを密集させて形成することができないため、単位面積あたりの抵抗値を低減することができない。
また、特許文献１に開示された構成では、整流素子がデバイスの外部に設けられている。そのため、ダミーセル内のＰ型の領域と当該整流素子とを接続するために、ゲート電極またはエミッタ電極とは異なる電極（具体的には、ダイバータ電極）が必要となっている。
ダイバータ電極と整流素子とは、たとえば、ワイヤーボンディングなどの方法で接続される。そのため、ある程度面積の広い電極パッド（具体的には、ダイバータ電極パッド）がデバイス上に形成される必要があり、集積化が困難であった。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、十分なラッチアップ耐量が得られ、かつ、集積化が可能となる技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１の導電型のワイドバンドギャップ半導体からなるドリフト領域と、前記ドリフト領域の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域と、前記ドリフト領域の上面に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域と、前記電荷蓄積領域の表層において部分的に形成される、第２の導電型のベース領域と、前記電荷蓄積領域の表層において前記ベース領域から離間して形成され、かつ、前記ベース領域よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域と、前記ベース領域の表層において部分的に形成され、かつ、前記電荷蓄積領域よりも高い不純物濃度を有する、第１の導電型のエミッタ領域と、前記電荷引き抜き領域に接触して形成され、かつ、前記電荷引き抜き領域とショットキー接続するショットキー電極と、前記電荷蓄積領域と前記エミッタ領域とに挟まれる位置の前記ベース領域に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ショットキー電極とエミッタ領域とを覆って形成されるエミッタ電極と、前記コレクタ領域の下面に形成されるコレクタ電極とを備える。
また、本願明細書に開示される技術の第２の態様は、上記のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。
本願明細書に開示される技術の第１の態様は、第１の導電型のワイドバンドギャップ半導体からなるドリフト領域と、前記ドリフト領域の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域と、前記ドリフト領域の上面に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域と、前記電荷蓄積領域の表層において部分的に形成される、第２の導電型のベース領域と、前記電荷蓄積領域の表層において前記ベース領域から離間して形成され、かつ、前記ベース領域よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域と、前記ベース領域の表層において部分的に形成され、かつ、前記電荷蓄積領域よりも高い不純物濃度を有する、第１の導電型のエミッタ領域と、前記電荷引き抜き領域に接触して形成され、かつ、前記電荷引き抜き領域とショットキー接続するショットキー電極と、前記電荷蓄積領域と前記エミッタ領域とに挟まれる位置の前記ベース領域に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ショットキー電極とエミッタ領域とを覆って形成されるエミッタ電極と、前記コレクタ領域の下面に形成されるコレクタ電極とを備える。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
また、本願明細書に開示される技術の第２の態様は、上記のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、電力変換装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
また、本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置としてのＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルが櫛状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルが梯子状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルがストライプ状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関するワイドバンドギャップ半導体装置、および、ワイドバンドギャップ半導体装置の製造方法について説明する。
＜ＩＧＢＴの構成について＞
図１は、本実施の形態に関する半導体装置としてのＩＧＢＴ１００の構成の例を概略的に示す断面図である。図２は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図１は、図２におけるＡ−Ａ’断面に相当する。
なお、図２では、単位セルが格子状に配置された例が示されているが、単位セルの配置は、他にも、櫛状に配置される場合、梯子状に配置される場合、または、ストライプ状に配置される場合も想定される。
図３は、単位セルが櫛状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。また、図４は、単位セルが梯子状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。また、図５は、単位セルがストライプ状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図１は、図３、図４、および、図５それぞれにおけるＡ−Ａ’断面に相当する。
図１に例が示されるように、ＩＧＢＴ１００は、Ｐ型の不純物を比較的高濃度（Ｐ＋）で有するＰ型のコレクタ領域１０と、コレクタ領域１０の一方の主面上（すなわち、上面）に積層されたＮ型のドリフト領域２０と、ドリフト領域２０の上面に積層されたＮ型の電荷蓄積領域２１とを備える。ここで、電荷蓄積領域２１は、ドリフト領域２０よりも高い不純物濃度を有する。
なお、ＩＧＢＴ１００に用いられる半導体物質は、シリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体とし、たとえば、炭化珪素であってもよい。
ここで、ワイドバンドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素（ＳｉＣ）などが知られる。
本実施の形態では炭化珪素（ＳｉＣ）を用いた場合を説明するが、他の半導体およびワイドバンドギャップ半導体であっても、同様に適用できる。
また、本実施の形態では、チャネル領域がＩＧＢＴ１００の厚み方向（すなわち、図１における上下方向）に対して垂直に形成される、プレーナゲート型のＳｉＣ−ＩＧＢＴを例として説明する。
電荷蓄積領域２１の表層には、Ｐ型のワイドバンドギャップ半導体で構成される複数のベース領域３０が選択的に設けられている。また、ベース領域３０のそれぞれの表層には、ベース領域３０の外周から所定の間隔だけ内部の位置に、Ｎ型のワイドバンドギャップ半導体で構成されるエミッタ領域４０が形成されている。また、エミッタ領域４０は、電荷蓄積領域２１よりも高い不純物濃度を有する。
それぞれのエミッタ領域４０の内側には、低抵抗Ｐ型のワイドバンドギャップ半導体で構成されるウェルコンタクト領域３１が形成されている。ウェルコンタクト領域３１は、エミッタ領域４０の上面からベース領域３０に達して形成される。
また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２が形成されている。また、電荷引き抜き領域３２は、ベース領域３０よりも高い不純物濃度を有する。
エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。オーミック電極７０は、ワイドバンドギャップ半導体とオーミック接続する。
電荷引き抜き領域３２の上面には、ショットキー電極７１が形成されている。ショットキー電極７１は、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２）に対してショットキー接続する。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、ベース領域３０の上面と電荷引き抜き領域３２の上面とに跨って、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０は、電荷蓄積領域２１とエミッタ領域４０とに挟まれる位置のベース領域３０に接触して形成される。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。
エミッタ電極８０は、オーミック電極７０およびショットキー電極７１と電気的に接続されている。エミッタ電極８０とゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図２に例が示されるように、ＩＧＢＴ１００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図２における左右方向および上下方向に２次元的に配列される。
図２において、セル領域が形成されない領域には、電荷引き抜き領域３２が形成される。電荷引き抜き領域３２は、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
図３は、単位セルが櫛状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図３に例が示されるように、ＩＧＢＴ１００Ａは、ウェルコンタクト領域３１Ａを挟んでエミッタ領域４０Ａが形成される。また、エミッタ領域４０Ａを挟んでベース領域３０Ａが形成される。また、ベース領域３０Ａを挟んで電荷蓄積領域２１Ａが形成される。このように形成された櫛状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ａが形成される。
図４は、単位セルが梯子状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図４に例が示されるように、ＩＧＢＴ１００Ｂは、長手方向において間欠的に形成されるウェルコンタクト領域３１Ｂを挟んで、エミッタ領域４０Ｂが形成される。また、エミッタ領域４０Ｂを挟んでベース領域３０Ｂが形成される。また、ベース領域３０Ｂを挟んで電荷蓄積領域２１Ｂが形成される。このように形成された梯子状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｂが形成される。
図５は、単位セルがストライプ状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図５に例が示されるように、ＩＧＢＴ１００Ｃは、長手方向において間欠的に形成されるウェルコンタクト領域３１Ｃを挟んで、エミッタ領域４０Ｃが形成される。また、エミッタ領域４０Ｃを挟みつつ、ウェルコンタクト領域３１Ｃと部分的に接触してベース領域３０Ｃが形成される。また、ベース領域３０Ｃを挟んで電荷蓄積領域２１Ｃが形成される。このように形成されたストライプ状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｃが形成される。
＜ＩＧＢＴの製造方法について＞
次に、本実施の形態に関する半導体装置としてのＩＧＢＴ１００の製造方法について、以下説明する。以下では、半導体物質として、たとえば、ＳｉＣを用いる。
まず、コレクタ領域１０の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって、不純物濃度が、たとえば、５×１０１３ｃｍ−３以上、かつ、１×１０１５ｃｍ−３以下で、膜厚が、たとえば、５０μｍ以上、かつ、２００μｍ以下であるＮ型の炭化珪素からなるドリフト領域２０をエピタキシャル成長させる。
ここで、コレクタ領域１０は、第１の主面の面方位がオフ角を有する（０００１）面であり、かつ、４Ｈのポリタイプを有する、Ｐ型で低抵抗の炭化珪素からなるものとする。
さらに、不純物濃度が、たとえば、１×１０１５ｃｍ−３以上、かつ、１×１０１７ｃｍ−３以下で、膜厚が、たとえば、１μｍ以上、かつ、１０μｍ以下である電荷蓄積領域２１を、ドリフト領域２０の上面にエピタキシャル成長させる。
つづいて、電荷蓄積領域２１の上面の所定の領域にフォトレジストなどによって注入マスクを形成する。そして、Ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。
このとき、Ａｌのイオン注入の深さは、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、かつ、１×１０１９ｃｍ−３以下の範囲であり、電荷蓄積領域２１の不純物濃度（第１の不純物濃度）よりも高い不純物濃度（第２の不純物濃度）とする。
その後、注入マスクを除去する。そして、本工程によって、Ａｌがイオン注入された領域がベース領域３０となる。
つづいて、同様に、電荷蓄積領域２１の上面にフォトレジストなどによって注入マスクを形成する。そして、Ｐ型の不純物であるＡｌをイオン注入する。
このとき、Ａｌのイオン注入の深さは、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、かつ、１×１０１９ｃｍ−３以下の範囲であり、電荷蓄積領域２１の不純物濃度（第１の不純物濃度）よりも高く、ベース領域３０の不純物濃度（第２の不純物濃度）よりも高いものとする。
その後、注入マスクを除去する。そして、本工程によって、Ａｌがイオン注入された領域がウェルコンタクト領域３１および電荷引き抜き領域３２となる。
ここで、図２のＡ−Ａ’断面で見た場合の電荷引き抜き領域３２の幅は、ベース領域３０の幅の、たとえば、０．３倍以上、かつ、０．５倍以下とする。
つづいて、電荷蓄積領域２１の上面におけるベース領域３０の内側の所定の箇所が開口するように、フォトレジストなどによって注入マスクを形成する。そして、Ｎ型の不純物であるＮ（窒素）をイオン注入する。
このとき、Ｎのイオン注入深さは、ベース領域３０の厚さよりも浅いものとする。また、イオン注入されたＮの不純物濃度は、たとえば、１×１０１８ｃｍ−３以上、かつ、１×１０２１ｃｍ−３以下の範囲であり、ベース領域３０のＰ型の不純物濃度（第２の不純物濃度）を超えるものとする。
本工程によって、Ｎが注入された領域のうちＮ型を示す領域がエミッタ領域４０となる。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、たとえば、１３００℃以上、かつ、１９００℃以下の温度範囲で、たとえば、３０秒以上、かつ、１時間以下のアニール処理を行う。このアニール処理によって、イオン注入されたＡｌおよびＮを電気的に活性化させる。
つづいて、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法、または、フォトリソグラフィー技術などを用いて、活性領域以外の領域の炭化珪素半導体層の上面に、膜厚が、たとえば、０．５μｍ以上、かつ、２μｍ以下の二酸化珪素からなるフィールド絶縁膜を形成する。
上記は、たとえば、フィールド絶縁膜を、炭化珪素半導体層の上面の全面に形成した後、活性領域にほぼ対応する位置のフィールド絶縁膜を、フォトリソグラフィー技術またはエッチングなどによって除去すればよい。
次に、フィールド絶縁膜に覆われていない炭化珪素半導体層の表面を熱酸化することによって、所望の厚みを有するゲート絶縁膜５０である酸化珪素膜を形成する。
つづいて、ゲート絶縁膜５０上面およびフィールド絶縁膜の上面に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法を用いて形成する。そして、形成された多結晶珪素膜をパターニングすることによって、ゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を、減圧ＣＶＤ法を用いて形成する。
つづいて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、かつ、活性領域内のエミッタ領域４０に到達するコンタクトホールを形成する。
スパッタ法などによって、Ｎｉを主成分とする金属膜を当該コンタクトホール内に形成する。そして、その後、たとえば、６００℃以上、かつ、１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素半導体層とを反応させて、炭化珪素半導体層と金属膜との間にシリサイドを形成する。
つづいて、上記の熱処理によって形成されたシリサイド以外の残留している金属膜を、ウェットエッチングによって除去する。このようにして形成されたシリサイドによって、オーミック電極７０が形成される。
つづいて、コレクタ領域１０の下面に、ＡｌおよびＴｉを主成分とする金属膜を形成し、さらに、熱処理を行う。そうすることによって、コレクタ領域１０の裏側に裏面オーミック電極（ここでは、図示しない）を形成する。
次に、フォトレジストなどによるパターニングを用いて、電荷引き抜き領域３２の上面における層間絶縁膜５５とゲート絶縁膜５０とを除去する。
上記の除去する方法としては、ショットキー界面となる炭化珪素半導体層の表面にダメージを与えない方法、たとえば、ウェットエッチングとする。
そして、スパッタ法などによって、ショットキー電極７１となる金属膜を堆積させ、さらに、フォトレジストなどによるパターニングを用いて、コンタクトホール内の電荷引き抜き領域３２の上面にショットキー電極７１を形成する。
ショットキー電極７１となる金属膜は、Ａｌ、Ｍｏ、Ａｕ、Ｔｉ、ＮｉまたはＶなどを含む単層膜で形成されてもよく、さらには、これらが組み合わせられた複層膜で形成されてもよい。
次に、ここまで処理してきた素子の表面に、スパッタ法または蒸着法などによってＡｌなどの配線金属を形成する。そして、フォトリソグラフィー技術によって当該配線金属を所定の形状に加工することによって、エミッタ側でオーミック電極７０とショットキー電極７１とに接触するエミッタ電極８０を形成し、また、ゲート電極６０に接触するゲートパッドとゲート配線とを形成する。
さらに、コレクタ領域１０の裏側に形成された裏面オーミック電極の下面に、金属膜であるコレクタ電極８１を形成すれば、図１に例が示されたＩＧＢＴ１００を得ることができる。
＜ＩＧＢＴの動作について＞
次に、本実施の形態に関する半導体装置としてのＳｉＣ−ＩＧＢＴ（ＩＧＢＴ１００）の動作を、３つの状態に分けて説明する。
１つ目の状態は、エミッタ電極８０に対してコレクタ電極８１に正の電圧が印加され、かつ、ゲート電極６０にしきい値以上の正の電圧が印加されている状態で、以下「オン状態」と呼ぶ。
このオン状態では、チャネル領域に反転チャネルが形成され、Ｎ型のエミッタ領域４０とＮ型の電荷蓄積領域２１との間にキャリアであるホールと電子とが流れる経路が形成される。
一方、電荷引き抜き領域３２とショットキー電極７１との間に形成されたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ、すなわち、ＳＢＤ）には、順方向の電圧が印加されるもののしきい値電圧（たとえば、１．０Ｖ）に達しない。そのため、当該箇所には電流は流れない。
エミッタ電極８０からコレクタ電極８１へ流れ込む電子は、コレクタ電極８１に印加される正電圧によって形成される電界にしたがって、エミッタ電極８０から、オーミック電極７０、エミッタ領域４０、ベース領域３０、電荷蓄積領域２１、ドリフト領域２０、さらには、コレクタ領域１０を経由して、コレクタ電極８１に到達する。
コレクタ電極８１からエミッタ電極８０へ流れ込むホールは、コレクタ電極８１に印加される正電圧によって形成される電界にしたがって、コレクタ電極８１から、コレクタ領域１０、ドリフト領域２０、電荷蓄積領域２１、ベース領域３０、エミッタ領域４０、さらには、オーミック電極７０を経由して、エミッタ電極８０に到達する。
この場合、ドリフト領域２０から電荷蓄積領域２１へ進むホールの一部は、ドリフト領域２０と電荷蓄積領域２１との間の界面のポテンシャルによって阻まれてドリフト領域２０に留まる。それによって、ドリフト領域２０のキャリア密度は上昇する。
この効果によって、本実施の形態に関する構造は、電荷蓄積領域２１を形成しない場合と比べてオン抵抗を下げることができる。
以上の動作によって、ゲート電極６０に正電圧を印加することによって、コレクタ電極８１からエミッタ電極８０へオン電流が流れる。
この場合にエミッタ電極８０とコレクタ電極８１との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記の電子およびホールが流れる経路の抵抗の合計に等しい。
オン電流の二乗とオン抵抗との積は、ＩＧＢＴが通電時に消費する通電損失に等しい。そのため、オン抵抗は低いほうが好ましい。なお、オン電流は、チャネル領域が存在する活性領域のみを流れ、活性領域以外の終端領域および無効領域には流れない。
２つ目の状態は、エミッタ電極８０に対してコレクタ電極８１に高電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
このオフ状態では、チャネル領域に反転チャネルが形成されない。そのため、オン電流は流れない。そして、高電圧がＩＧＢＴのエミッタ電極８０とコレクタ電極８１との間に印加される。
この際、ゲート電極６０の電圧はエミッタ電極８０の電圧とほぼ等しいことから、ゲート電極６０とコレクタ電極８１との間にも高い電圧が印加されることになる。
オフ状態の場合、活性領域では、ベース領域３０と電荷蓄積領域２１との間に形成されるＰＮ接合に逆バイアスがかかり、相対的に濃度の低い電荷蓄積領域２１およびドリフト領域２０に向かって厚い空乏層が広がる。それによって、高い電圧がゲート絶縁膜５０に印加されることが抑制される。
電荷引き抜き領域３２と電荷蓄積領域２１との間に形成されるＰＮ接合にも逆バイアスがかかり、空乏層が広がる。そのため、ショットキー電極７１のショットキー接合には、大きな電圧は印加されない。
３つ目の状態は、オン状態からオフ状態へ移行する場合で、以下「ターンオフ過渡期」と呼ぶ。ターンオフ過渡期の場合、ＩＧＢＴにおいてデバイスに不具合が発生するモード（たとえば、ラッチアップモード）が生じる可能性がある。
主電流が流れているオン状態から、主電流が流れないオフ状態へ移行する際に、Ｐ型のベース領域３０に流れるホール電流によって生じる電圧降下が、Ｎ型の不純物を比較的高濃度（Ｎ＋）で有するエミッタ領域４０とＰ型のベース領域３０とのビルトイン電圧を超えてしまうと、寄生サイリスタがオン状態となり、電流が流れ続けるラッチアップ状態となって、デバイスの損傷に至るラッチアップモードとなる。
ラッチアップ耐性を高めるためには、ベース領域３０に流れる電流を小さくすることによって、ホール電流がベース領域３０を流れる際の電圧降下を小さくする必要がある。
特に、高温動作ではビルトイン電圧が低下してしまうので、ラッチアップモードは発生しやすくなり、耐久性が低くなる。
オン状態において、コレクタ領域１０から注入されたホールの一部は、電荷蓄積領域２１とコレクタ領域１０との界面におけるポテンシャルの壁によって阻まれ、ドリフト領域２０に蓄積する。そして、ドリフト領域２０の抵抗を下げる。
この際、ショットキー接続には１．０Ｖ以上の電圧は印加されず動作しないため、ドリフト領域２０に蓄積されたホールは、ショットキー接続からエミッタ電極８０へ排出されない。よって、ドリフト領域２０の低抵抗化は保たれる。
また、Ｐ型の電荷引き抜き領域３２を形成することによって、ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）領域をキャリアが通過する際の幅が狭くなるが、ＪＦＥＴ領域は電荷蓄積領域２１によってドリフト領域２０よりも高濃度化されているため、伝導度は低く保つことができる。
また、ショットキー接続を有する構造をベース領域３０と同じセル内に形成するため、たとえば特許文献１に例が示されるような整流素子をセルの外に形成する場合よりも、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
従来の、電荷引き抜き領域３２およびショットキー電極７１を有さない構造の場合、オフ状態においてＪＦＥＴの中央に位置するゲート絶縁膜５０に大きな電界が印加されてしまうため、素子破壊の可能性が高くなる。
しかしながら、本実施の形態に関する構造では、ＪＦＥＴの中央はゲート絶縁膜５０およびゲート電極６０の代わりにＰ型の電荷引き抜き領域３２とショットキー電極７１とが形成されているため、ゲート絶縁膜５０の信頼性が向上する。
また、電荷引き抜き領域３２から広がる空乏層は、ベース領域３０から広がる空乏層と接続して広がり、ベース領域３０の下面と側面との間の角に集中しやすい電界は分散される。その結果、アバランシェ電圧を増加させることができる。
ターンオフ過渡期において、本実施の形態に関する、ワイドバンドギャップ半導体で形成された構造では、エミッタ領域４０とベース領域３０との界面に形成されたＰＮ接合のビルトイン電圧は、たとえば、２．５Ｖであり、ショットキー電極７１と電荷引き抜き領域３２との間に形成されたショットキー接合のビルトイン電圧の、たとえば、１．０Ｖよりも大きい値である。
本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続にたとえば１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
＜第２の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
図６は、本実施の形態に関するＩＧＢＴ２００の構成の例を概略的に示す断面図である。図６に例が示されるように、ＩＧＢＴ２００は、第１の実施の形態において例が示されたＩＧＢＴ１００と構成が類似している。
図６に例が示されるように、ＩＧＢＴ２００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
また、本実施の形態では、チャネル領域がＩＧＢＴ２００の厚み方向（すなわち、図６における上下方向）に対して水平に形成される、トレンチゲート型のＳｉＣ−ＩＧＢＴを例として説明する。
電荷蓄積領域２１の表層には、Ｐ型のワイドバンドギャップ半導体で構成されるベース領域３０Ｄが複数設けられている。また、ベース領域３０Ｄのそれぞれの表層には、Ｎ型のワイドバンドギャップ半導体で構成されるエミッタ領域４０Ｄが形成されている。
それぞれのエミッタ領域４０Ｄの内側には、低抵抗Ｐ型のワイドバンドギャップ半導体で構成されるウェルコンタクト領域３１Ｄが形成されている。
また、電荷蓄積領域２１の表層には、ベース領域３０Ｄとの間にトレンチ２１０が形成される、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｄが形成されている。
なお、トレンチ２１０は、エミッタ領域４０Ｄの上面からベース領域３０Ｄよりも深い位置に達して形成される。
また、ゲート絶縁膜５０Ｄは、トレンチ２１０内において、電荷蓄積領域２１とエミッタ領域４０Ｄとに挟まれるベース領域３０Ｄの側面を覆って形成される。
電荷引き抜き領域３２Ｄの上面には、ショットキー電極７１Ｄが形成されている。ショットキー電極７１Ｄは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｄ）に対してショットキー接続する。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、トレンチ２１０は、エミッタ領域４０Ｄの上面からエミッタ領域４０Ｄを貫通し、さらに、ベース領域３０Ｄの下面および電荷引き抜き領域３２Ｄの下面よりも深い位置まで達して形成され、トレンチ２１０内には、ゲート絶縁膜５０Ｄが形成されている。
電荷引き抜き領域３２Ｄは、隣り合うトレンチ２１０の間に形成されている。なお、図６における電荷引き抜き領域３２Ｄはトレンチ２１０に接触して形成されているが、電荷引き抜き領域３２Ｄは、トレンチ２１０から離間して形成されていてもよい。
また、トレンチ２１０内には、ゲート絶縁膜５０Ｄに囲まれるゲート電極６０Ｄが形成されている。また、ゲート電極６０Ｄの上面には、層間絶縁膜５５Ｄが形成されている。
また、開口されているエミッタ領域４０Ｄの上面の一部、開口されているウェルコンタクト領域３１Ｄの上面、開口されているショットキー電極７１Ｄの上面、および、層間絶縁膜５５Ｄの上面を覆って、エミッタ電極８０Ｄが形成されている。
エミッタ電極８０Ｄは、エミッタ領域４０Ｄ、ウェルコンタクト領域３１Ｄおよびショットキー電極７１Ｄと電気的に接続されている。エミッタ電極８０Ｄとゲート電極６０Ｄとの間には層間絶縁膜５５Ｄが形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続に１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
また、ＩＧＢＴ２００によれば、単位セルあたりのピッチ（セルピッチ）を縮小することができる。そのため、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
＜ＩＧＢＴの変形例について＞
図７は、本実施の形態に関するＩＧＢＴ２０１の構成の例を概略的に示す断面図である。図７に例が示されるように、ＩＧＢＴ２０１は、第１の実施の形態において例が示されたＩＧＢＴ２００と構成が類似している。
図７に例が示されるように、ＩＧＢＴ２０１は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
また、本実施の形態では、チャネル領域がＩＧＢＴ２０１の厚み方向（すなわち、図７における上下方向）に対して水平に形成される、トレンチゲート型のＳｉＣ−ＩＧＢＴを例として説明する。
電荷蓄積領域２１の表層には、ベース領域３０Ｄが複数設けられている。また、ベース領域３０Ｄのそれぞれの表層には、エミッタ領域４０Ｄが形成されている。また、それぞれのエミッタ領域４０Ｄの内側には、ウェルコンタクト領域３１Ｄが形成されている。
また、電荷蓄積領域２１の表層には、ベース領域３０Ｄとの間にトレンチ２１０が形成される、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｅが形成されている。
電荷引き抜き領域３２Ｅの、トレンチ２１０とは反対側の側面には、ショットキー電極７１Ｅが形成されている。ショットキー電極７１Ｅは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｅ）に対してショットキー接続する。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、トレンチ２１０は、電荷蓄積領域２１の上面からエミッタ領域４０Ｄを貫通し、さらに、ベース領域３０Ｄの下面および電荷引き抜き領域３２Ｅの下面よりも深い位置まで達して形成され、トレンチ２１０内には、ゲート絶縁膜５０Ｄが形成されている。
電荷引き抜き領域３２Ｅは、隣り合うトレンチ２１０の間に形成されている。なお、図７における電荷引き抜き領域３２Ｅはトレンチ２１０に接触して形成されているが、電荷引き抜き領域３２Ｅは、トレンチ２１０から離間して形成されていてもよい。
また、トレンチ２１０内には、ゲート絶縁膜５０Ｄに囲まれるゲート電極６０Ｄが形成されている。また、ゲート電極６０Ｄの上面には、層間絶縁膜５５Ｄが形成されている。
また、開口されているエミッタ領域４０Ｄの上面の一部、開口されているウェルコンタクト領域３１Ｄの上面、開口されているショットキー電極７１Ｅの側面、および、層間絶縁膜５５Ｄの上面を覆って、エミッタ電極８０Ｅが形成されている。
エミッタ電極８０Ｅは、電荷引き抜き領域３２Ｅの上面から電荷引き抜き領域３２Ｅを貫通して形成されたダミートレンチ２２０内に形成されている。そして、ショットキー電極７１Ｅは、ダミートレンチ２２０内において、電荷引き抜き領域３２Ｅの側面に形成されている。
エミッタ電極８０Ｅは、エミッタ領域４０Ｄ、ウェルコンタクト領域３１Ｄおよびダミートレンチ２２０内のショットキー電極７１Ｅと電気的に接続されている。エミッタ電極８０Ｅとゲート電極６０Ｄとの間には層間絶縁膜５５Ｄが形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
図７に例が示されるように、ＩＧＢＴ２０１では、ショットキー電極７１ＥがＩＧＢＴ２０１の厚み方向に対して水平に形成される。
そのため、ダミートレンチ２２０のサイズ（具体的には、深さ、幅、および、奥行き）は、適宜に変更が可能である。たとえば、ダミートレンチ２２０のサイズを、ゲート電極６０Ｄを備えるトレンチ２１０と同じサイズとしてもよい。
本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続に１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
また、ＩＧＢＴ２０１によれば、電荷引き抜き領域３２Ｅの平面的なサイズの低減が可能となる。そのため、単位セルあたりのピッチ（セルピッチ）を縮小することができる。その結果、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
＜第３の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置、および、ワイドバンドギャップ半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
以上に説明された実施の形態では、電荷蓄積領域２１がエピタキシャル成長によってドリフト領域２０の上面の全面に形成された。しかしながら、電荷蓄積領域の形成態様はこのような場合に限られるものではない。
図８は、本実施の形態に関するＩＧＢＴ２０２の構成の例を概略的に示す断面図である。図８に例が示されるように、ＩＧＢＴ２０２は、コレクタ領域１０と、ドリフト領域２０と、ドリフト領域２０の上面に部分的に積層された電荷蓄積領域２１Ｆとを備える。
電荷蓄積領域２１Ｆの表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。また、電荷蓄積領域２１Ｆの表層には、電荷引き抜き領域３２が形成されている。
電荷蓄積領域２１Ｆは、ドリフト領域２０の上面において、電荷引き抜き領域３２の一部の直下に接触するＮ型の離間領域２２を挟んで形成されている。Ｎ型の離間領域２２の不純物濃度は、たとえば、ドリフト領域２０の不純物濃度と等しい。
エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。また、電荷引き抜き領域３２の上面には、ショットキー電極７１が形成されている。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、ベース領域３０の上面と電荷引き抜き領域３２の上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
＜ＩＧＢＴの製造方法について＞
ＩＧＢＴの製造方法のうち、特に、電荷蓄積領域２１Ｆの形成方法は、エピタキシャル成長に限られるものではない。
たとえば、ドリフト領域２０の上面にフォトレジストなどによってＮ型の離間領域２２を形成する箇所に注入マスクを形成する。そして、Ｎ型の不純物であるＮをイオン注入する。この際、Ｎのイオン注入の深さは、たとえば、１．０μｍ以上、かつ、３μｍ以下とする。その後、注入マスクを除去する。
当該工程によって、Ｎイオン注入された領域が電荷蓄積領域２１Ｆとなり、Ｎイオン注入がされなかった領域がＮ型の離間領域２２となる。
ターンオフ過渡期において、ｄＶ／ｄｔが極端に大きい場合など、たとえば、図１に例が示された構造のエミッタ領域４０とベース領域３０との間の界面に形成されたＰＮ接合に、２．５Ｖ以上の電圧降下が発生してしまい、ラッチアップモードが発生する可能性がある。
一方で、本実施の形態によれば、電荷引き抜き領域３２の一部の直下にＮ型の離間領域２２が形成されることによって、ドリフト領域２０と電荷蓄積領域２１Ｆとの界面のポテンシャルの壁が低減される。よって、ターンオフ過渡期において多くのホールがショットキー接続へ流れるため、ラッチアップ耐量を増加させることができる。
＜第４の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
図９は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
図９に例が示されるように、ＩＧＢＴ３００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図９における左右方向および上下方向に２次元的に配列される。
図９において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｇが形成される。電荷引き抜き領域３２Ｇは、セル領域が形成されない左右方向に延びる領域とセル領域が形成されない上下方向に延びる領域との交差領域を除く、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
図９においては、電荷引き抜き領域３２Ｇは、最も近く位置するセル領域同士の間（すなわち、図９における上下のセル領域間、および、図９における左右のセル領域間）に形成される一方で、平面視において対角に位置するセル領域同士の間には形成されない。
図１０は、本実施の形態に関するＩＧＢＴ３００の構成の例を概略的に示す断面図である。図１０は、図９におけるＢ−Ｂ’断面に相当する。なお、図９におけるＡ−Ａ’断面の断面図は、図１に示された構造のうち、電荷引き抜き領域３２が電荷引き抜き領域３２Ｇに置き換わったものと同様である。
図１０に例が示されるように、ＩＧＢＴ３００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
電荷蓄積領域２１の表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。
それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。
また、ベース領域３０の上面に跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
また、開口されているオーミック電極７０の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。
エミッタ電極８０は、オーミック電極７０と電気的に接続されている。エミッタ電極８０とゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
電荷引き抜き領域３２Ｇが形成される領域を、最も近く位置するセル領域同士の間（すなわち、図９におけるベース領域３０の近傍）のみに限定することによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
ターンオフ過渡期において、ラッチアップモードの発生の有無はベース領域３０に流れる電流の大きさに影響されるが、本実施の形態における構造によれば、ベース領域３０の近傍に電荷引き抜き領域３２Ｇが形成されているため、ベース領域３０へ流れるホールの量を減らすことができる。よって、ラッチアップ耐量を増加させることができる。
＜第５の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
図１１は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
図１１に例が示されるように、ＩＧＢＴ４００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図１１における左右方向および上下方向に２次元的に配列される。
図１１において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｈが形成される。電荷引き抜き領域３２Ｈは、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
ここで、電荷引き抜き領域３２Ｈは、たとえば、図２における電荷引き抜き領域３２よりも形成される領域の平面視における面積が小さい。具体的には、電荷引き抜き領域３２Ｈは、セル領域が形成されない左右方向に延びる領域の幅方向の一部にのみ形成され、図２における電荷引き抜き領域３２よりも幅の狭い領域となっている。同様に、電荷引き抜き領域３２Ｈは、セル領域が形成されない上下方向に延びる領域の幅方向の一部にのみ形成され、図２における電荷引き抜き領域３２よりも幅の狭い領域となっている。
なお、電荷引き抜き領域３２Ｈの形成される領域の面積は、ベース領域３０とエミッタ領域４０とウェルコンタクト領域３１との面積の和の、たとえば、０．０５倍以上、かつ、０．５倍以下とする。
図１２は、本実施の形態に関するＩＧＢＴ４００の構成の例を概略的に示す断面図である。図１２は、図１１におけるＡ−Ａ’断面に相当する。
図１２に例が示されるように、ＩＧＢＴ４００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
電荷蓄積領域２１の表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。
また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｈが形成されている。
エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。電荷引き抜き領域３２Ｈの上面には、ショットキー電極７１Ｈが形成されている。ショットキー電極７１Ｈは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｈ）に対してショットキー接続する。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、ベース領域３０の上面と電荷引き抜き領域３２Ｈの上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１Ｈの上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０Ｈが形成されている。
エミッタ電極８０Ｈは、オーミック電極７０およびショットキー電極７１Ｈと電気的に接続されている。エミッタ電極８０Ｈとゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視におけるショットキー電極７１Ｈが形成される領域の面積は、平面視におけるオーミック電極７０が形成される領域の面積と比べて小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
＜第６の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
図１３は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
図１３に例が示されるように、ＩＧＢＴ５００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図１３における左右方向および上下方向に２次元的に配列される。
図１３において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｉが形成される。電荷引き抜き領域３２Ｉは、セル領域が形成されない左右方向に延びる領域とセル領域が形成されない上下方向に延びる領域との交差領域を除く、セル領域が形成されない左右方向に延びる領域の一部と、セル領域が形成されない上下方向に延びる領域の一部とにそれぞれ形成される。
図１３においては、電荷引き抜き領域３２Ｉは、最も近く位置するセル領域同士の間（すなわち、図１３における上下のセル領域間、および、図１３における左右のセル領域間）に形成される一方で、平面視において対角に位置するセル領域同士の間には形成されない。
さらに、電荷引き抜き領域３２Ｉは、最も近く位置するセル領域同士の間のうちの、一部の箇所のみに形成され、全ての最も近く位置するセル領域同士の間には形成されない。
電荷引き抜き領域３２Ｉが、最も近く位置するセル領域同士の間のうちの一部の箇所のみに形成されることによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視における電荷引き抜き領域３２Ｉが形成される領域の面積が小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
＜第７の実施の形態＞
本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ＩＧＢＴの構成について＞
図１４は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
図１４に例が示されるように、ＩＧＢＴ６００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。このように形成されたそれぞれのセル領域は互いに離間して２次元的に配列され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｊが部分的に形成される。
電荷引き抜き領域３２Ｊは、セル領域が形成される箇所に当該セル領域に置き換えて配置される。図１４においては、図１４における上下方向および左右方向において、セル領域と電荷引き抜き領域３２Ｊとが交互に配置されている。
図１５は、本実施の形態に関するＩＧＢＴ６００の構成の例を概略的に示す断面図である。図１５は、図１４におけるＣ−Ｃ’断面に相当する。
図１５に例が示されるように、ＩＧＢＴ６００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
電荷蓄積領域２１の表層には、ベース領域３０が設けられている。また、ベース領域３０の表層には、エミッタ領域４０が形成されている。エミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。
また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｊが形成されている。
エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。電荷引き抜き領域３２Ｊの上面には、ショットキー電極７１Ｊが形成されている。ショットキー電極７１Ｊは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｊ）に対してショットキー接続する。
ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
また、ベース領域３０の上面と電荷引き抜き領域３２Ｊの上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１Ｊの上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０Ｊが形成されている。
エミッタ電極８０Ｊは、オーミック電極７０およびショットキー電極７１Ｊと電気的に接続されている。エミッタ電極８０Ｊとゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
＜第８の実施の形態＞
本実施の形態に関する電力変換装置、および、電力変換装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜電力変換装置の構成について＞
本実施の形態は、以上に記載された実施の形態に関する半導体装置を電力変換装置に適用するものである。適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
図１６は、本実施の形態に関する電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
図１６に例が示されるように、電力変換システムは、電源１１００と、電力変換装置１２００と、負荷１３００とを備える。電源１１００は、直流電源であり、かつ、電力変換装置１２００に直流電力を供給する。電源１１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源１１００は、交流系統に接続された整流回路またはＡＣ−ＤＣコンバータなどで構成することができる。また、電源１１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ−ＤＣコンバータによって構成することもできる。
電力変換装置１２００は、電源１１００と負荷１３００との間に接続される三相のインバータである。電力変換装置１２００は、電源１１００から供給された直流電力を交流電力に変換し、さらに、負荷１３００に当該交流電力を供給する。
また、電力変換装置１２００は、図１６に例が示されるように、直流電力を交流電力に変換して出力する変換回路１２０１と、変換回路１２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路１２０２と、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する制御回路１２０３とを備える。
負荷１３００は、電力変換装置１２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷１３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられるものである。
以下、電力変換装置１２００の詳細を説明する。変換回路１２０１は、スイッチング素子と還流ダイオードとを備える（ここでは、図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源１１００から供給される直流電力を交流電力に変換し、さらに、負荷１３００に供給する。
変換回路１２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する変換回路１２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとを備えるものである。
変換回路１２０１におけるそれぞれのスイッチング素子とそれぞれの還流ダイオードの少なくとも一方には、以上に記載された実施の形態のいずれかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（すなわち、Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子（すなわち、変換回路１２０１の３つの出力端子）は、負荷１３００に接続される。
駆動回路１２０２は、変換回路１２０１のスイッチング素子を駆動するための駆動信号を生成し、さらに、変換回路１２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路１２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（すなわち、オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（すなわち、オフ信号）となる。
制御回路１２０３は、負荷１３００に所望の電力が供給されるよう変換回路１２０１のスイッチング素子を制御する。具体的には、負荷１３００に供給すべき電力に基づいて変換回路１２０１のそれぞれのスイッチング素子がオン状態となるべき時間（すなわち、オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、変換回路１２０１を制御することができる。
そして、制御回路１２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路１２０２に制御指令（すなわち、制御信号）を出力する。駆動回路１２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に関する電力変換装置１２００では、変換回路１２０１のスイッチング素子として以上に記載された実施の形態のいずれかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
なお、本実施の形態では、２レベルの三相インバータに以上に記載された実施の形態のいずれかにおける半導体装置を適用する例が説明されたが、適用例はこれに限られるものではなく、種々の電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置を適用することができる。
また、本実施の形態では、２レベルの電力変換装置について説明されたが、３レベルまたはマルチレベルの電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。また、単相負荷に電力を供給する場合には、単相のインバータに以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。
また、直流負荷などに電力を供給する場合には、ＤＣ−ＤＣコンバータまたはＡＣ−ＤＣコンバータに、以上に記載された実施の形態のいずれかにおける半導体装置を適用することもできる。
また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システムなどにおけるパワーコンディショナーとして用いることもできる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、第１の導電型（すなわち、Ｎ型）のワイドバンドギャップ半導体（たとえば、炭化珪素）からなるドリフト領域２０と、ドリフト領域２０の下面に形成される、第２の導電型（すなわち、Ｐ型）のワイドバンドギャップ半導体からなるコレクタ領域１０と、Ｎ型のワイドバンドギャップ半導体からなる電荷蓄積領域２１と、Ｐ型のベース領域３０と、Ｐ型の電荷引き抜き領域３２と、Ｎ型のエミッタ領域４０と、ショットキー電極７１と、ゲート絶縁膜５０と、ゲート電極６０と、エミッタ電極８０と、コレクタ電極８１とを備える。電荷蓄積領域２１は、ドリフト領域２０の上面に形成される。また、電荷蓄積領域２１は、ドリフト領域２０よりも高い不純物濃度を有する。ベース領域３０は、電荷蓄積領域２１の表層において部分的に形成される。電荷引き抜き領域３２は、電荷蓄積領域２１の表層においてベース領域３０から離間して形成される。また、電荷引き抜き領域３２は、ベース領域３０よりも高い不純物濃度を有する。エミッタ領域４０は、ベース領域３０の表層において部分的に形成される。また、エミッタ領域４０は、電荷蓄積領域２１よりも高い不純物濃度を有する。ショットキー電極７１は、電荷引き抜き領域３２に接触して形成される。また、ショットキー電極７１は、電荷引き抜き領域３２とショットキー接続する。ゲート絶縁膜５０は、電荷蓄積領域２１とエミッタ領域４０とに挟まれる位置のベース領域３０に接触して形成される。ゲート電極６０は、ゲート絶縁膜５０に接触して形成される。エミッタ電極８０は、ショットキー電極７１とエミッタ領域４０とを覆って形成される。コレクタ電極８１は、コレクタ領域１０の下面に形成される。
このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域３０と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、ショットキー電極７１と電荷引き抜き領域３２との間に形成されるショットキーバリアダイオードのビルトイン電圧が、ベース領域３０とエミッタ領域４０との間に形成されるダイオードのビルトイン電圧よりも小さい。このような構成によれば、ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続にたとえば１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、電荷引き抜き領域３２の一部の下面に接触して形成される、Ｎ型の離間領域２２を備える。そして、離間領域２２の不純物濃度は、ドリフト領域２０の不純物濃度と等しい。このような構成によれば、電荷引き抜き領域３２の一部の直下にＮ型の離間領域２２が形成されることによって、ドリフト領域２０と電荷蓄積領域２１Ｆとの界面のポテンシャルの壁が低減される。よって、ターンオフ過渡期において多くのホールがショットキー接続へ流れるため、ラッチアップ耐量を増加させることができる。
また、以上に記載された実施の形態によれば、平面視において、電荷蓄積領域２１の表層に複数のベース領域３０が配列される。また、複数のベース領域３０は、平面視において、第１の方向と、第１の方向と直交する第２の方向とに２次元的に配列される。また、第１の方向に延び、かつ、ベース領域が配列されない領域を第１の領域とし、第２の方向に延び、かつ、ベース領域が配列されない領域を第２の領域とする場合、電荷引き抜き領域３２は、平面視において、第１の領域および第２の領域に形成される。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。
また、以上に記載された実施の形態によれば、電荷引き抜き領域３２Ｈは、平面視において、第１の領域の幅方向の一部、および、第２の領域の幅方向の一部に形成される。このような構成によれば、電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。
また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、エミッタ領域４０の上面からベース領域３０に達して形成される、Ｐ型のウェルコンタクト領域３１を備える。そして、平面視における電荷引き抜き領域３２Ｈの面積は、平面視における、ベース領域３０の面積とエミッタ領域４０の面積とウェルコンタクト領域３１の面積との和の０．０５倍以上、かつ、０．５倍以下である。このような構成によれば、電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視におけるショットキー電極７１Ｈが形成される領域の面積は、平面視におけるオーミック電極７０が形成される領域の面積と比べて小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
また、以上に記載された実施の形態によれば、第１の方向に延び、かつ、ベース領域が配列されない第１の領域と、第２の方向に延び、かつ、ベース領域が配列されない第２の領域とが交差する領域を交差領域とする場合、電荷引き抜き領域３２Ｇは、平面視において、交差領域を除く、第１の領域および第２の領域に形成される。このような構成によれば、電荷引き抜き領域３２Ｇが形成される領域を、最も近く位置するセル領域同士の間（すなわち、図９におけるベース領域３０の近傍）のみに限定することによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。ターンオフ過渡期において、ラッチアップモードの発生の有無はベース領域３０に流れる電流の大きさに影響されるが、このような構造によれば、ベース領域３０の近傍に電荷引き抜き領域３２Ｇが形成されているため、ベース領域３０へ流れるホールの量を減らすことができる。よって、ラッチアップ耐量を増加させることができる。
また、以上に記載された実施の形態によれば、電荷引き抜き領域３２Ｉは、平面視において、交差領域を除く、第１の領域の一部および第２の領域の一部に形成される。このような構成によれば、オン状態においてキャリアがＪＦＥＴ領域を通過する際の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視における電荷引き抜き領域３２Ｉが形成される領域の面積が小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
また、以上に記載された実施の形態によれば、平面視において、電荷蓄積領域２１の表層に複数のベース領域３０が配列される。また、複数のベース領域３０は、平面視において、第１の方向と、第１の方向と直交する第２の方向とに２次元的に配列される。そして、電荷引き抜き領域３２Ｊは、配列される複数のベース領域３０の一部に置き換えて形成される。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。
また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、エミッタ領域４０Ｄの上面からベース領域３０Ｄよりも深い位置に達して形成されるトレンチ２１０を備える。そして、ゲート絶縁膜５０Ｄは、トレンチ２１０内において、電荷蓄積領域２１とエミッタ領域４０Ｄとに挟まれるベース領域３０Ｄの側面を覆って形成される。また、ゲート電極６０Ｄは、トレンチ２１０内において、ゲート絶縁膜５０Ｄに囲まれて形成される。このような構成によれば、単位セルあたりのピッチ（セルピッチ）を縮小することができる。そのため、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、電荷引き抜き領域３２Ｅの上面から電荷引き抜き領域３２Ｅよりも深い位置に達して形成されるダミートレンチ２２０を備える。そして、エミッタ電極８０Ｅは、ダミートレンチ２２０内にも形成される。また、ショットキー電極７１Ｅは、ダミートレンチ２２０内に形成される。また、ショットキー電極７１Ｅは、電荷引き抜き領域３２の側面に接触して形成される。このような構成によれば、ショットキー電極７１ＥがＩＧＢＴ２０１の厚み方向に対して水平に形成される。そのため、ダミートレンチ２２０のサイズは、適宜に変更が可能である。また、電荷引き抜き領域３２Ｅの平面的なサイズの低減が可能となる。そのため、単位セルあたりのピッチ（セルピッチ）を縮小することができる。その結果、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体が炭化珪素半導体である。このような構成によれば、高耐圧、高周波および高出力の半導体装置を実現することが可能となる。
また、以上に記載された実施の形態によれば、電力変換装置は、変換回路１２０１と、駆動回路１２０２と、制御回路１２０３とを備える。変換回路１２０１は、ワイドバンドギャップ半導体装置を有する。また、変換回路１２０１は、入力される電力を変換して出力する。駆動回路１２０２は、ワイドバンドギャップ半導体装置を駆動するための駆動信号をワイドバンドギャップ半導体装置に出力する。制御回路１２０３は、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する。
このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、電力変換装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１０ コレクタ領域、２０ ドリフト領域、２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｆ 電荷蓄積領域、２２ 離間領域、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ ベース領域、３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ ウェルコンタクト領域、３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３２Ｅ，３２Ｇ，３２Ｈ，３２Ｉ，３２Ｊ 電荷引き抜き領域、４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ エミッタ領域、５０，５０Ｄ ゲート絶縁膜、５５，５５Ｄ 層間絶縁膜、６０，６０Ｄ ゲート電極、７０ オーミック電極、７１，７１Ｄ，７１Ｅ，７１Ｈ，７１Ｊ ショットキー電極、８０，８０Ｄ，８０Ｅ，８０Ｈ，８０Ｊ エミッタ電極、８１ コレクタ電極、１００，１００Ａ，１００Ｂ，１００Ｃ，２００，２０１，２０２，３００，４００，５００，６００ ＩＧＢＴ、２１０ トレンチ、２２０ ダミートレンチ、１１００ 電源、１２００ 電力変換装置、１２０１ 変換回路、１２０２ 駆動回路、１２０３ 制御回路、１３００ 負荷。

Claims (13)

  1. 第１の導電型のワイドバンドギャップ半導体からなるドリフト領域（２０）と、
    前記ドリフト領域（２０）の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域（１０）と、
    前記ドリフト領域（２０）の上面に形成され、かつ、前記ドリフト領域（２０）よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域（２１）と、
    前記電荷蓄積領域（２１）の表層において部分的に形成される、第２の導電型のベース領域（３０）と、
    前記電荷蓄積領域（２１）の表層において前記ベース領域（３０）から離間して形成され、かつ、前記ベース領域（３０）よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域（３２）と、
    前記ベース領域（３０）の表層において部分的に形成され、かつ、前記電荷蓄積領域（２１）よりも高い不純物濃度を有する、第１の導電型のエミッタ領域（４０）と、
    前記電荷引き抜き領域（３２）に接触して形成され、かつ、前記電荷引き抜き領域（３２）とショットキー接続するショットキー電極（７１）と、
    前記電荷蓄積領域（２１）と前記エミッタ領域（４０）とに挟まれる位置の前記ベース領域（３０）に接触して形成されるゲート絶縁膜（５０）と、
    前記ゲート絶縁膜（５０）に接触して形成されるゲート電極（６０）と、
    前記ショットキー電極（７１）とエミッタ領域（４０）とを覆って形成されるエミッタ電極（８０）と、
    前記コレクタ領域（１０）の下面に形成されるコレクタ電極（８１）とを備える、
    ワイドバンドギャップ半導体装置。
  2. 前記ショットキー電極（７１）と前記電荷引き抜き領域（３２）との間に形成されるショットキーバリアダイオードのビルトイン電圧が、前記ベース領域（３０）と前記エミッタ領域（４０）との間に形成されるダイオードのビルトイン電圧よりも小さい、
    請求項１に記載のワイドバンドギャップ半導体装置。
  3. 前記電荷引き抜き領域（３２）の一部の下面に接触して形成される、第１の導電型の離間領域（２２）をさらに備え、
    前記離間領域（２２）の不純物濃度は、前記ドリフト領域（２０）の不純物濃度と等しい、
    請求項１または請求項２に記載のワイドバンドギャップ半導体装置。
  4. 平面視において、前記電荷蓄積領域（２１）の表層に複数の前記ベース領域（３０）が配列され、
    複数の前記ベース領域（３０）は、平面視において、第１の方向と、前記第１の方向と直交する第２の方向とに２次元的に配列され、
    前記第１の方向に延び、かつ、前記ベース領域が配列されない領域を第１の領域とし、前記第２の方向に延び、かつ、前記ベース領域が配列されない領域を第２の領域とし、
    前記電荷引き抜き領域（３２）は、平面視において、前記第１の領域および前記第２の領域に形成される、
    請求項１から請求項３のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  5. 前記電荷引き抜き領域（３２Ｈ）は、平面視において、前記第１の領域の幅方向の一部、および、前記第２の領域の幅方向の一部に形成される、
    請求項４に記載のワイドバンドギャップ半導体装置。
  6. 前記エミッタ領域（４０）の上面から前記ベース領域（３０）に達して形成される、第２の導電型のウェルコンタクト領域（３１）をさらに備え、
    平面視における前記電荷引き抜き領域（３２Ｈ）の面積は、平面視における、前記ベース領域（３０）の面積と前記エミッタ領域（４０）の面積と前記ウェルコンタクト領域（３１）の面積との和の０．０５倍以上、かつ、０．５倍以下である、
    請求項４または請求項５に記載のワイドバンドギャップ半導体装置。
  7. 前記第１の方向に延び、かつ、前記ベース領域が配列されない第１の領域と、前記第２の方向に延び、かつ、前記ベース領域が配列されない第２の領域とが交差する領域を交差領域とし、
    前記電荷引き抜き領域（３２Ｇ）は、平面視において、前記交差領域を除く、前記第１の領域および前記第２の領域に形成される、
    請求項４から請求項６のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  8. 前記電荷引き抜き領域（３２Ｉ）は、平面視において、前記交差領域を除く、前記第１の領域の一部および前記第２の領域の一部に形成される、
    請求項７に記載のワイドバンドギャップ半導体装置。
  9. 平面視において、前記電荷蓄積領域（２１）の表層に複数の前記ベース領域（３０）が配列され、
    複数の前記ベース領域（３０）は、平面視において、第１の方向と、前記第１の方向と直交する第２の方向とに２次元的に配列され、
    前記電荷引き抜き領域（３２Ｊ）は、配列される複数の前記ベース領域（３０）の一部に置き換えて形成される、
    請求項１から請求項３のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  10. 前記エミッタ領域（４０Ｄ）の上面から前記ベース領域（３０Ｄ）よりも深い位置に達して形成されるトレンチ（２１０）をさらに備え、
    前記ゲート絶縁膜（５０Ｄ）は、前記トレンチ（２１０）内において、前記電荷蓄積領域（２１）と前記エミッタ領域（４０Ｄ）とに挟まれる前記ベース領域（３０Ｄ）の側面を覆って形成され、
    前記ゲート電極（６０Ｄ）は、前記トレンチ（２１０）内において、前記ゲート絶縁膜（５０Ｄ）に囲まれて形成される、
    請求項１から請求項９のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  11. 前記電荷引き抜き領域（３２Ｅ）の上面から前記電荷引き抜き領域（３２Ｅ）よりも深い位置に達して形成されるダミートレンチ（２２０）をさらに備え、
    前記エミッタ電極（８０Ｅ）は、前記ダミートレンチ（２２０）内にも形成され、
    前記ショットキー電極（７１Ｅ）は、前記ダミートレンチ（２２０）内に形成され、かつ、前記電荷引き抜き領域（３２）の側面に接触して形成される、
    請求項１から請求項１０のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  12. 前記ワイドバンドギャップ半導体が炭化珪素半導体である、
    請求項１から請求項１１のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  13. 請求項１から請求項１２のうちのいずれか１項に記載のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路（１２０１）と、
    前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路（１２０２）と、
    前記駆動回路（１２０２）を制御するための制御信号を前記駆動回路（１２０２）に出力する制御回路（１２０３）とを備える、
    電力変換装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640783B (zh) * 2020-04-20 2023-01-24 元山(济南)电子科技有限公司 多种元胞设计的复合PiN肖特基二极管
JP2022056498A (ja) * 2020-09-30 2022-04-11 三菱電機株式会社 半導体装置
JP2022093077A (ja) * 2020-12-11 2022-06-23 株式会社デンソー 半導体装置とその製造方法
JP7462587B2 (ja) 2021-03-25 2024-04-05 三菱電機株式会社 半導体装置の製造方法
JPWO2022259409A1 (ja) * 2021-06-09 2022-12-15
CN114300543B (zh) * 2022-03-10 2022-06-07 安建科技(深圳)有限公司 一种电子抽取型续流二极管器件及其制备方法
CN115939179B (zh) * 2023-03-15 2023-06-06 青岛嘉展力芯半导体有限责任公司 晶体管及其制备方法、电子装置
CN116417507B (zh) * 2023-03-31 2024-01-12 瑶芯微电子科技(上海)有限公司 一种集成肖特基接触的igbt器件结构及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620141B2 (ja) 1985-03-28 1994-03-16 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JP3271396B2 (ja) 1993-11-04 2002-04-02 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
JPH10335649A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
US6303410B1 (en) * 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
JP2000164859A (ja) 1998-11-25 2000-06-16 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP3435635B2 (ja) 1999-10-27 2003-08-11 株式会社豊田中央研究所 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
JP2002100774A (ja) 2000-09-25 2002-04-05 Toshiba Corp 高耐圧半導体装置
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US9337270B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
WO2015129430A1 (ja) * 2014-02-28 2015-09-03 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE112017003667B4 (de) * 2016-07-19 2022-03-17 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
JP6589817B2 (ja) * 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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