CN115699329A - 半导体装置以及电力变换装置 - Google Patents

半导体装置以及电力变换装置 Download PDF

Info

Publication number
CN115699329A
CN115699329A CN202180038495.5A CN202180038495A CN115699329A CN 115699329 A CN115699329 A CN 115699329A CN 202180038495 A CN202180038495 A CN 202180038495A CN 115699329 A CN115699329 A CN 115699329A
Authority
CN
China
Prior art keywords
gate
well region
insulating film
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180038495.5A
Other languages
English (en)
Inventor
海老原洪平
日野史郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN115699329A publication Critical patent/CN115699329A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Abstract

缓和对半导体装置的表面电极的恶劣影响。半导体装置具备：第1阱区域，形成于漂移层的上表面的表层；栅极电极；第2阱区域，在俯视时包围第1阱区域；以及栅极部，覆盖层间绝缘膜和从层间绝缘膜露出的栅极电极。而且，栅极电极的外侧端部比栅极部的外侧端部更远离第1阱区域、并且比第2阱区域的外侧端部更接近第1阱区域。

Description

半导体装置以及电力变换装置
技术领域
本申请说明书公开的技术涉及半导体装置以及电力变换装置。
背景技术
以往已知在功率器件等中使用的纵型的半导体装置中，为了确保耐压性能，在n型的半导体层的外周部的所谓终端区域设置p型的保护环区域(终端阱区域)的技术(例如参照专利文献1)。
在具备保护环区域的半导体装置中，在对半导体装置的主电极施加逆电压时产生的电场通过n型的半导体层与p型的保护环区域之间的pn结形成的耗尽层被缓和，能够避免额定电压以下的雪崩击穿或者电极端部处的破坏等。
在专利文献1所示的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)中，p+型的杂质区域以比位于表面电极的最外周的栅极焊盘电极以及栅极布线电极更向外周伸出的方式被形成。关于这样的MOSFET等半导体装置，通常，表面电极除了进行线键合的区域以外通过聚酰亚胺等表面保护膜覆盖。另外，表面电极还有时使用凝胶等密封材料密封。
现有技术文献
专利文献
专利文献1：日本特开2008-85188号公报
发明内容
上述聚酰亚胺等表面保护膜以及凝胶等密封材料在高湿度的环境下易于包含水分。包含于表面保护膜以及密封材料的水分存在向表面电极造成恶劣影响的可能性。具体而言，有表面电极溶解到该水分或者由于水分和表面电极反应而产生析出反应的情况。
在这样的情况下，有时表面电极以及表面保护膜产生破裂或者在表面电极和表面保护膜的界面表面保护膜产生剥离。在由于表面电极以及表面保护膜的破裂或者表面保护膜的剥离形成的空洞作为泄漏通道发挥作用时，存在半导体装置的绝缘可靠性受损的可能性。
本申请说明书公开的技术是鉴于如以上记载的问题而完成的，是用于缓和对半导体装置的表面电极造成的恶劣影响的技术。
本申请说明书公开的技术的第1方案涉及半导体装置，具备：第1导电类型的漂移层；第2导电类型的第1阱区域，形成于所述漂移层的上表面的表层；第1导电类型的源极区域，形成于所述第1阱区域的表层；栅极绝缘膜，与被所述源极区域和所述漂移层夹着的所述第1阱区域接触地形成；栅极电极，与所述栅极绝缘膜接触地形成；层间绝缘膜，覆盖所述栅极电极；源极电极，覆盖在所述漂移层的所述上表面露出的所述源极区域以及所述层间绝缘膜；背面电极，形成于所述漂移层的下表面侧；第2导电类型的第2阱区域，形成于所述漂移层的所述上表面的所述表层，并且在俯视时包围所述第1阱区域；以及场绝缘膜，部分性地覆盖所述第2阱区域，所述栅极电极延伸至所述场绝缘膜的上表面地形成，所述层间绝缘膜部分性地覆盖所述场绝缘膜的所述上表面中的所述栅极电极，所述半导体装置还具备栅极部，该栅极部在俯视时与所述场绝缘膜重叠，与所述源极电极离开，并且覆盖所述层间绝缘膜和从所述层间绝缘膜露出的所述栅极电极，将在俯视时离开所述第1阱区域的方向的端部设为外侧端部，所述栅极电极的所述外侧端部比所述栅极部的所述外侧端部更远离所述第1阱区域，并且比所述第2阱区域的所述外侧端部更接近所述第1阱区域。
本申请说明书公开的技术的第2方案涉及电力变换装置，具备：变换电路，具有上述半导体装置，并且该变换电路将输入的电力变换而输出；驱动电路，将用于驱动所述半导体装置的驱动信号输出给所述半导体装置；以及控制电路，将用于控制所述驱动电路的控制信号输出给所述驱动电路。
本申请说明书公开的技术的第1方案涉及半导体装置，具备：第1导电类型的漂移层；第2导电类型的第1阱区域，形成于所述漂移层的上表面的表层；第1导电类型的源极区域，形成于所述第1阱区域的表层；栅极绝缘膜，与被所述源极区域和所述漂移层夹着的所述第1阱区域接触地形成；栅极电极，与所述栅极绝缘膜接触地形成；层间绝缘膜，覆盖所述栅极电极；源极电极，覆盖在所述漂移层的所述上表面露出的所述源极区域以及所述层间绝缘膜；背面电极，形成于所述漂移层的下表面侧；第2导电类型的第2阱区域，形成于所述漂移层的所述上表面的所述表层，并且在俯视时包围所述第1阱区域；以及场绝缘膜，部分性地覆盖所述第2阱区域，所述栅极电极延伸至所述场绝缘膜的上表面地形成，所述层间绝缘膜部分性地覆盖所述场绝缘膜的所述上表面中的所述栅极电极，所述半导体装置还具备栅极部，该栅极部在俯视时与所述场绝缘膜重叠，与所述源极电极离开，并且覆盖所述层间绝缘膜和从所述层间绝缘膜露出的所述栅极电极，将在俯视时离开所述第1阱区域的方向的端部设为外侧端部，所述栅极电极的所述外侧端部比所述栅极部的所述外侧端部更远离所述第1阱区域并且比所述第2阱区域的所述外侧端部更接近所述第1阱区域。根据这样的结构，能够抑制在终端区域中的栅极部的端部生成析出物。因此，栅极部的破裂或者剥离被抑制。因此，能够抑制栅极部的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高半导体装置的绝缘可靠性。
本申请说明书公开的技术的第2方案涉及电力变换装置，具备：变换电路，具有上述半导体装置，并且该变换电路将输入的电力变换而输出；驱动电路，将用于驱动所述半导体装置的驱动信号输出给所述半导体装置；以及控制电路，将用于控制所述驱动电路的控制信号输出给所述驱动电路。根据这样的结构，能够在设置于电力变换装置的半导体装置的栅极部的外周端部缓和电场集中，抑制栅极部的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高电力变换装置的绝缘可靠性。
另外，与本申请说明书公开的技术关联的目的、特征、方式以及优点通过以下所示的详细的说明和附图将变得更加明确。
附图说明
图1是示出实施方式的作为半导体装置的MOSFET的结构的例子的剖面图。
图2是MOSFET的俯视图。
图3是示出形成于作为图1所示的活性区域的内侧区域的、作为MOSFET的最小单位构造的单元的结构的例子的剖面图。
图4是示出实施方式的MOSFET的结构的变形例的剖面图。
图5是示出实施方式的MOSFET的结构的变形例的剖面图。
图6是示出实施方式的MOSFET的结构的变形例的剖面图。
图7是示出实施方式的作为半导体装置的MOSFET的结构的例子的俯视图。
图8是MOSFET的剖面图。
图9是示出实施方式的作为半导体装置的MOSFET的结构的例子的俯视图。
图10是MOSFET的剖面图。
图11是示出实施方式的作为半导体装置的MOSFET的结构的例子的俯视图。
图12是MOSFET的剖面图。
图13是概念性地示出包括实施方式的电力变换装置的电力变换系统的结构的例子的图。
(符号说明)
1：漂移层；2：终端阱区域；3：低浓度阱区域；4：场绝缘膜；6：表面保护膜；8：背面电极；9：元件阱区域；11：源极区域；12：栅极绝缘膜；13、113、313、413：栅极电极；14、114、214、314、414：层间绝缘膜；19：接触区域；20：高浓度部；30：外延基板；31：单结晶基板；32：外延层；50：表面电极；51：源极电极；52、252、352、452：栅极部；52p、152p：栅极焊盘；52w、252w、352w、452w：栅极布线；100、200、300、400：MOSFET；2100：电源；2200：电力变换装置；2201：变换电路；2202：驱动电路；2203：控制电路；2300：负载。
具体实施方式
以下，参照附图，说明实施方式。在以下的实施方式中，为了技术上的说明还示出详细的特征等，但它们是例示，这些全部未必是为了使实施方式可实施而必须的特征。
在以下的说明中，定义为半导体装置的“活性区域”是指，在半导体装置为导通状态时流过主电流的区域，半导体装置的“终端区域”是指，活性区域的周围的区域。另外，半导体装置的“外侧”是指，从半导体装置的中央部朝向外周部的方向，半导体装置的“内侧”是指，与“外侧”相反的方向。另外，关于杂质的导电类型，将“第1导电类型”假设为n型，将“第2导电类型”假设为p型而进行说明，但也可以与其相反地，将“第1导电类型”设为p型，将“第2导电类型”设为n型。
另外，“MOS”这样的用语以前被用作表示金属-氧化物-半导体的层叠构造，采用Metal-Oxide-Semiconductor的首字母。然而，特别是在具有MOS构造的场效应晶体管(以下简称为“MOS晶体管”)中，根据近年来的集成化或者制造工艺的改善等的观点，改善栅极绝缘膜或者栅极电极的材料。例如，在MOS晶体管中，主要根据自匹配地形成源极-漏极的观点，代替金属而将多晶硅用作栅极电极的材料。另外，根据改善电特性的观点，在栅极绝缘膜中使用高介电常数的材料，但该材料未必限定于氧化物。
因此，“MOS”这样的用语未必仅限定于金属-氧化物-半导体的层叠构造而使用，其在本说明书中也是同样的。即，鉴于技术常识，“MOS”不仅定义为Metal-Oxide-Semiconductor的简称，而且还广泛包括导电体-绝缘体-半导体的层叠构造。
另外，在以下的说明中，即使记载为“～上(上表面)”以及“覆盖～”，也不妨碍在构成要素之间存在间隔物。例如，即使记载为“设置于A上(上表面)的B”或者“覆盖A的B”等，也可能有在A与B之间设置其他构成要素的情况。另外，在以下的说明中，有时使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置或者方向的用语，但这些用语为了便于说明而使用，与实际使用时的方向无关。
此外，附图是概略地示出的图，为便于说明，在附图中适当地进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可适当地变更。另外，在并非剖面图的俯视图等附图中，为了易于理解实施方式的内容，也有时附加阴影线。
另外，在以下所示的说明中，设为对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也是同样的。因此，为了避免重复，有时省略关于它们的详细的说明。
另外，在以下记载的说明中，在记载为“具备”、“包括”或者“具有”某个构成要素等的情况下，只要没有特别说明，并非排除其他构成要素的存在的排他性表达。
另外，在以下记载的说明中，即使在使用“第1”或者“第2”等序数的情况下，这些用语仅是为了使实施方式的内容易于理解而适当地使用的例子，不限定于可通过这些序数产生的顺序等。
另外，在以下记载的说明中，表示相等的状态的表达、例如“同一”、“相等”、“均匀”或者“均质”等只要没有特别说明，则包括表示严格地相等的状态的情况以及在公差或者能够得到相同程度的功能的范围内产生差的情况。
<第1实施方式>
以下，说明本实施方式的半导体装置以及半导体装置的制造方法。
<关于半导体装置的结构>
图1是示出本实施方式的作为半导体装置的MOSFET100的结构的例子的剖面图。另外，图2是MOSFET100的俯视图。沿着图2的A-A’线的剖面与图1相当。另外，图3是示出形成于作为图1所示的活性区域的内侧区域RI的作为MOSFET100的最小单位构造的单元UC的结构的例子的剖面图。在MOSFET100的内侧区域RI，排列有多个图3所示的单元UC。图1的左端所示的构造是内侧区域RI中的最外周的单元UC。
如图1例示，MOSFET100是使用由单结晶基板31和形成于单结晶基板31的上表面的外延层32构成的外延基板30形成的。单结晶基板31是由n型(第1导电类型)的碳化硅(SiC)构成的半导体基板，外延层32是在单结晶基板31的上表面外延生长的由SiC构成的n型的半导体层。即，MOSFET100是SiC-MOSFET。在本实施方式中，使用具有4H多型的外延基板30。
在活性区域(即内侧区域RI)中的外延层32的上表面的表层部，选择性地形成有p型(第2导电类型)的元件阱区域9。另外，在元件阱区域9的表层部，分别选择性地形成有n型的源极区域11和杂质浓度比元件阱区域9高的p型的接触区域19。
在终端区域(即包围内侧区域RI的外侧区域RO)中的外延层32的上表面的表层部，以在俯视时包围活性区域的方式(即以在俯视时包围元件阱区域9的方式)，选择性地形成有p型的终端阱区域2。在终端阱区域2的表层部，形成有杂质浓度比较高的p型的高浓度部20。在此，高浓度部20不限于p型的情况，也可以是n型。
图4是示出本实施方式的MOSFET的结构的变形例的剖面图。也可以如图4例示，在终端阱区域2的外周，具备p型的低浓度阱区域3。低浓度阱区域3形成于漂移层1的上表面的表层，并且在俯视时包围终端阱区域2。另外，低浓度阱区域3的杂质浓度是终端阱区域2的杂质浓度以下。另外，低浓度阱区域3也可以相互离开地在周向上具备多个。
如图1以及图4例示，除了上述杂质区域(元件阱区域9、源极区域11、接触区域19、终端阱区域2以及低浓度阱区域3)以外的外延层32的n型的区域是由于漂移流过电流的漂移层1。漂移层1的杂质浓度低于单结晶基板31的杂质浓度。因此，单结晶基板31具有比漂移层1低的电阻率。在此，漂移层1的杂质浓度例如是1×1014/cm3以上并且1×1017/cm3以下。
终端阱区域2是在俯视时包围活性区域的框状(环状)的区域，作为所谓保护环发挥功能。在此，如图1以及图4例示，以终端阱区域2的内侧(内周侧)的端部为边界，将比其更靠内侧设为作为活性区域的内侧区域RI，将比其更靠外侧设为作为终端区域的外侧区域RO。
如图1以及图4例示，在活性区域中的外延基板30的上表面S2，以跨越在俯视时被源极区域11和漂移层1夹着的元件阱区域9的方式，形成有栅极绝缘膜12。而且，在栅极绝缘膜12的上表面形成有栅极电极13。用栅极绝缘膜12以及栅极电极13覆盖的元件阱区域9的表层部、即元件阱区域9中的被源极区域11和漂移层1夹着的部分是在MOSFET100成为导通状态的情况下形成反转沟道的沟道区域。
在活性区域，栅极电极13被层间绝缘膜14覆盖，在层间绝缘膜14的上表面形成有源极电极51。此外，层间绝缘膜14例如具有硼或者磷的元素成分。因此，栅极电极13与源极电极51之间通过层间绝缘膜14电绝缘。
源极电极51经由形成于层间绝缘膜14以及栅极绝缘膜12的接触孔与源极区域11以及接触区域19连接。源极电极51和接触区域19形成欧姆接触。另外，覆盖源极电极51、栅极焊盘52p以及不被源极电极51以及栅极焊盘52p覆盖而露出的层间绝缘膜14地形成有表面保护膜6。另外，在外延基板30的下表面S1，形成有作为漏极电极发挥功能的背面电极8。
如图1以及图4例示，内侧区域RI中的栅极绝缘膜12、栅极电极13、层间绝缘膜14以及源极电极51的一部分跨越内侧区域RI和外侧区域RO的边界，延伸至外侧区域RO。被引出到外侧区域RO的源极电极51经由形成于层间绝缘膜14的接触孔与终端阱区域2的高浓度部20以形成欧姆接触或者肖特基接触的方式连接。
在终端区域中的外延基板30的上表面S2，设置有膜厚比栅极绝缘膜12厚的场绝缘膜4。另外，被引出到外侧区域RO的栅极电极13的一部分承载到场绝缘膜4的上表面而形成，隔着栅极绝缘膜12或者场绝缘膜4配置于终端阱区域2的上方。
场绝缘膜4覆盖终端阱区域2的一部分，并且超过终端阱区域2的外周端地延伸至终端阱区域2的外侧。另外，场绝缘膜4未设置于内侧区域RI。换言之，场绝缘膜4具有在俯视时包括内侧区域RI的开口。
在本实施方式中，覆盖栅极电极13的层间绝缘膜14延伸至终端阱区域2的外侧，形成于场绝缘膜4的上表面。
进而，在沿着图2的A-A’线的位置的终端区域，形成有栅极焊盘52p。栅极焊盘52p形成于覆盖被引出到外侧区域RO的栅极电极13的层间绝缘膜14的上表面，并且经由形成于层间绝缘膜14的接触孔与栅极电极13连接。
图5是示出本实施方式的MOSFET的结构的变形例的剖面图。上述接触孔也可以形成多个，也可以如图5例示，在栅极焊盘152p的最外周的位置的层间绝缘膜114形成接触孔，在栅极焊盘152p的最外周连接栅极焊盘152p和栅极电极13。
另外，如图2例示，与栅极焊盘52p连接的栅极布线52w延伸到MOSFET100的中央部。此外，栅极焊盘52p以在俯视时被源极电极51包围一部分的方式(以进入到被形成有源极电极51的区域包围的区域的方式)配置。
栅极部52(即栅极焊盘52p以及栅极布线52w)作为接受用于抑制源极电极51与背面电极8之间的电路径的栅极控制信号的电极发挥功能。栅极部52(即栅极焊盘52p以及栅极布线52w)离开源极电极51，也与源极电极51电绝缘。
在图1、图4以及图5中，场绝缘膜4比终端阱区域2的高浓度部20和源极电极51的连接部形成于更靠外侧，但场绝缘膜4也可以形成至比高浓度部20和源极电极51的连接部更靠内侧。在该情况下，源极电极51经由贯通层间绝缘膜14以及场绝缘膜4这两方的接触孔与终端阱区域2的高浓度部20连接。
在本实施方式的MOSFET100中，在沿着图2的A-A’线的位置处，栅极电极13的外周端部位于栅极焊盘52p(或者栅极焊盘152p)的外周端部与终端阱区域2的外周端部之间。另外，不限于沿着图2的A-A’线的位置，也可以在栅极焊盘52p(或者栅极焊盘152p)的外周端部的所有区域，栅极电极13的外周端部位于栅极焊盘52p(或者栅极焊盘152p)的外周端部与终端阱区域2的外周端部之间。
图6是示出本实施方式的MOSFET的结构的变形例的剖面图。如图6例示，栅极电极113也可以未必一定形成于栅极焊盘52p的下部的整个区域。栅极电极113形成于与栅极焊盘52p的外周端部对应的位置，但未形成于与栅极焊盘52p的其他部分对应的位置(即在俯视时形成有开口)。在该区域形成层间绝缘膜214。栅极电极113在图6中未图示的位置处与栅极焊盘52p或者栅极布线52w连接。
在本实施方式中，作为外延基板30的材料，设想SiC，但作为外延基板30的材料不限定于SiC，例如，也可以是氮化镓(GaN)等其他宽带隙半导体。
另外，本实施方式的半导体装置也可以是MOSFET以外的晶体管、例如JFET(Junction FET，结型场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等。进而，在本实施方式中，例示了平面型的晶体管，但晶体管也可以是沟槽型。
<关于半导体装置的动作>
关于图1以及图2例示的本实施方式的MOSFET100的动作，分成2个状态，以下进行说明。
第1状态是对栅极电极13施加阈值以上的正的电压的状态，以下，将该状态称为“导通状态”。在MOSFET100是导通状态的情况下，在沟道区域形成反转沟道。反转沟道成为用于在源极区域11与漂移层1之间流过作为载流子的电子的路径。在导通状态下，以源极电极51的电位为基准，对背面电极8施加高的电压时，经由单结晶基板31以及漂移层1流过电流。此时，源极电极51与背面电极8之间的电压被称为“导通电压”，在源极电极51与背面电极8之间流过的电流被称为“导通电流”。导通电流仅在存在沟道的活性区域流过，不流到终端区域。
第2状态是对栅极电极13施加小于阈值的电压的状态，以下，将该状态称为“截止状态”。在MOSFET100是截止状态的情况下，在沟道区域不形成反转沟道。因此，不流过导通电流。因此，在对源极电极51与背面电极8之间施加高电压时，维持该高电压。此时，栅极电极13与源极电极51之间的电压相对源极电极51与背面电极8之间的电压非常小，所以在栅极电极13与背面电极8之间也施加高电压。
在截止状态下，即使在终端区域中，在栅极焊盘52p、栅极布线52w以及栅极电极13各自与背面电极8之间被施加高电压。但是，与在活性区域形成有元件阱区域9和源极电极51的电接触同样地，在终端区域形成有终端阱区域2和源极电极51的电接触。因此，防止对栅极绝缘膜12、场绝缘膜4以及层间绝缘膜14施加高电场。
在MOSFET100处于截止状态的情况下，在漂移层1与元件阱区域9之间以及漂移层1与终端阱区域2之间的pn结的界面附近施加大的电场。该电场达到临界电场而引起雪崩击穿时的对背面电极8的电压被定义为MOSFET100的最大电压(雪崩电压)。通常，以在不引起雪崩击穿的电压范围使用MOSFET100的方式决定额定电压。
在MOSFET100的截止状态下，耗尽层从漂移层1与元件阱区域9之间以及漂移层1与终端阱区域2之间的pn结界面向朝向单结晶基板31的方向(图1中的下方向)和朝向漂移层1的外周的方向(图1中的从内侧区域RI朝向外侧区域RO的方向)扩展。另外，耗尽层从漂移层1与终端阱区域2之间的pn结界面向终端阱区域2内也扩展，其扩展情形大幅依赖于终端阱区域2的杂质浓度。即，在提高终端阱区域2的杂质浓度时，终端阱区域2内的耗尽层的扩展被抑制，耗尽层的前端位置成为接近终端阱区域2和漂移层1的边界的位置。
此外，能够通过TCAD(Technology CAD)模拟等检查耗尽层的前端位置。在外侧区域RO，在外延层32的内部的耗尽层(耗尽化的区域)中，从外延层32的外周侧朝向中央产生电位差。另外，终端阱区域2的内部未耗尽化的区域可视为与源极电极51大致相同电位。
在将在截止状态下电场强度变得特别高的SiC等用作材料的半导体装置中，在电极材料的端部位于外延层32的上表面耗尽化的部位的情况下，在电极材料的端部也施加高电场而有时导致电极材料的破坏。因此，在本实施方式的MOSFET100中，通常，以在栅极电极13以及栅极焊盘52p的下部终端阱区域2的内部不耗尽化的杂质浓度，设定终端阱区域2的杂质浓度。
在此，考虑在高湿度下MOSFET100成为截止状态的情况。以覆盖半导体芯片的方式设置的密封树脂可能含有水分。例如，在表面保护膜6(上表面膜)由聚酰亚胺等具有高的吸水性的树脂材料构成的情况下，在高湿度下表面保护膜6含有大量的水分，存在该水分到达外延层32以及栅极焊盘52p的上表面的可能性。另外，即使在表面保护膜6由SiN等耐湿性高的材料构成的情况下，由于在工艺中产生的应力等而在表面保护膜6中易于产生裂纹，存在外延层32以及栅极焊盘52p经由该裂纹被暴露于水分的可能性。
在这样的状态下，通过施加到截止状态的MOSFET100的电压，在终端区域，外延层32的端部作为阳极发挥作用，栅极焊盘52p作为阴极发挥作用。进而，在相对源极电极51对栅极焊盘52p施加负的电压的情况下，针对源极电极51以及与源极电极51连接的终端阱区域2，栅极焊盘52p也作为阴极发挥作用。在成为阴极的栅极焊盘52p的附近，由于水分，产生用接下来的式(1)表示的氧的还原反应以及用式(2)表示的氢的生成反应。
[式1]
O2+2H2O+4e-→4OH-···(1)
[式2]
H2O+e-→OH-+1/2H2···(2)
与其相伴地，在栅极焊盘52p的附近，氢氧离子的浓度增加。该氢氧离子与栅极焊盘52p化学地反应。例如，在栅极焊盘52p由铝构成的情况下，由于上述化学反应，铝有时成为氢氧化铝。
铝和氢氧离子的反应根据周围的电场强度被加速。在半导体层的内部，在耗尽化的区域中产生电位梯度，所以在本实施方式的MOSFET100中，在耗尽层到达外延基板30的上表面的区域发生沿着上表面S2的电位梯度。该电位梯度转给形成于外延层32的上表面S2的场绝缘膜4以及层间绝缘膜14，所以在栅极焊盘52p的端部的周边产生电场。由此，在栅极焊盘52p的端部处的电场强度成为一定以上时，引起氢氧化铝的生成反应，该反应随着电场强度的增加被加速。
另外，在相对源极电极51对栅极焊盘52p施加负的电压的情况下，由于栅极焊盘52p与终端阱区域2之间的电位差，栅极焊盘52p的下部的电场强度上升。特别是，在栅极焊盘52p的下部的外周端部易于引起电场集中，氢氧化铝的生成被加速。
在层间绝缘膜14包含硼(B)或者磷(P)的情况下，随着其浓度变大，层间绝缘膜14易于吸收水分。例如，在硼的浓度超过2％，磷的浓度超过5％时，该倾向变得显著，氢氧化铝的生成被加速。
如以上所述，在栅极焊盘52p的表面生成氢氧化铝时，由于体积膨胀发生栅极焊盘52p以及表面保护膜6的破裂或者剥离，在层间绝缘膜14的上表面形成空洞。由于水分进入到该空洞而流过过剩的泄漏电流或者在该空洞引起气体放电，从而存在MOSFET100导致元件破坏的可能性。
相对于此，在本实施方式的MOSFET100中，在沿着图2的A-A’线的位置处，栅极焊盘52p的外周端部比终端阱区域2的外周端部位于更靠内周侧，所以栅极焊盘52p的周边的电场强度被缓和。
在此，如果使终端阱区域2的杂质浓度成为一定以上，则在终端阱区域2的内部耗尽层几乎不扩展，能够有效地缓和栅极焊盘52p的周边的电场强度。因此，能够有效地抑制产生氢氧化铝。
进而，如图4例示，通过在终端阱区域2的外周部具备低浓度阱区域3，能够有效地缓和栅极焊盘52p的周边的电场强度，并且缓和终端阱区域2的外周端部的周边中的外延层32的电场强度，所以能够提高MOSFET100的雪崩电压。
进而，在本实施方式的MOSFET100中，在沿着图2的A-A’线的位置处，栅极电极13的外周端部比栅极焊盘52p的外周端部位于更靠外周侧。因此，在相对源极电极51对栅极焊盘52p施加负的电压的情况下，在栅极焊盘52p与终端阱区域2之间具备栅极电极13的区域，仅在栅极电极13的下部的场绝缘膜4的内部发生栅极焊盘52p和终端阱区域2的电位差。因此，栅极焊盘52p的周边的电场强度被缓和。
这样，在本实施方式的MOSFET100中，通过在特别是电场易于集中的栅极焊盘52p的外周端部的下部存在栅极电极13，能够缓和栅极焊盘52p的下部的外周端部的电场集中，抑制产生氢氧化铝。
另一方面，在栅极焊盘52p与终端阱区域2之间不具备栅极电极13的情况下，栅极焊盘52p和终端阱区域2的电位差被场绝缘膜4以及层间绝缘膜14分担。因此，场绝缘膜4的内部的电场强度被缓和，所以能够抑制由于在制作MOSFET100时混入的灰尘等引起的成品率降低。
因此，如图6例示，栅极电极113除了形成于跨越栅极焊盘52p的外周端部的位置的区域以外，在栅极焊盘52p的下部一部分开口，从而能够缓和特别是电场易于集中的栅极焊盘52p的下部的外周端部的电场集中，还抑制成品率降低。
另外，不限于沿着图2的A-A’线的位置，在栅极焊盘52p的外周端部的所有区域，栅极电极13的外周端部位于栅极焊盘52p的外周端部与终端阱区域2的外周端部之间的情况下，能够在栅极焊盘52p的下部的外周端部的所有区域缓和电场集中，抑制产生氢氧化铝。
另外，如图5例示，在栅极焊盘152p的最外周的位置在层间绝缘膜114形成接触孔，栅极焊盘152p和栅极电极13在栅极焊盘152p的最外周经由该接触孔连接，从而能够充分地抑制栅极焊盘152p的下部的外周端部的电场集中，抑制产生氢氧化铝。
如以上所述，在本实施方式的MOSFET100中，栅极焊盘52p(或者栅极焊盘152p)的端部处的氢氧化铝生成被抑制。其结果，能够抑制栅极焊盘52p(或者栅极焊盘152p)以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电。
<关于半导体装置的制造方法>
接下来，说明本实施方式的作为半导体装置的MOSFET100的制造方法。
首先，准备以比较高的浓度(n+型)包含n型的杂质的低电阻的单结晶基板31。在本实施方式中，单结晶基板31成为具有4H多型、且具有4°或者8°的分离角的SiC基板。
接下来，通过在单结晶基板31的上表面进行SiC的外延生长，在单结晶基板31的上表面，形成n型且杂质浓度为1×1014/cm3以上并且1×1017/cm3以下的外延层32。由此，能够得到由单结晶基板31以及外延层32构成的外延基板30。
接下来，通过反复形成抗蚀剂掩模的光刻工序和将该抗蚀剂掩模作为注入掩模进行离子注入的离子注入工序，在外延层32的表层部形成杂质区域。这样，在外延层32的表层部，形成终端阱区域2、元件阱区域9、接触区域19、高浓度部20以及源极区域11。同样地，也可以形成低浓度阱区域3。
在离子注入工序中，作为n型的杂质使用N(氮)等，作为p型的杂质使用Al或者B等。另外，终端阱区域2和元件阱区域9也可以在同一离子注入工序中一并地形成。另外，接触区域19和终端阱区域2的高浓度部20能够在同一离子注入工序中一并地形成。
另外，元件阱区域9的杂质浓度例如是1.0×1018/cm3以上并且1.0×1020/cm3以下。
源极区域11的杂质浓度以及接触区域19的杂质浓度分别高于元件阱区域9的杂质浓度，例如是1.0×1019/cm3以上并且1.0×1022/cm3以下。
终端阱区域2需要确保在截止状态下耗尽层难以扩展到终端阱区域2的内部的杂质量。因此，终端阱区域2的剂量优选为2.0×1013/cm2以上，例如成为5.0×1013/cm2。
低浓度阱区域3的剂量优选为0.5×1013/cm2以上并且5×1013/cm2以下，例如成为1.0×1013/cm2。
离子注入的注入能量在杂质为Al的情况下，例如成为100keV以上并且700keV以下。在该情况下，从上述剂量[cm-2]换算的低浓度阱区域3的杂质浓度成为1×1017/cm3以上并且1×1019/cm3以下。另外，在杂质为N的情况下，离子注入的注入能量例如成为20keV以上并且300keV以下。
之后，使用热处理装置，在1500℃以上的温度下进行退火处理。由此，通过离子注入添加的杂质被活性化。
接下来，例如，通过化学气相沉积(chemical vapor deposition、即CVD)法，在外延基板30的上表面S2，形成厚度0.5μm以上并且2μm以下的SiO2膜。而且，通过利用光刻工序和蚀刻工序对SiO2膜进行构图，形成场绝缘膜4。此时，场绝缘膜4构图为覆盖终端阱区域2的一部分、超过终端阱区域2的端部而延伸至终端阱区域2的外周侧的形状。
接下来，通过对未被场绝缘膜4覆盖的外延层32的上表面进行热氧化，形成作为栅极绝缘膜12的SiO2膜。而且，在栅极绝缘膜12的上表面，通过减压CVD法形成具有导电性的多晶硅膜，进而，用光刻工序和蚀刻工序对多晶硅膜进行构图，从而形成栅极电极13。
此时，在终端区域，栅极电极13形成为承载到场绝缘膜4的上表面，栅极电极13的外周端部比终端阱区域2的外周端部位于更靠内周侧。
之后，通过CVD法，形成作为层间绝缘膜14的SiO2膜。而且，用光刻工序和蚀刻工序，形成贯通栅极绝缘膜12以及层间绝缘膜14、并且分别到达接触区域19、源极区域11以及终端区域的高浓度部20的接触孔。在该工序中，在终端区域形成贯通层间绝缘膜14而到达栅极电极13的接触孔。
层间绝缘膜14也可以是对SiO2掺杂B和P的硼磷硅酸盐玻璃(boron phosphorsilicate glass(BPSG))或者包含SiO2、SiN以及BPSG等的多层膜。关于BPSG，例如，通过1000℃的退火处理，台阶的形状变得平滑。由此，电极向接触孔的埋入性提高，所以微细的构造也能够形成。
接下来，通过溅射法或者蒸镀法等，在外延基板30的上表面S2形成包括源极电极51、栅极部52(即栅极焊盘52p以及栅极布线52w)的、表面电极50的材料层。另外，通过与其同样的方法，在外延基板30的下表面S1形成背面电极8的材料层。
表面电极50例如由包含Ti、Ni、W、Mo以及Au中的任意一个或者多个的用于与外延基板30取得电接触的基底层和包含Al以及Cu中的任意一个或者多个的金属或者如Al-Si那样的Al合金等的厚膜层形成。
作为背面电极8的材料，例如，使用包含Ti、Ni、Al、Cu、Au中的任意一个或者多个的金属等。此外，也可以在外延基板30，在与表面电极50或者背面电极8接触的部分，预先通过热处理形成硅化物膜。此外，背面电极8的形成也可以在所有工序的最后进行。
接下来，通过光刻工序和蚀刻工序，对表面电极50进行构图。而且，将表面电极50分离为源极电极51和栅极部52(即栅极焊盘52p以及栅极布线52w)。
此时，在沿着图2的A-A’线的位置处，栅极焊盘52p的外周端部以比栅极电极13的外周端部位于更靠内周侧的方式形成。另外，不限于沿着图2的A-A’线的位置，也可以在栅极焊盘52p的外周端部的所有区域，栅极焊盘52p的外周端部以比栅极电极13的外周端部位于更靠内周侧的方式形成。
最后，使表面电极50上的一部分开口，以覆盖表面电极50的端部和外延基板30的外侧区域RO的至少一部分的方式形成表面保护膜6。由此，能够得到图1例示的MOSFET100。
表面保护膜6例如通过聚酰亚胺涂敷工序、光刻工序以及蚀刻工序被加工成期望的形状。另外，表面保护膜6也可以通过利用CVD法沉积SiN膜并进行光刻工序和蚀刻工序来形成。
如以上所述，根据本实施方式的MOSFET100，能够抑制在终端区域的栅极焊盘52p的端部生成氢氧化铝。因此，栅极焊盘52p以及表面保护膜6的破裂或者剥离被抑制。因此，能够抑制栅极焊盘52p以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET100的绝缘可靠性。
<第2实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图7是示出本实施方式的作为半导体装置的MOSFET200的结构的例子的俯视图。另外，图8是MOSFET200的剖面图。图8与沿着图7的B-B’线的剖面相当。
在本实施方式的MOSFET200中，在终端区域(即外侧区域RO)，以在俯视时包围源极电极51的方式设置有与栅极焊盘52p连接的栅极布线252w。
栅极布线252w经由形成于层间绝缘膜314的接触孔与栅极电极13连接。此外，栅极焊盘52p也可以设置于终端区域的角部(即俯视时的栅极布线252w的弯曲部)。
在本实施方式的MOSFET200中，与第1实施方式中的MOSFET100同样地，在具备栅极焊盘52p的区域，栅极电极13的外周端部位于栅极焊盘52p的外周端部与终端阱区域2的外周端部之间。进而，在沿着图7的B-B’线的位置处，栅极电极13的外周端部位于栅极布线252w的外周端部与终端阱区域2的外周端部之间。此外，不限于沿着图7的B-B’线的位置，也可以在栅极布线252w的外周端部的所有区域，栅极电极13的外周端部位于栅极布线252w的外周端部与终端阱区域2的外周端部之间。
在本实施方式中，也可以图4例示的杂质浓度比终端阱区域2低的p型的低浓度阱区域3设置于终端阱区域2的外周部。
另外，在本实施方式中，也可以如图5例示的栅极焊盘152p那样，在栅极布线252w的最外周的位置处在层间绝缘膜314形成接触孔，在栅极布线252w的最外周栅极布线252w和栅极电极13被连接。
其他结构与第1实施方式中的MOSFET100相同。
<关于半导体装置的动作>
接下来，说明本实施方式的MOSFET200的动作。
在本实施方式的MOSFET200中，也与第1实施方式中的情况同样地，分成作为对栅极电极13施加阈值以上的正的电压的状态的导通状态和作为对栅极电极13施加小于阈值的电压的状态的截止状态而动作。
在将在截止状态下电场强度变得特别高的SiC等用作材料的半导体装置中，在电极材料的端部位于外延层32的上表面耗尽化的部位的情况下，在电极材料的端部也产生高电场，有时导致电极材料的破坏。因此，在本实施方式的MOSFET200中，关于终端阱区域2的杂质浓度，通常以在栅极电极13、栅极焊盘52p以及栅极布线252w的下部终端阱区域2的内部不耗尽化的杂质浓度设定。
在此，考虑在高湿度下MOSFET200成为截止状态的情况。以覆盖半导体芯片的方式设置的密封树脂可能含有水分。例如，在表面保护膜6由聚酰亚胺等具有高的吸水性的树脂材料构成的情况下，在高湿度下表面保护膜6含有大量的水分，存在该水分到达外延层32、栅极焊盘52p以及栅极布线252w的上表面的可能性。另外，即使在表面保护膜6由SiN等耐湿性高的材料构成的情况下，由于在工艺中产生的应力等而在表面保护膜6中易于产生裂纹，存在外延层32、栅极焊盘52p以及栅极布线252w经由该裂纹被暴露于水分的可能性。
在这样的状态下，通过施加到截止状态的MOSFET200的电压，在终端区域，外延层32的端部作为阳极发挥作用，栅极部252(栅极焊盘52p以及栅极布线252w)作为阴极发挥作用。进而，在相对源极电极51对栅极部252(栅极焊盘52p以及栅极布线252w)施加负的电压的情况下，针对源极电极51以及与源极电极51连接的终端阱区域2，栅极部252(栅极焊盘52p以及栅极布线252w)也作为阴极发挥作用。在成为阴极的栅极部252(栅极焊盘52p以及栅极布线252w)的附近，与第1实施方式中的情况同样地，氢氧离子的浓度增加。该氢氧离子与栅极部252(栅极焊盘52p以及栅极布线252w)化学地反应。例如，在栅极部252(栅极焊盘52p以及栅极布线252w)由铝构成的情况下，由于化学反应，铝有时成为氢氧化铝。
铝和氢氧离子的反应根据周围的电场强度被加速。在半导体层的内部，在耗尽化的区域产生电位梯度，所以在本实施方式的MOSFET200中，在耗尽层到达外延基板30的上表面的区域中发生沿着上表面S2的电位梯度。该电位梯度转给形成于外延层32的上表面S2的场绝缘膜4以及层间绝缘膜314，所以在栅极部252(栅极焊盘52p以及栅极布线252w)的端部的周边产生电场。由此，在栅极部252(栅极焊盘52p以及栅极布线252w)的端部处的电场强度成为一定以上时，引起氢氧化铝的生成反应，该反应随着电场强度的增加被加速。
另外，在相对源极电极51对栅极部252(栅极焊盘52p以及栅极布线252w)施加负的电压的情况下，由于栅极部252(栅极焊盘52p以及栅极布线252w)与终端阱区域2之间的电位差，栅极部252(栅极焊盘52p以及栅极布线252w)的下部的电场强度上升。特别是，在栅极焊盘52p的下部的外周端部易于引起电场集中，氢氧化铝的生成被加速。
如以上所述，在栅极部252(栅极焊盘52p以及栅极布线252w)的表面生成氢氧化铝时，由于体积膨胀发生栅极焊盘52p、栅极布线252w以及表面保护膜6的破裂或者剥离，在层间绝缘膜314的上表面形成空洞。由于水分进入到该空洞而流过过剩的泄漏电流或者在该空洞引起气体放电，从而存在MOSFET200导致元件破坏的可能性。
相对于此，在本实施方式的MOSFET200中，与第1实施方式中的MOSFET100同样地，栅极部252(栅极焊盘52p以及栅极布线252w)的外周端部比终端阱区域2的外周端部位于更靠内周侧，所以栅极部252(栅极焊盘52p以及栅极布线252w)的周边的电场强度被缓和。
在此，如果使终端阱区域2的杂质浓度成为一定以上，则在终端阱区域2的内部耗尽层几乎不扩展，能够有效地缓和栅极部252(栅极焊盘52p以及栅极布线252w)的周边的电场强度。因此，能够有效地抑制产生氢氧化铝。
进而，如图4例示，通过在终端阱区域2的外周部具备低浓度阱区域3，能够有效地缓和栅极部252(栅极焊盘52p以及栅极布线252w)的周边的电场强度，并且缓和终端阱区域2的外周端部的周边中的外延层32的电场强度，所以能够提高MOSFET200的雪崩电压。
进而，在本实施方式的MOSFET200中，与第1实施方式中的MOSFET100的情况同样地，栅极电极13的外周端部比栅极焊盘52p的外周端部位于更靠外周侧。除此以外，在沿着图7的B-B’线的位置处，栅极电极13的外周端部比栅极布线252w的外周端部位于更靠外周侧。
在相对源极电极51对栅极部252(栅极焊盘52p以及栅极布线252w)施加负的电压的情况下，在栅极部252(栅极焊盘52p以及栅极布线252w)与终端阱区域2之间具备栅极电极13的区域，栅极部252(栅极焊盘52p以及栅极布线252w)和终端阱区域2的电位差仅在栅极电极13的下部的场绝缘膜4的内部发生。因此，栅极部252(栅极焊盘52p以及栅极布线252w)的周边的电场强度被缓和。
这样，在本实施方式的MOSFET200中，在特别是电场易于集中的栅极部252(栅极焊盘52p以及栅极布线252w)的外周端部的下部存在栅极电极13，从而能够缓和栅极部252(栅极焊盘52p以及栅极布线252w)的下部的外周端部的电场集中，抑制产生氢氧化铝。
另外，在不限于沿着图7的B-B’线的位置而在栅极布线252w的外周端部的所有区域栅极电极13的外周端部位于栅极布线252w的外周端部与终端阱区域2的外周端部之间的情况下，能够在栅极布线252w的下部的外周端部的所有区域缓和电场集中，抑制产生氢氧化铝。
另外，如图5例示，在栅极焊盘52p以及栅极布线252w的最外周的位置处在层间绝缘膜314形成接触孔，在栅极焊盘52p以及栅极布线252w的最外周经由该接触孔连接栅极焊盘52p以及栅极布线252w和栅极电极13，从而能够充分地抑制栅极焊盘52p以及栅极布线252w的下部的外周端部的电场集中，抑制产生氢氧化铝。
如以上所述，在本实施方式的MOSFET200中，栅极部252(栅极焊盘52p以及栅极布线252w)的端部处的氢氧化铝生成被抑制。其结果，能够抑制栅极部252以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电。
<关于半导体装置的制造方法>
接下来，说明本实施方式的作为半导体装置的MOSFET200的制造方法。
关于本实施方式的MOSFET200，也与第1实施方式中的MOSFET100的情况同样地，通过反复形成抗蚀剂掩模的光刻工序、将该抗蚀剂掩模作为注入掩模进行离子注入的离子注入工序、进而成膜工序、蚀刻工序来制造。
在本实施方式的MOSFET200中，在对表面电极50进行构图，将表面电极50分离为源极电极51和栅极部252(栅极焊盘52p以及栅极布线252w)时，栅极焊盘52p的外周端部以比栅极电极13的外周端部位于更靠内周侧的方式形成。进而，在沿着图7的B-B’线的位置处，栅极布线252w的外周端部以比栅极电极13的外周端部位于更靠内周侧的方式形成。另外，不限于沿着图7的B-B’线的位置，也可以在栅极布线252w的外周端部的所有区域，栅极布线252w的外周端部以比栅极电极13的外周端部位于更靠内周侧的方式形成。
其他工序与第1实施方式中的MOSFET100的情况相同。
如以上所述，根据本实施方式的MOSFET200，能够抑制在终端区域的栅极部252(栅极焊盘52p以及栅极布线252w)的端部生成氢氧化铝。因此，栅极焊盘52p、栅极布线252w以及表面保护膜6的破裂或者剥离被抑制。因此，能够抑制栅极焊盘52p、栅极布线252w以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET200的绝缘可靠性。
<第3实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图9是示出本实施方式的作为半导体装置的MOSFET300的结构的例子的俯视图。另外，图10是MOSFET300的剖面图。图10与沿着图9的C-C’线的剖面相当。
在本实施方式的MOSFET300中，在终端区域(即外侧区域RO)中，栅极布线352w离开栅极焊盘52p，并且以在俯视时被源极电极51包围一部分的方式(与栅极焊盘52p同样地以进入到被形成有源极电极51的区域包围的区域的方式)设置。
栅极布线352w经由形成于层间绝缘膜314的接触孔与栅极电极313连接。栅极电极313在栅极焊盘52p与栅极布线352w之间的区域一部分开口。
另外，栅极电极313在沿着图9的C-C’线的位置的终端区域未与栅极焊盘52p连接。栅极电极313在沿着图9的C-C’线的位置以外的终端区域的一部分，经由形成于层间绝缘膜314的接触孔将栅极焊盘52p和栅极布线352w电连接。此外，栅极焊盘52p也可以设置于终端区域的角部(即俯视时的栅极布线352w的弯曲部)。
另外，也可以在终端区域栅极电极313的一部分离开，经由形成于层间绝缘膜314的接触孔与栅极焊盘52p以及栅极布线352w连接。在该情况下，单元UC的栅极电极313延伸到终端区域，但不与栅极焊盘52p连接而仅与栅极布线352w连接。
在本实施方式的MOSFET300中，与第1实施方式中的MOSFET100同样地，在沿着图9的C-C’线的位置处，栅极电极313的外周端部位于栅极焊盘52p的外周端部与终端阱区域2的外周端部之间。进而，在未形成栅极焊盘52p的区域，与第2实施方式中的MOSFET200同样地，栅极电极313的外周端部位于栅极布线352w的外周端部与终端阱区域2的外周端部之间。
此外，不限于沿着图9的C-C’线的位置，也可以在栅极焊盘52p的外周端部的所有区域，栅极电极313的外周端部位于栅极焊盘52p的外周端部与终端阱区域2的外周端部之间。另外，在未形成栅极焊盘52p的区域，也可以在栅极布线352w的外周端部的所有区域，栅极电极313的外周端部位于栅极布线352w的外周端部与终端阱区域2的外周端部之间。
另外，位于栅极焊盘52p的外周端部的下部的栅极电极313既可以从与栅极焊盘52p连接的区域延伸，也可以从与栅极布线352w连接的区域延伸。
在本实施方式中，也可以图4例示的杂质浓度比终端阱区域2低的p型的低浓度阱区域3设置于终端阱区域2的外周部。
另外，在本实施方式中，也可以如图5例示的栅极焊盘52p那样，在栅极焊盘52p以及栅极布线352w的最外周的位置处在层间绝缘膜314形成接触孔，在栅极焊盘52p以及栅极布线352w的最外周栅极焊盘52p以及栅极布线352w和栅极电极313被连接。
另外，也可以如图6例示的栅极电极113那样，栅极电极313未必设置于栅极焊盘52p的下部的整个区域。
其他结构与第2实施方式中的MOSFET200相同。
<关于半导体装置的动作>
接下来，说明本实施方式的MOSFET300的动作。
在本实施方式的MOSFET300中，也与第1实施方式以及第2实施方式中的情况同样地，分成作为对栅极电极313施加阈值以上的正的电压的状态的导通状态和作为对栅极电极313施加小于阈值的电压的状态的截止状态而动作。
在本实施方式的MOSFET300中，栅极电极313在栅极焊盘52p与栅极布线352w之间的区域一部分开口。因此，仅在栅极焊盘52p的周边的一部分，存在经由接触孔将栅极焊盘52p和栅极布线352w电连接的栅极电极313。换言之，本实施方式的MOSFET300内置有基于栅极电极313的寄生的栅极电阻，导通状态和截止状态的开关时的自振荡被抑制。这样的寄生的栅极电阻的电阻值能够通过使经由接触孔将栅极焊盘52p和栅极布线352w电连接的栅极电极313的形状变化来控制。
在将在截止状态下电场强度变得特别高的SiC等用作材料的半导体装置中，在电极材料的端部位于外延层32的上表面耗尽化的部位的情况下，在电极材料的端部也产生高电场，有时导致电极材料的破坏。因此，在本实施方式的MOSFET300中，关于终端阱区域2的杂质浓度，通常以在栅极电极313、栅极焊盘52p以及栅极布线352w的下部终端阱区域2的内部不耗尽化的杂质浓度设定。
在此，考虑在高湿度下MOSFET300成为截止状态的情况。以覆盖半导体芯片的方式设置的密封树脂可能含有水分。例如，在表面保护膜6由聚酰亚胺等具有高的吸水性的树脂材料构成的情况下，在高湿度下表面保护膜6含有大量的水分，存在该水分到达外延层32、栅极焊盘52p以及栅极布线352w的上表面的可能性。另外，即使在表面保护膜6由SiN等耐湿性高的材料构成的情况下，由于在工艺中产生的应力等而在表面保护膜6中易于产生裂纹，存在外延层32、栅极焊盘52p以及栅极布线352w经由该裂纹被暴露于水分的可能性。
在这样的状态下，通过施加到截止状态的MOSFET300的电压，在终端区域，外延层32的端缘部作为阳极发挥作用，栅极部352(栅极焊盘52p以及栅极布线352w)作为阴极发挥作用。进而，在相对源极电极51对栅极部352(栅极焊盘52p以及栅极布线352w)施加负的电压的情况下，针对源极电极51以及与源极电极51连接的终端阱区域2，栅极部352(栅极焊盘52p以及栅极布线352w)也作为阴极发挥作用。在成为阴极的栅极部352(栅极焊盘52p以及栅极布线352w)的附近，与第1实施方式中的情况同样地，氢氧离子的浓度增加。该氢氧离子与栅极部352(栅极焊盘52p以及栅极布线352w)化学地反应。例如，在栅极部352(栅极焊盘52p以及栅极布线352w)由铝构成的情况下，由于化学反应，铝有时成为氢氧化铝。
铝和氢氧离子的反应根据周围的电场强度被加速。在半导体层的内部，在耗尽化的区域产生电位梯度，所以在本实施方式的MOSFET300中，在耗尽层到达外延基板30的上表面的区域发生沿着上表面S2的电位梯度。该电位梯度转给形成于外延层32的上表面S2的场绝缘膜4以及层间绝缘膜314，所以在栅极部352(栅极焊盘52p以及栅极布线352w)的端部的周边产生电场。由此，在栅极部352(栅极焊盘52p以及栅极布线352w)的端部处的电场强度成为一定以上时，引起氢氧化铝的生成反应，该反应随着电场强度的增加被加速。
另外，在相对源极电极51对栅极部352(栅极焊盘52p以及栅极布线352w)施加负的电压的情况下，由于栅极部352(栅极焊盘52p以及栅极布线352w)与终端阱区域2之间的电位差，栅极部352(栅极焊盘52p以及栅极布线352w)的下部的电场强度上升。另外，在由于开关时的自振荡而栅极电压波动或者产生急剧的漏极电压变化时，栅极部352(栅极焊盘52p以及栅极布线352w)的下部的电场强度上升。特别是，易于在栅极部352(栅极焊盘52p以及栅极布线352w)的下部的外周端部引起电场集中，氢氧化铝的生成被加速。
如以上所述，在栅极部352(栅极焊盘52p以及栅极布线352w)的表面生成氢氧化铝时，由于体积膨胀发生栅极焊盘52p、栅极布线352w以及表面保护膜6的破裂或者剥离，在层间绝缘膜314的上表面形成空洞。由于水分进入到该空洞而流过过剩的泄漏电流或者在该空洞引起气体放电，从而存在MOSFET300导致元件破坏的可能性。
相对于此，在本实施方式的MOSFET300中，与第2实施方式中的MOSFET200同样地，栅极部352(栅极焊盘52p以及栅极布线352w)的外周端部比终端阱区域2的外周端部位于更靠内周侧，所以栅极部352(栅极焊盘52p以及栅极布线352w)的周边的电场强度被缓和。
在此，如果使终端阱区域2的杂质浓度成为一定以上，则在终端阱区域2的内部耗尽层几乎不扩展，能够有效地缓和栅极部352(栅极焊盘52p以及栅极布线352w)的周边的电场强度。因此，能够有效地抑制产生氢氧化铝。
另外，在本实施方式的MOSFET300中，内置有寄生的栅极电阻。因此，通过寄生的栅极电阻，导通状态和截止状态的开关时的自振荡被抑制，能够抑制栅极电压的波动或者急剧的漏极电压的变化所引起的栅极部352(栅极焊盘52p以及栅极布线352w)的周边的电场集中，抑制产生氢氧化铝。
进而，如图4例示，通过在终端阱区域2的外周部具备低浓度阱区域3，能够有效地缓和栅极部352(栅极焊盘52p以及栅极布线352w)的周边的电场强度，并且缓和终端阱区域2的外周端部的周边中的外延层32的电场强度，所以能够提高MOSFET300的雪崩电压。
进而，在本实施方式的MOSFET300中，与第1实施方式中的MOSFET100的情况同样地，在沿着图9的C-C’线的位置处，栅极电极313的外周端部比栅极焊盘52p的外周端部位于更靠外周侧。除此以外，在未形成栅极焊盘52p的区域，栅极电极313的外周端部比栅极布线352w的外周端部位于更靠外周侧。
在相对源极电极51对栅极部352(栅极焊盘52p以及栅极布线352w)施加负的电压的情况下，在栅极部352(栅极焊盘52p以及栅极布线352w)与终端阱区域2之间具备栅极电极313的区域，栅极部352(栅极焊盘52p以及栅极布线352w)和终端阱区域2的电位差仅在栅极电极313的下部的场绝缘膜4的内部发生。因此，栅极部352(栅极焊盘52p以及栅极布线352w)的周边的电场强度被缓和。
这样，在本实施方式的MOSFET300中，在特别是电场易于集中的栅极部352(栅极焊盘52p以及栅极布线352w)的外周端部的下部存在栅极电极313，从而能够缓和栅极部352(栅极焊盘52p以及栅极布线352w)的下部的外周端部的电场集中，抑制产生氢氧化铝。
另一方面，在栅极焊盘52p与终端阱区域2之间不具备栅极电极313的情况下，栅极焊盘52p和终端阱区域2的电位差被场绝缘膜4以及层间绝缘膜314分担。因此，场绝缘膜4的内部的电场强度被缓和，能够抑制在制作MOSFET300时混入的灰尘等所引起的成品率降低。
另外，栅极电极313除了形成于在俯视时跨越栅极焊盘52p的外周端部的位置的区域以外，在栅极焊盘52p的下部一部分开口，从而能够缓和特别是电场易于集中的栅极焊盘52p的下部的外周端部的电场集中，还抑制成品率降低。
另外，不限于沿着图9的C-C’线的位置，在栅极焊盘52p的外周端部的所有区域，栅极电极313的外周端部位于栅极焊盘52p的外周端部与终端阱区域2的外周端部之间的情况下，能够在栅极焊盘52p的下部的外周端部的所有区域缓和电场集中，抑制产生氢氧化铝。同样地，在未形成栅极焊盘52p的区域，在栅极布线352w的外周端部的所有区域，在栅极电极313的外周端部位于栅极布线352w的外周端部与终端阱区域2的外周端部之间的情况下，能够在栅极布线352w的下部的外周端部的所有区域缓和电场集中，抑制产生氢氧化铝。
另外，如图5例示，在栅极焊盘52p以及栅极布线352w的最外周的位置处在层间绝缘膜314形成接触孔，在栅极焊盘52p以及栅极布线352w的最外周经由该接触孔栅极焊盘52p以及栅极布线352w与栅极电极313被连接，从而能够充分抑制栅极焊盘52p以及栅极布线352w的下部的外周端部的电场集中，抑制产生氢氧化铝。
如以上所述，在本实施方式的MOSFET300中，栅极焊盘52p以及未形成栅极焊盘52p的区域的栅极布线352w的端部处的氢氧化铝生成被抑制。其结果，能够抑制栅极部352以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电。
<关于半导体装置的制造方法>
接下来，说明本实施方式的作为半导体装置的MOSFET300的制造方法。
关于本实施方式的MOSFET300，也与第1实施方式中的MOSFET100以及第2实施方式中的MOSFET200的情况同样地，通过反复形成抗蚀剂掩模的光刻工序、将该抗蚀剂掩模作为注入掩模进行离子注入的离子注入工序、进而成膜工序、蚀刻工序来制造。
在本实施方式的MOSFET300中，在栅极焊盘52p与栅极布线352w之间的区域以不形成栅极电极313的方式使一部分开口，对栅极电极313进行构图。此外，也可以成为在终端区域栅极电极313的一部分离开，单元UC的栅极电极313延伸到终端区域而仅与栅极布线352w连接，不与栅极焊盘52p连接的构造。此外，即使在栅极电极313的开口与栅极焊盘52p和栅极布线352w中的至少一方重叠地形成的情况下，通过将栅极电极313形成得细而形成寄生的栅极电阻即可。
另外，在本实施方式的MOSFET300中，在对表面电极50进行构图，将表面电极50分离为源极电极51和栅极部352(栅极焊盘52p以及栅极布线352w)时，在沿着图9的C-C’线的位置处，栅极焊盘52p的外周端部以比栅极电极313的外周端部位于更靠内周侧的方式形成。进而，在未形成栅极焊盘52p的区域，栅极布线352w的外周端部以比栅极电极313的外周端部位于更靠内周侧的方式形成。另外，不限于沿着图9的C-C’线的位置，也可以在栅极焊盘52p的外周端部的所有区域以及未形成栅极焊盘52p的区域的、栅极布线352w的外周端部的所有区域，栅极焊盘52p以及栅极布线352w的外周端部以比栅极电极313的外周端部位于更靠内周侧的方式形成。
其他工序与第1实施方式中的MOSFET100的情况相同。
如以上所述，根据本实施方式的MOSFET300，能够抑制在终端区域的栅极部352(栅极焊盘52p以及栅极布线352w)的端部生成氢氧化铝。因此，栅极焊盘52p、栅极布线352w以及表面保护膜6的破裂或者剥离被抑制。因此，能够抑制栅极焊盘52p、栅极布线352w以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET300的绝缘可靠性。
<第4实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图11是示出本实施方式的作为半导体装置的MOSFET400的结构的例子的俯视图。另外，图12是MOSFET400的剖面图。图12与沿着图11的D-D’线的剖面相当。
在本实施方式的MOSFET400中，在终端区域(即外侧区域RO)中，栅极布线452w离开栅极焊盘52p，并且以在俯视时包围源极电极51以及栅极焊盘52p的方式设置。
栅极布线452w经由形成于层间绝缘膜414的接触孔与栅极电极413连接。栅极电极413在栅极焊盘52p与栅极布线452w之间的区域一部分开口。
另外，栅极电极413在沿着图11的D-D’线的位置的终端区域未与栅极焊盘52p连接。栅极电极413在沿着图11的D-D’线的位置以外的终端区域的一部分，经由形成于层间绝缘膜414的接触孔将栅极焊盘52p和栅极布线452w电连接。此外，栅极焊盘52p也可以设置于终端区域的角部(即俯视时的栅极布线452w的弯曲部)。
另外，也可以在终端区域栅极电极413的一部分离开，经由形成于层间绝缘膜414的接触孔与栅极焊盘52p以及栅极布线452w连接。在该情况下，单元UC的栅极电极413延伸到终端区域，但不与栅极焊盘52p连接而仅与栅极布线452w连接。
在本实施方式的MOSFET400中，与第2实施方式中的MOSFET200同样地，在沿着图11的D-D’线的位置处，栅极电极413的外周端部位于栅极布线452w的外周端部与终端阱区域2的外周端部之间。
此外，不限于沿着图11的D-D’线的位置，也可以在栅极布线452w的外周端部的所有区域，栅极电极413的外周端部位于栅极布线452w的外周端部与终端阱区域2的外周端部之间。
另外，位于栅极布线452w的外周端部的下部的栅极电极413既可以从与栅极焊盘52p连接的区域延伸，也可以从与栅极布线452w连接的区域延伸。
在本实施方式中，也可以图4例示的杂质浓度比终端阱区域2低的p型的低浓度阱区域3设置于终端阱区域2的外周部。
另外，在本实施方式中，也可以如图5例示的栅极焊盘52p那样，在栅极布线452w的最外周的位置在层间绝缘膜414形成接触孔，在栅极布线452w的最外周栅极布线452w和栅极电极413被连接。
另外，也可以如图6例示的栅极电极113那样，栅极电极413未必设置于栅极焊盘52p的下部的整个区域。
其他结构与第2实施方式中的MOSFET200相同。
<关于半导体装置的动作>
接下来，说明本实施方式的MOSFET400的动作。
在本实施方式的MOSFET400中，也与第1实施方式、第2实施方式以及第3实施方式中的情况同样地，分成作为对栅极电极413施加阈值以上的正的电压的状态的导通状态和作为对栅极电极413施加小于阈值的电压的状态的截止状态而动作。
在本实施方式的MOSFET400中，与MOSFET300同样地，栅极电极413在栅极焊盘52p与栅极布线452w之间的区域一部分开口。因此，仅在栅极焊盘52p的周边的一部分，存在经由接触孔将栅极焊盘52p和栅极布线452w电连接的栅极电极413。换言之，本实施方式的MOSFET400内置有基于栅极电极413的寄生的栅极电阻，导通状态和截止状态的开关时的自振荡被抑制。这样的寄生的栅极电阻的电阻值能够通过使经由接触孔将栅极焊盘52p和栅极布线452w电连接的栅极电极413的形状变化来控制。
在将在截止状态下电场强度变得特别高的SiC等用作材料的半导体装置中，在电极材料的端部位于外延层32的上表面耗尽化的部位的情况下，在电极材料的端部也产生高电场而有时导致电极材料的破坏。因此，在本实施方式的MOSFET400中，关于终端阱区域2的杂质浓度，通常，以在栅极电极413、栅极焊盘52p以及栅极布线452w的下部终端阱区域2的内部不耗尽化的杂质浓度设定。
在此，考虑在高湿度下MOSFET400成为截止状态的情况。以覆盖半导体芯片的方式设置的密封树脂可能含有水分。例如，在表面保护膜6由聚酰亚胺等具有高的吸水性的树脂材料构成的情况下，在高湿度下表面保护膜6含有大量的水分，存在该水分到达外延层32以及栅极布线452w的上表面的可能性。另外，即使在表面保护膜6由SiN等耐湿性高的材料构成的情况下，由于在工艺中产生的应力等而在表面保护膜6易于产生裂纹，存在外延层32以及栅极布线452w经由该裂纹被暴露于水分的可能性。
在这样的状态下，通过施加到截止状态的MOSFET400的电压，在终端区域，外延层32的端缘部作为阳极发挥作用，栅极布线452w作为阴极发挥作用。进而，在相对源极电极51对栅极布线452w施加负的电压的情况下，针对源极电极51以及与源极电极51连接的终端阱区域2，栅极布线452w也作为阴极发挥作用。在成为阴极的栅极布线452w的附近，与第1实施方式中的情况同样地，氢氧离子的浓度增加。该氢氧离子与栅极布线452w化学地反应。例如，在栅极布线452w由铝构成的情况下，由于化学反应，铝有时成为氢氧化铝。
铝和氢氧离子的反应根据周围的电场强度被加速。在半导体层的内部，在耗尽化的区域产生电位梯度，所以在本实施方式的MOSFET400中，耗尽层到达外延基板30的上表面，发生沿着上表面S2的电位梯度。该电位梯度转给形成于外延层32的上表面S2的场绝缘膜4以及层间绝缘膜414，所以在栅极布线452w的端部的周边产生电场。由此，在栅极布线452w的端部处的电场强度成为一定以上时，引起氢氧化铝的生成反应，该反应随着电场强度的增加被加速。
另外，在相对源极电极51对栅极布线452w施加负的电压的情况下，由于栅极布线452w与终端阱区域2之间的电位差，栅极布线452w的下部的电场强度上升。另外，在由于开关时的自振荡而栅极电压波动或者产生急剧的漏极电压变化时，栅极布线452w的下部的电场强度上升。特别是，在栅极布线452w的下部的外周端部易于引起电场集中，氢氧化铝的生成被加速。
如以上所述，在栅极布线452w的表面生成氢氧化铝时，由于体积膨胀发生栅极布线452w以及表面保护膜6的破裂或者剥离，在层间绝缘膜414的上表面形成空洞。由于水分进入到该空洞而流过过剩的泄漏电流或者由于在该空洞引起气体放电，而存在MOSFET400导致元件破坏的可能性。
相对于此，在本实施方式的MOSFET400中，与第2实施方式中的MOSFET200同样地，栅极布线452w的外周端部比终端阱区域2的外周端部位于更靠内周侧，所以栅极布线452w的周边的电场强度被缓和。
在此，如果使终端阱区域2的杂质浓度成为一定以上，则在终端阱区域2的内部耗尽层几乎不扩展，能够有效地缓和栅极布线452w的周边的电场强度。因此，能够有效地抑制产生氢氧化铝。
另外，在本实施方式的MOSFET400中，内置有寄生的栅极电阻。因此，通过寄生的栅极电阻，导通状态和截止状态的开关时的自振荡被抑制，能够抑制栅极电压的波动或者急剧的漏极电压的变化所引起的栅极布线452w的周边的电场集中，抑制产生氢氧化铝。
进而，如图4例示，通过在终端阱区域2的外周部具备低浓度阱区域3，能够有效地缓和栅极布线452w的周边的电场强度，并且缓和终端阱区域2的外周端部的周边中的外延层32的电场强度，所以能够提高MOSFET400的雪崩电压。
进而，在本实施方式的MOSFET400中，与第2实施方式中的MOSFET200的情况同样地，在沿着图11的D-D’线的位置处，栅极电极413的外周端部比栅极布线452w的外周端部位于更靠外周侧。
在相对源极电极51对栅极布线452w施加负的电压的情况下，在栅极布线452w与终端阱区域2之间具备栅极电极413的区域，栅极布线452w和终端阱区域2的电位差仅在栅极电极413的下部的场绝缘膜4的内部发生。因此，栅极布线452w的周边的电场强度被缓和。
这样，在本实施方式的MOSFET400中，在特别是电场易于集中的栅极布线452w的外周端部的下部存在栅极电极413，从而能够缓和栅极布线452w的下部的外周端部的电场集中，抑制产生氢氧化铝。
另一方面，在栅极焊盘52p与终端阱区域2之间不具备栅极电极413的情况下，栅极焊盘52p和终端阱区域2的电位差被场绝缘膜4以及层间绝缘膜414分担。因此，场绝缘膜4的内部的电场强度被缓和，能够抑制在制作MOSFET400时混入的灰尘等所引起的成品率降低。
另外，栅极电极413除了形成于在俯视时跨越栅极焊盘52p的外周端部的位置的区域以外在栅极焊盘52p的下部一部分开口，从而能够缓和特别是电场易于集中的栅极焊盘52p的下部的外周端部的电场集中，还抑制成品率降低。
另外，不限于沿着图11的D-D’线的位置，在栅极布线452w的外周端部的所有区域，在栅极电极413的外周端部位于栅极布线452w的外周端部与终端阱区域2的外周端部之间的情况下，能够在栅极布线452w的下部的外周端部的所有区域缓和电场集中，抑制产生氢氧化铝。
另外，如图5例示，在栅极布线452w的最外周的位置在层间绝缘膜414形成接触孔，在栅极布线452w的最外周栅极布线452w和栅极电极413被连接，从而能够充分抑制栅极布线452w的下部的外周端部的电场集中，抑制产生氢氧化铝。
如以上所述，在本实施方式的MOSFET400中，栅极布线452w的端部处的氢氧化铝生成被抑制。其结果，能够抑制栅极布线452w以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电。
<关于半导体装置的制造方法>
接下来，说明本实施方式的作为半导体装置的MOSFET400的制造方法。
在本实施方式的MOSFET400中，也与第1实施方式中的MOSFET100、第2实施方式中的MOSFET200以及第3实施方式中的MOSFET300同样地，通过反复形成抗蚀剂掩模的光刻工序、将该抗蚀剂掩模作为注入掩模进行离子注入的离子注入工序、进而成膜工序、蚀刻工序来制造。
在本实施方式的MOSFET400中，在栅极焊盘52p与栅极布线452w之间的区域以不形成栅极电极413的方式使一部分开口，对栅极电极413进行构图。此外，也可以成为在终端区域栅极电极413的一部分离开，单元UC的栅极电极413延伸到终端区域而仅与栅极布线452w连接，不与栅极焊盘52p连接的构造。此外，关于栅极电极413的开口，即使在与栅极焊盘52p和栅极布线452w中的至少一方重叠地形成的情况下，通过将栅极电极413形成得细而形成寄生的栅极电阻即可。
另外，在本实施方式的MOSFET400中，在对表面电极50进行构图，将表面电极50分离为源极电极51和栅极部452(栅极焊盘52p以及栅极布线452w)时，在沿着图11的D-D’线的位置处，栅极布线452w的外周端部以比栅极电极413的外周端部位于更靠内周侧的方式形成。另外，不限于沿着图11的D-D’线的位置，也可以在栅极布线452w的外周端部的所有区域，栅极布线452w的外周端部以比栅极电极413的外周端部位于更靠内周侧的方式形成。
其他工序与第1实施方式中的MOSFET100的情况相同。
如以上所述，根据本实施方式的MOSFET400，能够抑制在终端区域的栅极布线452w的端部生成氢氧化铝。因此，栅极布线452w以及表面保护膜6的破裂或者剥离被抑制。因此，能够抑制栅极布线452w以及表面保护膜6的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET400的绝缘可靠性。
<第5实施方式>
说明本实施方式的电力变换装置以及电力变换装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于电力变换装置的结构>
本实施方式是将以上记载的实施方式的半导体装置应用于电力变换装置的例子。应用的电力变换装置不限定于特定的用途，但以下，说明应用于三相的逆变器的情况。
图13是概念性地示出包括本实施方式的电力变换装置的电力变换系统的结构的例子的图。
如图13例示，电力变换系统具备电源2100、电力变换装置2200以及负载2300。电源2100是直流电源，并且对电力变换装置2200供给直流电力。电源2100能够由各种电源构成，例如能够由直流体系、太阳能电池或者蓄电池等构成。另外，电源2100能够由与交流体系连接的整流电路或者AC-DC转换器等构成。另外，电源2100还能够由将从直流体系输出的直流电力变换为预定的电力的DC-DC转换器构成。
电力变换装置2200是连接于电源2100与负载2300之间的三相的逆变器。电力变换装置2200将从电源2100供给的直流电力变换为交流电力，进而对负载2300供给该交流电力。
另外，电力变换装置2200如图13例示，具备：变换电路2201，将直流电力变换为交流电力而输出；驱动电路2202，输出用于驱动变换电路2201的各个开关元件的驱动信号；以及控制电路2203，将用于控制驱动电路2202的控制信号输出给驱动电路2202。
负载2300是通过从电力变换装置2200供给的交流电力驱动的三相的电动机。此外，负载2300不限于特定的用途，是搭载于各种电气设备的电动机，例如还被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，详细说明电力变换装置2200。变换电路2201具备开关元件和回流二极管(在此未图示)。而且，通过开关元件进行开关动作，将从电源2100供给的直流电力变换为交流电力，进而供给到负载2300。
变换电路2201的具体的电路结构有各种例子，但本实施方式的变换电路2201是2电平的三相全桥电路，并且具备6个开关元件和与各个开关元件反并联地连接的6个回流二极管。
在变换电路2201中的各个开关元件和各个回流二极管的至少一方中，应用以上记载的实施方式的任意实施方式中的半导体装置。关于6个开关元件，针对每2个开关元件串联连接而构成上下支路，各个上下支路构成全桥电路的各相(即U相、V相以及W相)。而且，各个上下支路的输出端子(即变换电路2201的3个输出端子)与负载2300连接。
驱动电路2202生成用于驱动变换电路2201的开关元件的驱动信号，进而对变换电路2201的开关元件的控制电极供给该驱动信号。具体而言，根据从后述控制电路2203输出的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各个开关元件的控制电极。
在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(即导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(即截止信号)。
控制电路2203以对负载2300供给期望的电力的方式控制变换电路2201的开关元件。具体而言，根据应供给到负载2300的电力，计算变换电路2201的各个开关元件应成为导通状态的时间(即导通时间)。例如，能够通过根据应输出的电压调制开关元件的导通时间的脉冲宽度调制(pulse width modulation、即PWM)控制，控制变换电路2201。
而且，控制电路2203以在各个时间点对应成为导通状态的开关元件输出导通信号，对应成为截止状态的开关元件输出截止信号的方式，对驱动电路2202输出控制指令(即控制信号)。驱动电路2202根据该控制信号，对各个开关元件的控制电极输出导通信号或者截止信号作为驱动信号。
在本实施方式的电力变换装置2200中，作为变换电路2201的开关元件应用以上记载的实施方式的任意实施方式中的半导体装置，所以能够使经由通电循环后的导通电阻稳定。
另外，在本实施方式的电力变换装置2200中，作为变换电路2201的回流二极管能够应用以上记载的实施方式的半导体装置。
这样，在将以上记载的实施方式的半导体装置应用于电力变换装置2200的情况下，通常，半导体装置被埋入到凝胶或者树脂等而使用。然而，这些密封材料也无法完全切断水分，所以通过以上记载的实施方式所示的结构，维持半导体装置的绝缘保护是重要的。通过应用作为以上记载的实施方式所示的结构的半导体装置，能够提高电力变换装置2200的可靠性。
此外，在本实施方式中，说明了在2电平的三相逆变器中应用以上记载的的任意实施方式中的半导体装置的例子，但应用例不限于此，能够在各种电力变换装置中应用以上记载的实施方式的任意实施方式中的半导体装置。
另外，在本实施方式中，说明了2电平的电力变换装置，但也可以将以上记载的实施方式的任意实施方式中的半导体装置应用于3电平或者多电平的电力变换装置。另外，在对单相负载供给电力的情况下，也可以将以上记载的实施方式的任意实施方式中的半导体装置应用于单相的逆变器。
另外，在对直流负载等供给电力的情况下，还能够在DC-DC转换器或者AC-DC转换器中应用以上记载的实施方式的任意实施方式中的半导体装置。
另外，应用以上记载的实施方式的任意实施方式中的半导体装置的电力变换装置不限定于上述的负载为电动机的情况，例如，还能够用作放电加工机、激光加工机、感应加热烹调器或者非接触供电系统的电源装置。另外，应用以上记载的实施方式的任意实施方式中的半导体装置的电力变换装置还能够用作太阳能发电系统或者蓄电系统等中的功率调节器。
<关于电力变换装置的制造方法>
接下来，说明本实施方式的电力变换装置的制造方法。
首先，用在以上记载的实施方式中说明的制造方法，制造半导体装置。而且，将具有该半导体装置的变换电路2201设置为电力变换装置的结构。变换电路2201是用于将输入的电力变换而输出的电路。
而且，作为电力变换装置的结构设置驱动电路2202。驱动电路2202是用于将用于驱动半导体装置的驱动信号输出给该半导体装置的电路。而且，作为电力变换装置的结构设置控制电路2203。控制电路2203是将用于控制驱动电路2202的控制信号输出给驱动电路2202的电路。
在以上记载的实施方式中使用的半导体开关元件不限于由硅(Si)半导体构成的开关元件，例如，半导体开关元件也可以由带隙比Si半导体宽的非Si半导体材料构成。
作为非Si半导体材料即宽带隙半导体，例如有碳化硅、氮化镓系材料或者金刚石等。
由宽带隙半导体构成的开关元件在Si半导体难以单极性动作的高电压区域也能够使用，能够大幅降低在开关动作时发生的开关损耗。因此，能够大幅降低电力损耗。
另外，由宽带隙半导体构成的开关元件的电力损耗小、且耐热性也高。因此，在构成具备冷却部的功率模块的情况下，能够使散热器的散热片小型化，所以能够使半导体模块进一步小型化。
另外，由宽带隙半导体构成的开关元件适合于高频开关动作。因此，在应用于高频化的要求大的转换器电路的情况下，还能够通过开关频率的高频化，使与转换器电路连接的电抗器或者电容器等小型化。
因此，以上记载的实施方式中的半导体开关元件在成为由碳化硅等宽带隙半导体构成的开关元件的情况下，也能够得到同样的效果。
<关于通过以上记载的实施方式产生的效果>
接下来，示出通过以上记载的实施方式产生的效果的例子。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构记载该效果，但也可以在产生同样的效果的范围内，与本申请说明书例示的其他具体的结构置换。
另外，该置换也可以跨越多个实施方式进行。即，也可以是组合在不同的实施方式中例示的各个结构而产生同样的效果的情况。
根据以上记载的实施方式，半导体装置具备第1导电类型(n型)的漂移层1、第2导电类型(p型)的第1阱区域、n型的源极区域11、栅极电极、层间绝缘膜、源极电极51、背面电极8、p型的第2阱区域、场绝缘膜4以及栅极部。在此，第1阱区域例如与元件阱区域9等对应。另外，栅极电极例如与栅极电极13、栅极电极113、栅极电极313以及栅极电极413等中的任意1个对应(以下为方便起见有时将它们中的任意1个对应地记载)。另外，层间绝缘膜例如与层间绝缘膜14、层间绝缘膜114、层间绝缘膜214以及层间绝缘膜414等中的任意1个对应(以下为方便起见有时将它们中的任意1个对应地记载)。另外，第2阱区域例如与终端阱区域2等对应。另外，栅极部例如与栅极部52、栅极部252、栅极部352以及栅极部452等中的任意1个对应(以下为方便起见有时将它们中的任意1个对应地记载)。元件阱区域9形成于漂移层1的上表面的表层。源极区域11形成于元件阱区域9的表层。栅极绝缘膜12与被源极区域11和漂移层1夹着的元件阱区域9接触地形成。栅极电极13与栅极绝缘膜12接触地形成。层间绝缘膜14覆盖栅极电极13。源极电极51覆盖在漂移层1的上表面露出的源极区域11以及层间绝缘膜14。背面电极8形成于漂移层1的下表面侧。终端阱区域2形成于漂移层1的上表面的表层，并且在俯视时包围元件阱区域9。场绝缘膜4部分性地覆盖终端阱区域2。另外，栅极电极13延伸至场绝缘膜4的上表面地形成。另外，层间绝缘膜14部分性地覆盖场绝缘膜4的上表面中的栅极电极13。另外，半导体装置具备栅极部52。栅极部52在俯视时与场绝缘膜4重叠，离开源极电极51，并且覆盖层间绝缘膜14和从层间绝缘膜14露出的栅极电极13。另外，在将在俯视时离开元件阱区域9的方向的端部设为外侧端部时，栅极电极13的外侧端部比栅极部52的外侧端部更远离元件阱区域9、并且比终端阱区域2的外侧端部更接近元件阱区域9。
根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制在终端区域中的栅极部52的端部生成析出物。因此，栅极部52的破裂或者剥离被抑制。因此，能够抑制栅极部52的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET100的绝缘可靠性。
此外，在对上述结构适当地追加本申请说明书例示的其他结构的情况、即适当地追加未作为上述结构言及的本申请说明书中的其他结构的情况下，也能够产生同样的效果。
另外，根据以上记载的实施方式，延伸至场绝缘膜4的上表面地形成的栅极电极13的外侧端部在包围元件阱区域9的全周，比栅极部52的外侧端部更远离元件阱区域9，并且比终端阱区域2的外侧端部更接近元件阱区域9。根据这样的结构，能够在栅极部52的下部的外周端部的所有区域缓和电场集中，所以能够抑制产生氢氧化铝等析出物。
另外，根据以上记载的实施方式，在延伸至场绝缘膜4的上表面地形成的栅极电极113形成开口。根据这样的结构，在特别是电场易于集中的栅极焊盘52p的外周端部的下部存在栅极电极113，从而能够缓和栅极焊盘52p的下部的外周端部的电场集中，抑制产生氢氧化铝。其另一方面，在栅极焊盘52p与终端阱区域2之间不具备栅极电极13，从而栅极焊盘52p和终端阱区域2的电位差被场绝缘膜4以及层间绝缘膜14分担。因此，场绝缘膜4的内部的电场强度被缓和，所以能够抑制由于在制作MOSFET100时混入的灰尘等引起的成品率降低。
另外，根据以上记载的实施方式，层间绝缘膜114使场绝缘膜4的上表面中的栅极电极13的外侧端部的至少一部分露出并且部分性地覆盖栅极电极13。而且，栅极部覆盖从层间绝缘膜114露出的栅极电极13的外侧端部的至少一部分。根据这样的结构，在栅极焊盘152p的最外周的位置在层间绝缘膜114形成接触孔，栅极焊盘152p和栅极电极13在栅极焊盘152p的最外周经由该接触孔连接，从而能够充分地抑制栅极焊盘152p的下部的外周端部的电场集中，抑制产生氢氧化铝。
另外，根据以上记载的实施方式，漂移层1包含碳化硅。根据这样的结构，即使在由于使用碳化硅而易于对终端区域施加高的电场强度的碳化硅半导体装置中，也能够抑制栅极部52的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高MOSFET100的绝缘可靠性。因此，为了缓和电场强度使终端区域的宽度变长或者使表面电极的周边的绝缘膜变厚等对策变得不需要。其结果，能够抑制半导体芯片的制造成本增大。
另外，根据以上记载的实施方式，场绝缘膜4的膜厚比栅极绝缘膜12的膜厚厚。根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制在终端区域中的栅极部52的端部生成析出物。因此，栅极部52的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，源极电极51以及栅极部52以包含Al、Cu、Mo、Ni以及Ti中的至少1个的金属或者Al合金为材料。根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制在终端区域中的栅极部52的端部生成析出物。因此，栅极部52的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，层间绝缘膜14具有硼或者磷的元素成分。根据这样的结构，即使在使层间绝缘膜14的台阶的形状平滑的情况下，也能够抑制发生析出物并且提高半导体装置的绝缘可靠性。
另外，根据以上记载的实施方式，终端阱区域2的每单位面积的杂质浓度是2×1013cm-2以上。根据这样的结构，在截止状态下耗尽层难以扩展到终端阱区域2的内部。
另外，根据以上记载的实施方式，半导体装置具备第2导电类型(p型)的第3阱区域。在此，第3阱区域例如与低浓度阱区域3等对应。低浓度阱区域3形成于漂移层1的上表面的表层，并且在俯视时包围终端阱区域2。另外，低浓度阱区域3的杂质浓度是终端阱区域2的杂质浓度以下。根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制在终端区域中的栅极部52的端部生成析出物。因此，栅极部52的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，栅极部52(或者栅极部252)具备栅极焊盘52p(或者栅极焊盘152p)和与栅极焊盘52p(或者栅极焊盘152p)连接的栅极布线52w(或者栅极布线252w)。根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制在终端区域中的栅极部52的端部生成析出物。因此，栅极部52的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，栅极布线252w在俯视时包围源极电极51地设置。根据这样的结构，能够缓和包围源极电极51的栅极布线252w的外周端部的电场集中，所以能够抑制在终端区域中的栅极布线252w的端部生成析出物。因此，栅极布线252w的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，栅极部352(或者栅极部452)具备栅极焊盘52p(或者栅极焊盘152p)和离开栅极焊盘52p(或者栅极焊盘152p)的栅极布线352w(或者栅极布线452w)。根据这样的结构，能够缓和栅极部352的外周端部的电场集中，所以能够抑制在终端区域中的栅极部352的端部生成析出物。因此，栅极部352的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，栅极布线352w(或者栅极布线452w)在俯视时包围源极电极51地设置。根据这样的结构，能够缓和包围源极电极51的栅极布线352w的外周端部的电场集中，所以能够抑制在终端区域中的栅极布线352w的端部生成析出物。因此，栅极布线352w的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，在延伸至场绝缘膜4的上表面地形成的栅极电极313(或者栅极电极413)在俯视时不与栅极焊盘52p(或者栅极焊盘152p)以及栅极布线352w(或者栅极布线452w)重叠的区域的一部分形成开口。根据这样的结构，即使在具有寄生的栅极电阻的情况下，也能够缓和包围源极电极51的栅极布线452w的外周端部的电场集中，所以能够抑制在终端区域中的栅极布线452w的端部生成析出物。因此，栅极布线452w的破裂或者剥离被抑制。
另外，根据以上记载的实施方式，电力变换装置具备：变换电路2201，具有上述半导体装置，并且将输入的电力变换而输出；驱动电路2202，将用于驱动半导体装置的驱动信号输出给半导体装置；以及控制电路2203，将用于控制驱动电路2202的控制信号输出给驱动电路2202。根据这样的结构，能够缓和栅极部52的外周端部的电场集中，所以能够抑制栅极部52的破裂或者剥离所引起的泄漏电流的增加以及气体放电，所以能够提高电力变换装置的绝缘可靠性。
<关于以上记载的实施方式的变形例>
在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但这些在所有方面是一个例子而非限定性的。
因此，在本申请说明书公开的技术的范围内，设想未例示的无数的变形例以及均等物。例如，包括将至少1个构成要素变形的情况、追加的情况或者省略的情况、进而抽出至少1个实施方式中的至少1个构成要素并与其他实施方式中的构成要素组合的情况。
另外，在以上记载的实施方式中，在不特别指定而记载材料名等的情况下，只要不产生矛盾，则包括在该材料中包含其他添加物的例如合金等。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而多个构成要素设置于1个构造物的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，包括具有其他构造或者形状的构造物。
另外，本申请说明书中的说明是为了与本技术关联的所有目的而被参照的，都不应认为是现有技术。

Claims (16)

1.一种半导体装置，具备：
第1导电类型的漂移层；
第2导电类型的第1阱区域，形成于所述漂移层的上表面的表层；
第1导电类型的源极区域，形成于所述第1阱区域的表层；
栅极绝缘膜，与被所述源极区域和所述漂移层夹着的所述第1阱区域接触地形成；
栅极电极，与所述栅极绝缘膜接触地形成；
层间绝缘膜，覆盖所述栅极电极；
源极电极，覆盖在所述漂移层的所述上表面露出的所述源极区域以及所述层间绝缘膜；
背面电极，形成于所述漂移层的下表面侧；
第2导电类型的第2阱区域，形成于所述漂移层的所述上表面的所述表层，并且在俯视时包围所述第1阱区域；以及
场绝缘膜，部分性地覆盖所述第2阱区域，
所述栅极电极延伸至所述场绝缘膜的上表面地形成，
所述层间绝缘膜部分性地覆盖所述场绝缘膜的所述上表面中的所述栅极电极，
所述半导体装置还具备栅极部，该栅极部在俯视时与所述场绝缘膜重叠，与所述源极电极离开，并且覆盖所述层间绝缘膜和从所述层间绝缘膜露出的所述栅极电极，
将在俯视时离开所述第1阱区域的方向的端部设为外侧端部，
所述栅极电极的所述外侧端部比所述栅极部的所述外侧端部更远离所述第1阱区域并且比所述第2阱区域的所述外侧端部更接近所述第1阱区域。
2.根据权利要求1所述的半导体装置，其中，
延伸至所述场绝缘膜的所述上表面地形成的所述栅极电极的所述外侧端部在包围所述第1阱区域的全周比所述栅极部的所述外侧端部更远离所述第1阱区域，并且比所述第2阱区域的所述外侧端部更接近所述第1阱区域。
3.根据权利要求1或者2所述的半导体装置，其中，
在延伸至所述场绝缘膜的所述上表面地形成的所述栅极电极形成开口。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述层间绝缘膜使所述场绝缘膜的所述上表面中的所述栅极电极的所述外侧端部的至少一部分露出并且部分性地覆盖所述栅极电极，
所述栅极部覆盖从所述层间绝缘膜露出的所述栅极电极的所述外侧端部的至少一部分。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述漂移层包含碳化硅。
6.根据权利要求1至5中的任意一项所述的半导体装置，其中，
所述场绝缘膜的膜厚比所述栅极绝缘膜的膜厚厚。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
所述源极电极以及栅极部以包含Al、Cu、Mo、Ni以及Ti中的至少1个的金属或者Al合金为材料。
8.根据权利要求1至7中的任意一项所述的半导体装置，其中，
所述层间绝缘膜具有硼或者磷的元素成分。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中，
所述第2阱区域的每单位面积的杂质浓度是2×1013cm-2以上。
10.根据权利要求1至9中的任意一项所述的半导体装置，其中，
还具备第2导电类型的第3阱区域，该第3阱区域形成于所述漂移层的所述上表面的所述表层，并且在俯视时包围所述第2阱区域，
所述第3阱区域的杂质浓度是所述第2阱区域的杂质浓度以下。
11.根据权利要求1至10中的任意一项所述的半导体装置，其中，
所述栅极部具备：
栅极焊盘；以及
栅极布线，与所述栅极焊盘连接。
12.根据权利要求11所述的半导体装置，其中，
所述栅极布线在俯视时包围所述源极电极地设置。
13.根据权利要求1至10中的任意一项所述的半导体装置，其中，
所述栅极部具备：
栅极焊盘；以及
栅极布线，离开所述栅极焊盘。
14.根据权利要求13所述的半导体装置，其中，
所述栅极布线在俯视时包围所述源极电极地设置。
15.根据权利要求13或者14所述的半导体装置，其中，
在延伸至所述场绝缘膜的所述上表面地形成的所述栅极电极，在俯视时不与所述栅极焊盘以及所述栅极布线重叠的区域的一部分形成开口。
16.一种电力变换装置，具备：
变换电路，具有权利要求1至15中的任意一项所述的半导体装置，并且该变换电路将输入的电力变换而输出；
驱动电路，将用于驱动所述半导体装置的驱动信号输出给所述半导体装置；以及
控制电路，将用于控制所述驱动电路的控制信号输出给所述驱动电路。
CN202180038495.5A 2020-06-04 2021-02-17 半导体装置以及电力变换装置 Pending CN115699329A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020097541 2020-06-04
JP2020-097541 2020-06-04
PCT/JP2021/005821 WO2021245992A1 (ja) 2020-06-04 2021-02-17 半導体装置および電力変換装置

Publications (1)

Publication Number Publication Date
CN115699329A true CN115699329A (zh) 2023-02-03

Family

ID=78830780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180038495.5A Pending CN115699329A (zh) 2020-06-04 2021-02-17 半导体装置以及电力变换装置

Country Status (5)

Country Link
US (1) US20230253492A1 (zh)
JP (1) JP7262672B2 (zh)
CN (1) CN115699329A (zh)
DE (1) DE112021003165T5 (zh)
WO (1) WO2021245992A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017698A (ja) * 2001-07-04 2003-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4140232B2 (ja) * 2001-12-07 2008-08-27 株式会社デンソー 半導体装置
JP2008085188A (ja) 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
CN102576728B (zh) * 2009-10-14 2015-06-24 三菱电机株式会社 功率用半导体装置
JP5677222B2 (ja) * 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置
JP5742668B2 (ja) * 2011-10-31 2015-07-01 三菱電機株式会社 炭化珪素半導体装置
JP6351547B2 (ja) * 2015-06-18 2018-07-04 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
WO2019124384A1 (ja) * 2017-12-19 2019-06-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Also Published As

Publication number Publication date
WO2021245992A1 (ja) 2021-12-09
JP7262672B2 (ja) 2023-04-21
JPWO2021245992A1 (zh) 2021-12-09
DE112021003165T5 (de) 2023-04-13
US20230253492A1 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
US11158511B2 (en) Semiconductor device and power converter including a copper film with a small grain size stress relaxtion layer
CN110352497B (zh) 碳化硅半导体装置以及电力变换装置
JP7068916B2 (ja) 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
US11842895B2 (en) Semiconductor device and power conversion device
JP6984021B2 (ja) ワイドバンドギャップ半導体装置、および、電力変換装置
JP6995209B2 (ja) 半導体装置および電力変換装置
CN110431669B (zh) 半导体装置以及电力变换装置
US11094815B2 (en) Semiconductor device and power conversion apparatus
CN113330579B (zh) 半导体装置以及电力变换装置
WO2022168240A1 (ja) 炭化珪素半導体装置および電力変換装置
CN115668510A (zh) 碳化硅半导体装置以及电力变换装置
JP7459292B2 (ja) 半導体装置および電力変換装置
CN115699329A (zh) 半导体装置以及电力变换装置
WO2020188686A1 (ja) 炭化珪素半導体装置および電力変換装置
US20230253345A1 (en) Semiconductor device, power conversion apparatus, and method for manufacturing semiconductor device
WO2023007650A1 (ja) 半導体装置、電力変換装置および半導体装置の製造方法
US11984492B2 (en) Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device
US20230139229A1 (en) Semiconductor device and power converter
CN117461143A (zh) 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置
CN117642873A (zh) 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination