JP4140232B2

JP4140232B2 - 半導体装置

Info

Publication number: JP4140232B2
Application number: JP2001374256A
Authority: JP
Inventors: 善彦尾関; 裕戸松; 規仁戸倉; 晴夫川北
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2008-08-27
Anticipated expiration: 2021-12-07
Also published as: JP2003174169A; US20030107102A1; US6765266B2

Description

【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）などの半導体素子を備える半導体装置に関するものである。
【０００２】
【従来の技術】
従来、ＩＧＢＴなどの半導体素子を備える半導体装置において、サージ耐量を向上させるための手段が外周部に形成されている（特開平１０−１６３４８２号公報参照）。
【０００３】
図３に従来のＩＧＢＴを有する半導体装置の断面の一例を示す。図の右側部分は複数の半導体素子が形成されている領域の一部分であり、以下ではセル部と記す。また、図中のセル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【０００４】
半導体基板１において、ｐ⁺型層１Ａの上にｎ^-型層１Ｂが形成されている。そして、この半導体基板１はｐ⁺型層１Ａ側の表面を裏面１ａ、ｎ^-型層１Ｂ側の表面を主表面１ｂとし、裏面１ａ上にはコレクタ電極２が形成されている。
【０００５】
外周耐圧部では、ｎ^-型層１Ｂの表層部に外周ｐ型ウェル１３’が形成されている。この外周ｐ型ウェル１３’のセル部から離れた側の一部分と重なって外周ｐ型ウェル１３’よりも接合深さが浅い最外周ｐ型ウェル１４が形成されている。そして、ｎ^-型層１Ｂの表層部の最外周にはｎ⁺型層１５が形成されている。また、ｎ^-型層１Ｂ表面上に形成されたＬＯＣＯＳ酸化膜１６の上に複数のフィールドプレートリング１７ａ〜１７ｅが外周ｐ型ウェル１３’の上からｎ⁺型層１５のセル部側の端部にかけて形成されている。さらにこれら複数のフィールドプレートリング１７ａ〜１７ｅのそれぞれの間にポリシリコン等で形成されたツェナーダイオード１８ａ〜１８ｄがそれぞれ配置され、これらが電気的に接続されている。そして、フィールドプレートリング１７ａはゲート配線１９と接続され、フィールドプレートリング１７ｅはｎ⁺型領域１５と接続されている。
【０００６】
この構造では、フィールドプレートリング１７ａ〜１７ｅとツェナーダイオード１８ａ〜１８ｄとをセル部から外周に向かって一定間隔にて配置することで、サージが印加されたとき、ｎ^-型層１Ｂの表層部における外周ｐ型ウェル１３’から外側に向かう方向の電位が均等に分布されている。
【０００７】
図４（ａ）にサージが印加されたときのこの半導体装置の一部の断面における等電位分布のシミュレーション結果を示す。なお、このときのｄＶ／ｄｔは約２ｋＶ／１ｎｓである。この半導体装置に逆バイアスがかかると外周耐圧部において、ｎ^-型層１Ｂと外周ｐ型ウェル１３’とによるｐｎ接合の空乏層はｐｎ接合面から離れる方向で、ｎ^-型層１Ｂ側に向かって広がっている。そして、外周ｐ型ウェル１３’から最外周側に向かって空乏層が延びていることから、複数のフィールドプレートリング１７ａ〜１７ｅの電位に応じて図４（ａ）に示すように、均等に電位が分布している。
【０００８】
【発明が解決しようとする課題】
図４（ａ）中のフィールドプレートリング１７ａの外周側端部１７ａＥ近辺の領域Ｂを拡大したものを図４（ｂ）に示す。
【０００９】
しかしながら、図４（ｂ）に示すように、最外周ｐ型ウェル１４の外周側終端１４Ｅが、フィールドプレートリング１７ａとその隣のフィールドプレートリング１７ｂとの間から離れていることから、フィールドプレートリング１７ａ、１７ｂの間の電位に相当する等電位線は、外周ｐ型ウェル１３’及び最外周ｐ型ウェル１４側から、フィールドプレートリング１７ａ、１７ｂの間に向かってＬＯＣＯＳ酸化膜１６に沿って延び、フィールドプレートリング１７ａ、１７ｂ間に達している状態となっている。このため、フィールドプレートリング１７ａの外周側端部１７ａＥの下に位置するＬＯＣＯＳ酸化膜１６において、等電位線が集中し、フィールドプレートリング１７ａの外周側端部１７ａＥの下に位置するＬＯＣＯＳ酸化膜１６での電界強度が大きくなっている。このことから、外周側端部１７ａＥの下に位置するＬＯＣＯＳ酸化膜１６のサージに対する信頼性の低下を引き起こす可能性が高いことが推測される。
【００１０】
そこで、本発明は上記点に鑑みて、ゲート電極と電気的に接続されているフィールドプレートリングの外周側端部の下に位置するＬＯＣＯＳ酸化膜のサージに対する信頼性を向上させる半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するべく、請求項１に記載の発明では、外周耐圧部は、半導体領域（１３）の外周側終端（１３Ｅ）が、最内周側のフィールドプレートリング（１７ａ）とこの最内周側のフィールドプレートリングの隣に形成されているフィールドプレートリング（１７ｂ）との間に位置するように、半導体領域が配置されていることを特徴としている。
【００１２】
これにより、ゲート電極と電気的に接続されているフィールドプレートリングの外周側端部１７ａＥの下に位置するＬＯＣＯＳ酸化膜での電界集中を緩和することができ、ＬＯＣＯＳ酸化膜のサージに対する信頼性を向上させることができる。
【００１３】
請求項２に記載の発明では、半導体層の表層部に半導体素子を構成するための第２導電型の第２半導体領域（３、４）が形成されており、外周耐圧部の耐圧が半導体素子が形成されている領域よりも低くなるように、外周耐圧部の半導体領域の湾曲部の曲率半径が設定されていることを特徴としている。
【００１４】
請求項３に記載の発明では、外周耐圧部の耐圧が半導体素子が形成されている領域よりも７０Ｖ以上低い構造となっていることを特徴としている。
【００１５】
請求項４では外周耐圧部の耐圧が半導体素子が形成されている領域よりも７０Ｖ以上低い構造となるように、半導体層の不純物濃度及び層の厚さが設定されている。
【００１６】
また、請求項５のように複数のフィールドプレートリングのそれぞれの間にツェナーダイオード（１８ａ〜１８ｄ）が形成されており、隣り合うフィールドプレートリングと、これらの間に位置するツェナーダイオードとが電気的に接続されている構成とすることもできる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
図１に本発明の一実施形態を適用したＩＧＢＴを有する半導体装置の一部分の断面を示す。図１の右側部分はセル部であり、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【００１９】
半導体基板１は従来と同様に、表面側にｎ^-型層１Ｂが形成されており、裏面１ａ上にコレクタ電極２が形成されている。
【００２０】
セル部では、ｎ^-型層１Ｂの表層部にｐ型ウェル３が形成されており、このｐ型ウェル３よりも接合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域４が形成されている。さらに、このｐ型ベース領域４の内部にはｎ⁺型ソース領域５が形成されている。また、ｎ^-型層１Ｂの上面にはゲート絶縁膜６を介してポリシリコン等からなるゲート電極７が設けられている。そして、このゲート電極７の下に位置するｎ⁺型ソース領域５とｎ^-型層１Ｂとに挟まれたｐ型ベース領域４がチャネル領域８となっている。
【００２１】
また、ｐ型ベース領域４の表層部のうち、ｎ⁺型ソース領域５に対してチャネル領域８の反対側にはｎ⁺型ソース領域５と重なってｐ⁺型領域９が形成されている。そして、ｎ^-型層１Ｂの表面上に形成されたＢＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡｌ合金等からなるエミッタ電極１１が設けられている。このエミッタ電極１１は層間絶縁膜１０に形成されたコンタクトホール１２を通して、ｎ⁺型ソース領域５、ｐ⁺型領域９と電気的に接続されている。
【００２２】
このように、ｐ型ベース領域４とｎ⁺型ソース領域５とｐ⁺型領域９とを有し、ｐ⁺型領域９の上のエミッタ電極１１と、ｐ型ベース領域４の上のゲート電極７とを有する構造を１セルとして、セル部は、これらが複数設置された構成となっている。
【００２３】
一方、外周耐圧部では、ｎ^-型層１Ｂの表層部のうち、最外周のセルの周りにｐ型ウェル３と接合深さが等しい外周ｐ型ウェル１３が形成されている。また、ｎ^-型層１Ｂの表層部の最外周側にはｎ⁺型コンタクト領域１５が形成されている。そして、従来と同様に、ｎ^-型層１Ｂの上にはＬＯＣＯＳ酸化膜１６が形成されており、このＬＯＣＯＳ酸化膜１６の上にポリシリコンあるいはＡｌ等のフィールドプレートリング１７ａ〜１７ｅと、保護素子として、ポリシリコン等により形成されたツェナーダイオード１８ａ〜１８ｄが形成されている。
【００２４】
また、ＬＯＣＯＳ酸化膜１６の上に層間絶縁膜１０が形成されている。そして、この層間絶縁膜１０の上にゲート電極１９が設けられており、このゲート電極１９は層間絶縁膜１０に形成されたコンタクトホール２０を通してフィールドプレートリング１７ａと電気的に接続されている。また、層間絶縁膜１０上の最外周側には等電位プレート２１が設けられている。この等電位プレート２１はフィールドプレートリング１７ｅと、ｎ⁺型コンタクト領域１５とに電気的に接続されている。
【００２５】
本実施形態では、外周耐圧部において、外周ｐ型ウェル１３の外周側終端１３Ｅが、ゲート配線１９と電気的に接続されている最内周側のフィールドプレートリング１７ａとこの隣に形成されているフィールドプレートリング１７ｂとの間に位置するように外周ｐ型ウェル１３を形成している。
【００２６】
ここで、図１の半導体装置にサージが印加されたときの半導体装置の一部の断面における等電位分布のシミュレーション結果を図２（ａ）に示す。また、図２（ａ）中フィールドプレートリング１７ａの外周側端部１７ａＥ近辺の領域Ｂを拡大したものを図２（ｂ）に示す。なお、このときのｄＶ／ｄｔは約２ｋＶ／１ｎｓである。
【００２７】
本実施形態では、外周ｐ型ウェル１３の外周側終端１３Ｅがフィールドプレートリング１７ａ、１７ｂの間に位置していることから、図２（ｂ）に示すように、外周ｐ型ウェル１３の外周側の形状に沿って、ＬＯＣＯＳ酸化膜１６に対して垂直に等電位線がフィールドプレートリング１７ａとフィールドプレートリング１７ｂとの間に延びている状態となっており、フィールドプレートリング１７ａの外側端部の下に位置するＬＯＣＯＳ酸化膜１６において、等電位線が集中していない。
【００２８】
このことから、本実施形態では、サージが印加されたとき、フィールドプレートリング１７ａの外周側端部１７ａＥ下のＬＯＣＯＳ酸化膜１６での電界集中を緩和させ、電界強度を低下させることができる。これにより、ＬＯＣＯＳ酸化膜１６のサージに対する信頼性を向上させることができる。
【００２９】
また、本実施形態では、外周耐圧部の外周ｐ型ウェル１３の表面濃度は１．０×１０¹⁷〜１．０×１０¹⁸、接合深さは７μｍとしている。そして、本実施形態では、外周ｐ型ウェル１３の外周側に最外周ｐ型ウェル１４が形成されていない構造としているので、外周ｐ型ウェル１３の湾曲部の曲率半径を従来よりも小さくすることができる。この場合、外周ｐ型ウェル１３の外周側湾曲部に電界が集中し、この湾曲部での電界強度が大きくなるため、外周耐圧部の耐圧が低下する。このとき、セル部の耐圧も低下してしまうので、従来よりもｎ^-型層１Ｂの濃度を低く、膜厚を厚く設定している。例えば、ｎ^-型層１Ｂの濃度及び膜厚をそれぞれ約１．４×１０¹⁴ｃｍ^-3、７０μｍとしている。これにより、ｎ^-型層１Ｂとｐ型ウェル３及びｐ型ベース領域４とによるｐｎ接合における逆バイアス印加時の空乏層の広がりを大きくし、空乏層での電界分布を広げることで、セル部の耐圧を向上させ従来と同様の耐圧にすることができる。なお、外周耐圧部では、従来よりもｎ^-型層１Ｂの濃度を低く、膜厚を厚く設定しても、外周ｐ型ウェル１３の湾曲部の曲率半径が小さく、湾曲部は平坦な部分よりも空乏層が広がり難いことから、耐圧は向上しない。したがって、セル部よりも外周耐圧部の方が耐圧が７０Ｖ以上低くなっており、具体的に本実施形態では、外周耐圧部の耐圧がセル部よりも約１００Ｖ低くなっている。
【００３０】
これにより、サージが半導体装置に印加されたとき、外周耐圧部の外周ｐ型ウェル１３にてセル部よりも先にブレークダウンをさせ、セル部に流れるブレークダウン電流の密度を減少させることができる。このため、セル部でのキャリア密度を低減させ、セル部のｎ^-型層１Ｂとｐ型ベース領域４とｎ⁺型ソース領域５とによる寄生トランジスタの動作を起こし難くすることができる。この結果、本実施形態では、従来の構造よりもサージ耐量を２倍にすることができる。
【００３１】
なお、請求項１中の電極、第１導電型の半導体層、第２導電型の半導体領域、第２導電型の第２半導体領域は、本実施形態では、それぞれ、エミッタ電極１１、ｎ^-型層１Ｂ、外周ｐ型ウェル１３、ｐ型ウェル３及びｐ型ベース領域４に相当している。
【００３２】
なお、上記した実施形態では、最外周ｐ型ウェル１４を形成しない構造としていたが、最外周ｐ型ウェル１４を形成する構造でも、この最外周ｐ型ウェル１４の外周側終端１４Ｅがフィールドプレートリング１７ａとフィールドプレートリング１７ｂとの間に位置するように配置することで、ＬＯＣＯＳ酸化膜１６のサージに対する信頼性を向上させることができる。
【００３３】
また、上記した実施形態では、最外周ｐ型ウェル１４を形成しない構造とすることで、外周耐圧部の耐圧を低下させ、それに伴うセル部の耐圧を向上させる手段として、従来よりもｎ^-型層１Ｂの濃度を低くし、かつ膜厚を厚くしていたが、セル部のｎ^-型層１Ｂの表層部に形成されているｐ型ウェル３の接合深さを従来よりも浅くすることで、セル部におけるｐ型ウェル３とｐ⁺型層１Ａとの間に相当するｎ^-型層１Ｂの厚さを増加させても良い。これによっても、セル部の耐圧を向上させ、従来の耐圧を維持することができる。
【００３４】
また、上記した実施形態では、セル部の耐圧は従来のままで、外周耐圧部の耐圧がセル部よりも７０Ｖ以上低くなるような構造としていたが、セル部に形成されている半導体素子の特性に影響を与えることがなければ、外周耐圧部の耐圧を従来のままにして、セル部の耐圧が外周耐圧部よりも７０Ｖ以上高くなるような構造としても良い。
【００３５】
また、上記した実施形態では、保護素子１８ａ〜１８ｄとして、ツェナーダイオードを用いていたが、抵抗を用いることもできる。また、フィールドプレートリング１７ａ〜１７ｅの数は５ではなく、他の数にすることもできる。
【００３６】
なお、これまでの説明では、第１導電型をｎ型、第２導電型をｐ型としたＮチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を逆にしたＰチャネルタイプのＩＧＢＴであっても本発明を適用することができる。また、ＩＧＢＴのうち、プレーナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実施形態を適用した場合について説明したが、トレンチゲート型のＩＧＢＴを備える半導体装置に適用しても良く、また、コレクタ電極２とエミッタ電極１１とを半導体基板１の表面１ｂ上に備える構造のＩＧＢＴを備える半導体装置に適用しても良い。また、ｐ⁺型基板１Ａとｎ^-型層１Ｂとを異なる導電型としたＩＧＢＴの代わりに、ｐ⁺型基板１Ａとｎ^-型層１Ｂとを同一の導電型としたＭＯＳＦＥＴを備える半導体装置に本発明を適用することもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用した半導体装置の断面図である。
【図２】本実施形態での等電位分布のシミュレーション結果を示す図である。
【図３】従来の半導体装置の断面図である。
【図４】従来構造での等電位分布のシミュレーション結果を示す図である。
【符号の説明】
１…半導体基板、１Ａ…ｐ⁺型基板、１Ｂ…ｎ^-型層、２…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領域、５…ｎ⁺型ソース領域、６…ゲート絶縁膜、７…ゲート電極、９…ｐ⁺型領域、１０…層間絶縁膜、１１…エミッタ電極、１２…コンタクトホール、１３…外周ｐ型ウェル、１４…最外周ｐ型ウェル、１５…ｎ⁺型コンタクト領域、１６…ＬＯＣＯＳ酸化膜、１７…フィールドプレートリング、１８…ツェナーダイオード、１９…ゲート配線、２０…コンタクトホール、２１…等電位プレート、２２…ｐ⁺型コンタクト領域、２３…コンタクトホール。

Claims

主表面側に第１導電型の半導体層（１Ｂ）を有する半導体基板（１）と、
前記半導体基板の主表面上に形成された電極（１１）と、
前記半導体基板の主表面上にゲート絶縁膜（６）を介して形成され、前記電極と電気的に絶縁されたゲート電極（７）と、
前記ゲート電極に印加される電圧によって前記電極を介して電流が流れるように構成された半導体素子と、
前記半導体素子が形成されている領域の外周の外周耐圧部における前記半導体層の表層部に形成され、前記電極と電気的に接続されている第２導電型の半導体領域（１３）と、
前記半導体領域から外周に向かって、前記半導体層の表面上に形成されたフィールド酸化膜（１６）と、
前記フィールド酸化膜上に形成された多重の導電性リングよりなり、該導電性リングのうち、最内周側のリング（１７ａ）は前記ゲート電極と電気的に接続され、最外周側のリング（１７ｅ）は前記半導体層と電気的に接続されているフィールドプレートリング（１７ａ〜１７ｅ）とを備え、
前記半導体領域は、その外周側終端（１３Ｅ）が前記最内周側のフィールドプレートリング（１７ａ）と該最内周側のフィールドプレートリングの隣に形成されているフィールドプレートリング（１７ｂ）との間に位置するように、配置されていることを特徴とする半導体装置。
前記半導体層の表層部に前記半導体素子を構成するための第２導電型の第２半導体領域（３、４）を有し、前記外周耐圧部の耐圧が前記半導体素子が形成されている領域よりも低くなるように、前記外周耐圧部の半導体領域の湾曲部の曲率半径が設定されていることを特徴とする請求項１に記載の半導体装置。
前記外周耐圧部の耐圧が前記半導体素子が形成されている領域よりも７０Ｖ以上低い構造となっていることを特徴とする請求項２に記載の半導体装置。
前記外周耐圧部の耐圧が前記半導体素子が形成されている領域よりも７０Ｖ以上低い構造となるように、前記半導体層の不純物濃度及び層の厚さが設定されていることを特徴とする請求項２に記載の半導体装置。
前記複数のフィールドプレートリングのそれぞれの間にツェナーダイオード（１８ａ〜１８ｄ）が形成されており、隣り合う前記フィールドプレートリングと、これらの間に位置する前記ツェナーダイオードとが電気的に接続されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。