JP4757449B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関するものであり、特に半導体装置の耐電圧（以下「耐圧」）の安定化および高耐電圧化のための技術に関するものである。
一般に電力用半導体装置においては、高い耐圧保持能力が必要とされており、即ち、耐圧の安定性向上および高耐圧化が望まれている。そのための技術としては、フィールドプレートやガードリング、並びにそれらを組み合わせた構造が知られている（例えば特許文献１）。また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のゲート−コレクタ間に、互いに逆向きに接続したダイオード（逆接続ダイオード）を配設することで、コレクタ−エミッタ間に過電圧が印加されるのを防止する技術もある（例えば特許文献２）。また、上記逆接続ダイオードとガードリングとを組み合わせた半導体装置構造（例えば特許文献３）や、上記逆接続ダイオードとフィールドプレートとを組み合わせた半導体装置構造も知られている（例えば特許文献４）。
特開２００３−１８８３８１号公報 特許３１９１７４７号公報 特開３３３１８４６号公報 特開平１０−１６３４８２号公報
一般的にフィールドプレート構造は、小面積で半導体装置の高耐圧化を図ることが可能である。しかし、フィールドプレートは基板の上に形成されるため、チップ上面をモールドする樹脂等の分極（モールド分極）の影響を受けやすく、それにより耐圧変動が生じるなど耐圧が不安定になるという問題があった。またガードリング構造は、フィールドプレート構造に比べて安定した耐圧を得ることができるが、フィールドプレート構造よりも形成面積が大きくなってしまう。また、逆接続ダイオードとガードリングとを組み合わせた半導体装置構造では、ガードリングにおける逆接続ダイオード下方の領域とそれ以外の領域との間で電位のアンマッチが生じやすく、それにより耐圧が不安定になるという問題があった。
また上記特許文献４では、ＩＧＢＴチップにおいてＩＧＢＴの形成領域の外周のシリコン基板上に、絶縁膜を介して環状のフィールドプレート（等電位リング）群を形成すると共に、各等電位リングの間に帯状の逆接続ダイオードを環状に沿設させ、当該逆接続ダイオードで各等電位リング間を接続している。つまり、逆接続ダイオードはチップの外周全体に形成されるので、フィールドプレート構造の形成面積の増大が懸念される。また、逆接続ダイオードの向きが各等電位リングに沿う方向になるので、当該逆接ダイオード中の電位はチップ外周に沿った方向に変化し、チップ外周部分の電位が不安定になり、その結果耐圧が不安定になりやすい。
さらに特許文献４のＩＧＢＴでは、コレクタ−エミッタ間の電圧が所定の値を超えると逆接続ダイオードが降伏してゲート−コレクタ間に電流が流れる。それによりゲート電極の電位を上昇させＩＧＢＴをＯＮ状態（導通状態）にすることで、コレクタ−エミッタ間に過電圧が印加されるのを防止している。そのため、逆接続ダイオードは、降伏電流を流すためにある程度の幅が必要である。しかし、その幅を大きくすると上記の問題（フィールドプレート構造の形成面積の増大、およびチップ外周部分での電位の不安定化）はさらに顕著になる。またその幅が大きくなり過ぎると、高耐圧の維持が困難になったり、リーク電流が増大するため、逆接続ダイオードの幅には制限があり、チップの設計上の制約となっている。
本発明は以上のような課題を解決するためになされたものであり、高耐圧を維持しつつ小型化を図ることが可能な半導体装置を提供することを目的とする。
本発明の第１の局面に係る半導体装置は、半導体基板に形成された半導体素子と、前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、前記外周構造は、当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に前記半導体素子を囲むように形成された中間電位電極と、前記絶縁膜上の一部の領域に局所的に形成され、前記第１電極の電位と前記半導体素子における前記半導体基板上で最も外側に配設された第２電極の電位との間の電位である所定の中間電位を、前記中間電位電極に印加する中間電位印加手段とを備える。
本発明の第２の局面に係る半導体装置は、半導体基板に形成された半導体素子と、前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、前記外周構造は、当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、前記絶縁膜上の一部の領域に局所的に形成され、前記第１電極と前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、前記半導体基板に前記半導体素子を囲むように形成されたガードリングと、前記半導体基板における前記逆接続ダイオードの近傍を含む領域に局所的に形成され、ライン形状を有する、前記ガードリングと同じ導電型の不純物領域とを備える。
本発明の第３の局面に係る半導体装置は、半導体基板に形成された半導体素子と、前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、前記外周構造は、当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、前記絶縁膜上の一部の領域に局所的に形成され、前記第１電極と前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、前記半導体基板に前記半導体素子を囲むように形成されたガードリングとを備え、前記多段の逆接続ダイオードにおいて、前記ガードリングが形成されていない領域上方のダイオードは、前記ガードリングが形成された領域上方のダイオードよりも幅が広く、前記幅方向に突出している。
本発明の第４の局面に係る半導体装置は、半導体基板に形成された半導体素子と、前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、前記外周構造は、当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記第１電極と前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、前記半導体基板に前記半導体素子を囲むように形成されたガードリングとを備え、前記第１電極と前記第２電極との間に、前記多段の逆接続ダイオードの降伏電圧が印加されたとき、前記ガードリングの上方に位置する前記逆接続ダイオードが保持する電圧は６０Ｖ以下である。
本発明の第５の局面に係る半導体装置は、半導体基板に形成された半導体素子と、前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、前記外周構造は、当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記第１電極と前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、前記半導体基板に前記半導体素子を囲むように形成されたガードリングとを備え、前記多段の逆接続ダイオードにおいて、１つの前記ガードリングの上方には単一の導電型の領域のみが配設されている。
本発明の第１の局面によれば、中間電位印加手段は、絶縁膜上の一部の領域に局所的に設けられるので、チップ外周構造におけるそれ以外の領域の幅を小さくすることができる。また、中間電位電極により、チップ外周構造の高耐圧化を図ることができるので、チップ外周構造の幅を小さくしても、耐圧の劣化は抑制される。即ち、耐圧を維持しつつ、半導体装置の高集積化および小型化に寄与できる。
本発明の第２の局面によれば、逆接続ダイオードは、絶縁膜上の一部の領域に局所的に設けられるので、チップ外周構造におけるそれ以外の領域の幅を小さくすることができる。また、逆接続ダイオードが形成された領域では、逆接続ダイオードとガードリングとのマッチングをとるために、ガードリングの間隔が広くなってしまうが、その領域にライン状の不純物領域が形成されるので、電界集中は緩和され、耐圧の劣化は抑制される。
本発明の第３の局面によれば、逆接続ダイオードは、絶縁膜上の一部の領域に局所的に設けられるので、チップ外周構造におけるそれ以外の領域の幅を小さくすることができる。また、逆接続ダイオードが形成された領域では、逆接続ダイオードとガードリングとのマッチングをとるために、ガードリングの間隔が広くなってしまうが、その領域上に突出した逆接続ダイオードがフィールドプレートとして機能するので、電界集中は緩和され、耐圧の劣化は抑制される。
本発明の第４の局面によれば、ガードリングの上方に位置する逆接続ダイオードが保持する電圧は６０Ｖ以下であるので、ガードリングの電位と逆接続ダイオードとの電位とのアンマッチは抑制され、電界集中の発生が抑えられ、耐圧の劣化は抑制される。
本発明の第５の局面によれば、逆接続ダイオードにおいて、１つの前記ガードリングの上方には単一の導電型の領域のみが配設されているので、ガードリングの上方に位置する逆接続ダイオードが保持する電圧は低く抑えられる。よって、ガードリングの電位と逆接続ダイオードとの電位とのアンマッチは抑制され、電界集中の発生が抑えられ、耐圧の劣化は抑制される。
＜実施の形態１＞
図１（ａ）は本発明の実施の形態１に係る半導体装置の構成を示す図であり、縦型のＩＧＢＴチップの外周部を示している。同図の左側部分は、電流のスイッチングを行う半導体素子としてのＩＧＢＴが形成される領域であり、ＩＧＢＴのセル部である。この部分の構造は、一般のＩＧＢＴと同様である。即ち、ｎ-ドリフト層１の下面側には、ｎ-ドリフト層１より低抵抗のｎ+バッファ層２を介してｐ+コレクタ領域３が形成されている。ｐ+コレクタ領域３の下面には、コレクタ電極４が設けられる。そしてｎ-ドリフト層１の上面側の表面層にはｐベース領域５が形成され、さらに、寄生サイリスタのラッチアップを防ぐ目的で、ｐベース領域５の一部に重複して当該ｐベース領域５より高濃度で拡散深さの深いｐ+分離ウェル６が形成されている。ｐベース領域５の表面層には、ｎ+エミッタ領域７が選択的に形成されている。そして、ｎ+エミッタ領域７とｎ-ドリフト層１とに挟まれたｐベース領域５の表面上に、ゲート酸化膜８を介してポリシリコンからなるゲート電極９が設けられている。チップ上には層間絶縁膜１６が形成され、その上にｐベース領域５およびｎ+エミッタ領域７の表面上に共通にコンタクトするように、エミッタ電極１０が形成される。この例では、エミッタ電極１０はＩＧＢＴセルにおいて基板上での最も外側に配設される電極（第２電極）である。以上の構成によりＩＧＢＴが形成される。
一方、図１（ａ）の右側部分は、この半導体装置の外周構造を示しており、当該半導体装置の耐圧を向上させるための手段が描かれている。図の右端は、ＩＧＢＴチップの端（チップエッジ）であり、ｎ-ドリフト層１の表面層にｎ+型のチャネルストッパ層１１が形成されている。当該チャネルストッパ層１１上にはチャネルストッパ電極１２（第１電極）が接続するように形成されている。チャネルストッパ電極１２およびチャネルストッパ層１１はコレクタ電極４とほぼ等電位になるので、コレクタ−エミッタ間に印加される電圧は、ＩＧＢＴセル部のｐ+分離ウェル６とチャネルストッパ層１１との間の部分（以下「チップ外周部」）において、保持されることになる。特にＩＧＢＴがＯＦＦ状態（遮断状態）のときにはコレクタ−エミッタ間には高い電圧がかかるので、チップ外周部においては十分な絶縁耐圧が必要とされる。
ここで、図１（ａ）をはじめとする本明細書で説明するＩＧＢＴの構造では、ＩＧＢＴのＯＦＦ時にはコレクタ側（チャネルストッパ層１１およびチャネルストッパ電極１２側）が高電位になるようになっている。そこで説明の簡単のため、本明細書ではチップ外周部におけるＩＧＢＴセル側（チップ内部側）を「低圧側」と称し、チャネルストッパ層１１およびチャネルストッパ電極１２側（チップエッジ側）を「高圧側」と称する。
本実施の形態では、チップ外周部にフィールドプレート構造を適用することで、耐圧の向上を図っている。即ち、チップ外周部のシリコン基板上面にはフィールド酸化膜１３が形成され、その上には、ｐ+分離ウェル６とｎ-ドリフト層１との境界上に低圧側のフィールドプレート１４が形成され、ｎ-ドリフト層１とチャネルストッパ層１１との境界上に高圧側のフィールドプレート１５が形成されている。フィールドプレート１４をその下のシリコン基板表面よりも低い電位に設定することで、空乏層が、ｎ-ドリフト層１とｐ+分離ウェル６との間のｐｎ接合から高圧側のｎ-ドリフト層１内へと延びやすくなる。それにより、当該ｐｎ接合近傍における電界集中が緩和されるので、チップ外周部における耐圧は向上する。この例では、フィールドプレート１４はエミッタ電極１０に接続しており、フィールドプレート１５はチャネルストッパ電極１２に接続している。
さらに本実施の形態では、フィールド酸化膜１３上におけるフィールドプレート１４とフィールドプレート１５との間に、ＩＧＢＴセルを囲むように形成された中間電位電極２０が設けられる。中間電位電極２０には、チップ外周部上の一部の領域に局所的に形成された中間電位印加手段（詳細は後述する）から、チャネルストッパ電極１２（第１電極）の電位とエミッタ電極１０（第２電極）の電位との間の電位である所定の中間電位が与えられる。ここで、コレクタ電極４の電位（チャネルストッパ電極１２の電位）をエミッタ電極１０よりも高電位にしたとき、中間電位電極２０がその下のシリコン基板表面よりも低い電位に設定される場合は、チップ外周部のｎ-ドリフト層１で空乏層が延び易くなる。反対に、中間電位電極２０がその下のシリコン基板表面よりも高い電位に設定されると、チップ外周部のｎ-ドリフト層１で空乏層の延びが抑制される。
本実施の形態では、チップ外周部のｎ-ドリフト層１内で空乏層が延びやすくなるように、中間電位電極にはその下のシリコン基板表面よりも低い電位を与える。図１（ｂ）は、そのときの中間電位電極２０の作用を示すための図であり、ＩＧＢＴを遮断状態にしてコレクタ電極４がエミッタ電極１０よりも高電位になるように電圧を印加したときにおける、チップ外周部でのシリコン基板表面における電界分布を示している。実線のグラフは図１（ａ）に示した本実施の形態の半導体装置における電界分布、点線のグラフは従来の半導体装置（図１（ａ）において中間電位電極２０が無いもの）における電界分布であり、両者は互いに同じ電圧が印加されたときのグラフである。また、図１（ｂ）中に示す符号Ｘ，Ｙ，Ｚは、それぞれ図１（ａ）中に示した点Ｘ（エミッタ電極１０の高圧側エッジ下），Ｙ（中間電位電極２０の高圧側エッジ下），Ｚ（チャネルストッパ電極１２のチップ低圧側エッジ下）に対応している。
図１（ｂ）に示すように、中間電位電極２０を有しない従来の半導体装置では、電界のピーク（電界集中）は、点Ｘの１箇所に現れる。これは従来の半導体装置では点Ｘから高圧側へ向けて空乏層を延ばして電解を緩和する術がないためである。一方、本実施の形態の半導体装置では、中間電位電極２０の作用により空乏層が延びやすくなっているため、電界のピークは点Ｘ，Ｙの２箇所に現れ、それぞれのピークは従来のものよりも小さくなる。
チップ外周部における電界強度のピークが、インパクトイオン化を起こす値（一般的に２×１０5Ｖ／ｃｍとして知られている）に達すると、降伏現象が生じるので、そのときのコレクタ電圧が半導体装置の耐圧限界になる。図１（ｂ）の如く、本実施の形態に係る半導体装置では電界のピーク値が低く抑制されるため、チップ外周部での降伏現象が生じにくい。つまり、中間電位電極２０を設けることによって、半導体装置を高耐圧化することができる。
以下、中間電位電極２０に所定の中間電位を印加するための中間電位印加手段について説明する。図２は、本実施の形態に係る半導体装置のチップの上面図である。図１（ａ）に示したものと同様の機能を有する要素にはそれと同一符号を付してある。同図に示すように、中間電位電極２０は、チップ外周部にセル領域を囲むように配設されている。中間電位電極２０には、中間電位印加手段２１から所定の中間電位が印加されるが、当該中間電位印加手段２１はチップ外周部の一部の領域に局所的に形成される。
図３は、中間電位印加手段２１の一具体例を示す図である。図３（ａ）は、半導体装置のチップ全体の上面図である。この例において、中間電位印加手段２１は、エミッタ電極１０とチャネルストッパ電極１２との間に接続し、逆向きに接続したダイオードが複数個直列に接続して構成される多段の逆接続ダイオード（Back-to-Back Diode）である（以下、この多段の逆接続ダイオードをまとめて「逆接続ダイオード２１１」と称する）。図３（ｂ）は、図３（ａ）における逆接続ダイオード２１１が形成された部分の拡大図である。逆接続ダイオード２１１は、フィールド酸化膜１３上に形成されたポリシリコンにｐ型領域とｎ型領域とを交互に配設することで構成されている。上記の図１（ａ）は、図３（ｂ）のＡ−Ａ線に沿った断面図に相当している。また、Ｂ−Ｂ線に沿った断面図を図４に示す。図４においても、図１（ａ），図３（ｂ）に示したものと同様の機能を有する要素にはそれと同一符号を付してある。
エミッタ電極１０−チャネルストッパ電極１２間の電圧は、逆接続ダイオード２１１内の個々のダイオードによって分担して保持される。即ち、逆接続ダイオード２１１は分圧手段として機能している。そして図３（ｂ）に示すように、中間電位電極２０は、多段の逆接続ダイオードのうちの所定のダイオードから引き出されたポリシリコンによって形成されている。つまり、中間電位電極２０は、逆接続ダイオード２１１のうちの所定の１段のダイオードに接続している。
ここで、エミッタを基準電位としたときのコレクタ電位（チャネルストッパ電極１２の電位）をＶCE、逆接続ダイオード２１１の全段数をＮとし、中間電位電極２０がエミッタ電極１０側から数えて第ｉ段目のダイオードから引き出されているとすると、中間電位電極２０の電位Ｖiは、
Ｖi＝ＶCE×ｉ／Ｎ
となる。つまり、中間電位電極２０の電位Ｖiは、コレクタ電位ＶCEのｉ／Ｎになる。従って、逆接続ダイオード２１１から中間電位電極２０を引き出す位置を調整することにより、中間電位電極２０の電位を任意に設定することができる。
例えば、本実施の形態のように、中間電位電極２０にその下のシリコン基板表面よりも低い電位を与える場合は、中間電位電極２０をフィールドプレート１４とフィールドプレート１５との間をｉ：Ｎ−ｉで内分する位置よりもフィールドプレート１５側に配設するとよい。あるいは、中間電位電極２０をフィールドプレート１４とフィールドプレート１５との間をｊ：Ｎ−ｊで内分する位置に配設しつつ、ｉをｊよりも小さくするとよい。
中間電位電極２０の電位を決定するための逆接続ダイオード２１１は、チップ外周部の一部の領域に局所的に形成されているので、チップ外周部におけるそれ以外の領域の幅を小さくすることができる。また、中間電位電極２０によりチップ外周部における空乏層の延びが促進されるため高耐圧を得ることができるので、チップ外周部の幅を小さくしても耐圧の劣化は抑えられる。即ち、耐圧を維持しつつ、半導体装置の高集積化および小型化に寄与できる。また、中間電位電極２０が逆接続ダイオード２１１の場合、チップ外周部の一部に局所的に形成することで、電流リークが小さく抑えられるという効果もある。
さらに、中間電位電極２０を設けることによって、モールド分極の影響を抑制する効果も得られる。例えば中間電位電極２０が無い場合は、ｎ-ドリフト層１における空乏層の拡がり方が、チップをモールドするモールド樹脂内部の可動電荷の影響を受けやすい。それに対し本実施の形態では、モールド樹脂内部の可動電荷の状態に関係なく、中間電位電極２０の下のｎ-ドリフト層１において空乏層の拡がりが促進される。また、装置外部の電界からの影響も抑制できる効果も得られる。つまり、半導体装置の耐圧を安定化することができる。
また、図１（ａ）においては、１つの中間電位電極２０を、フィールドプレート１４とフィールドプレート１５との間のほぼ真中に形成した例を示したが、本実施の形態のように空乏層の広がりを促進させたい場合には、真中よりもフィールドプレート１４側に配置するとより効果的である。
なお、本実施の形態に係る中間電位電極２０は、従来の半導体装置の形成方法におけるフィールドプレート１４やフィールドプレート１５の形成工程において、パターン形状を変えればそれらと並行して形成可能である。また、逆接続ダイオード２１１は、従来の半導体装置の形成方法における逆接続ダイオードの形成工程において、パターン形状を変更することで形成可能である。つまり、従来の半導体装置の製造方法からの工程数の増加は伴わない。
＜実施の形態２＞
図５は本発明の実施の形態２に係る半導体装置の構成を示す図である。図１（ａ）と異なるのは、低圧側のフィールドプレート１４にゲート配線１９を接続している点である。図示は省略しているが、ゲート配線１９はゲート電極９と電気的に接続している。即ち、フィールドプレート１４とゲート電極９とが同電位になるようになっている。なお、図５において、図１（ａ）に示したものと同様の機能を有する要素にはそれと同一符号を付してあるので、ここでのそれらの詳細な説明は省略する。なお、この例では、ＩＧＢＴセルにおいて基板上での最も外側に配設される電極（第２電極）は、ゲート配線１９である。
図５の半導体装置においても、フィールド酸化膜１３上におけるフィールドプレート１４とフィールドプレート１５との間に、中間電位電極２０が設けられる。中間電位電極２０には、チップ外周部のｎ-ドリフト層１内で空乏層が延びやすくなるように、その下のシリコン基板表面よりも低い中間電位が中間電位印加手段より与えられる。それによって、実施の形態１で図１（ｂ）を用いて説明した効果と同様の効果が得られ、チップ外周部での降伏現象が生じにくくなるので、半導体装置を高耐圧化することができる。
以下、本実施に形態における中間電位電極２０に所定の中間電位を印加するための中間電位印加手段について説明する。図６は、本実施の形態に係る半導体装置のチップの上面図である。図５に示したものと同様の機能を有する要素にはそれと同一符号を付してある。中間電位電極２０には、中間電位印加手段２２から所定の中間電位が印加されるが、当該中間電位印加手段２２はチップ外周部の一部の領域に局所的に形成される。
図７は、中間電位印加手段２２の一具体例を示す図である。図７（ａ）は、半導体装置のチップ全体の上面図である。この例では、中間電位印加手段２２は、ゲート配線１９とチャネルストッパ電極１２との間に接続し、逆向きに接続したダイオードが複数個直列に接続して構成される多段の逆接続ダイオードである（以下、この多段の逆接続ダイオードをまとめて「逆接続ダイオード２２１」と称する）。図７（ｂ）は、図７（ａ）における逆接続ダイオード２２１が形成された部分の拡大図である。逆接続ダイオード２２１は、フィールド酸化膜１３上に形成されたポリシリコンにｐ型領域とｎ型領域とを交互に形成することで構成されている。上記の図５は、図７（ｂ）のＡ−Ａ線に沿った断面図に相当している。また、Ｂ−Ｂ線に沿った断面図を図８に示す。図８においても、図５，図７（ｂ）に示したものと同様の機能を有する要素にはそれと同一符号を付してある。
ゲート配線１９−チャネルストッパ電極１２間の電圧は、逆接続ダイオード２２１内の個々のダイオードによって分担して保持される。即ち、逆接続ダイオード２２１は分圧手段として機能している。そして図３（ｂ）に示すように、中間電位電極２０は、多段の逆接続ダイオードのうちの所定のダイオードから引き出されたポリシリコンによって形成されている。つまり、中間電位電極２０は、逆接続ダイオード２２１のうちの所定の１段のダイオードに接続している。
エミッタを基準電位とし、コレクタ電位（チャネルストッパ電極１２の電位）をＶCE、ゲート電位（ゲート配線１９の電位）をＶGEとすると、逆接続ダイオード２２１は電圧ＶCE−ＶGEを保持する。このとき、逆接続ダイオードの全段数をＮとし、中間電位電極２０がゲート配線１９から数えて第ｉ段目のダイオードから引き出されているとすると、中間電位電極２０の電位Ｖiは、
Ｖi＝（ＶCE−ＶGE）×ｉ／Ｎ
となる。通常、ＶGEはＶCEに比較して小さいので、
Ｖi≒ＶCE×ｉ／Ｎ
とできる。つまり、中間電位電極２０の電位Ｖiは、コレクタ電位ＶCEのｉ／Ｎになる。従って、逆接続ダイオード２２１から中間電位電極２０を引き出す位置を調整することにより、中間電位電極２０の電位を任意に設定することができる。
例えば、本実施の形態のように、中間電位電極２０にその下のシリコン基板表面よりも低い電位を与える場合は、中間電位電極２０をフィールドプレート１４とフィールドプレート１５との間をｉ：Ｎ−ｉで内分する位置よりもフィールドプレート１５側に配設するとよい。あるいは、中間電位電極２０をフィールドプレート１４とフィールドプレート１５との間をｊ：Ｎ−ｊで内分する位置に配設しつつ、ｉをｊよりも小さくするとよい。
また、中間電位電極２０の電位を決定するための逆接続ダイオード２２１は、チップ外周部の一部分に形成されているだけであるので、それ以外の部分におけるチップ外周部の幅を小さくすることができる。チップ外周部の幅を小さくしても中間電位電極２０の作用により高耐圧を得ることができるので、耐圧の劣化は抑えられる。即ち、耐圧を維持しつつ、半導体装置の高集積化および小型化にも寄与できる。
さらに、中間電位電極２０を設けることにより、実施の形態１と同様に、モールド分極の影響や装置外部の電界からの影響も抑制でき、半導体装置の耐圧を安定化することができる。
また、本実施の形態においては、逆接続ダイオード２２１の降伏電圧は、エミッタ電極１０−チャネルストッパ電極１２間のシリコン基板内の降伏電圧（ｎ+エミッタ領域７−チャネルストッパ層１１間の降伏電圧）よりも低い値に設定されている。よって、コレクタ−エミッタ間の電圧が逆接続ダイオード２２１の降伏電圧を超えると逆接続ダイオードが降伏して電流が流れる。それによりゲート電極の電位が上昇し、当該ＩＧＢＴはＯＮ状態（導通状態）になる。従って、コレクタ−エミッタ間に過電圧が印加されるのを防止する、いわゆる過電圧保護機能が得られる。
なお、本実施の形態においても、空乏層の広がりを促進させたい場合には、真中よりもフィールドプレート１４側に配置するとより効果的である。また、本実施の形態に係る半導体装置も、従来の半導体装置の形成方法におけるフィールドプレートの形成工程および逆接続ダイオードの形成工程におけるパターン形状を変更することで形成可能であり、従来の半導体装置の製造方法からの工程数の増加は伴わない。
＜実施の形態３＞
実施の形態３では、チップ外周部に中間電位電極を複数個設ける。例えば図９（ａ）は、実施の形態１に係る半導体装置に対し、２つの中間電位電極２０ａ，２０ｂを配設した例である。図９（ａ）は、中間電位電極が２つあることを除いて図１（ａ）と同様であるので、同図の詳細な説明は省略する。
コレクタ電極４の電位（チャネルストッパ電極１２の電位）をエミッタ電極１０よりも高電位にしたとき、中間電位電極２０ａ，２０ｂがその下方のシリコン基板表面よりも低い電位に設定される場合は、中間電位電極２０ａ，２０ｂそれぞれの下方のチップ外周部のｎ-ドリフト層１で空乏層が延び易くなる。反対に、中間電位電極２０ａ，２０ｂがその下方のシリコン基板表面よりも高い電位に設定されると、中間電位電極２０ａ，２０ｂそれぞれの下方のｎ-ドリフト層１で空乏層の延びが抑制される。
例えば、ｐ＋分離ウェル６近傍では電界集中を抑制するために空乏層が延びやすくする必要があるので、低圧側の中間電位電極２０ａの電位はその下のシリコン基板表面よりも低い電位にするとよい。一方、高圧側の中間電位電極２０ｂの電位は、例えばｎ−ドリフト層１内の空乏層の延びを促進させる目的で用いるのであれば、その高圧側エッジ下のシリコン基板表面よりも低い電位にする必要がある。逆に、モール度分極などの影響により、空乏層がチャネルストッパ層１１側に延びすぎて耐圧が安定しないなど問題を回避する目的で用いるのであれば、その高圧側エッジ下のシリコン基板表面よりも高い電位にして空乏層の延びを抑制する必要がある。
例えば、図９（ａ）のように２つの中間電位電極２０ａ，２０ｂを設ける場合、同図中のＷ（中間電位電極２０ａの高圧側エッジ下）と点Ｙ（中間電位電極２０ｂの高圧側エッジ下）を、点Ｘ（エミッタ電極１０の高圧側エッジ下）と点Ｚ（チャネルストッパ電極１２のチップ低圧側エッジ下）の間に均等に配置するのであれば、中間電位電極２０ａの電位はエミッタ−コレクタ間電圧の１／３以下に設定すると良い。また、中間電位電極２０ｂの電位は、空乏層の延びを促進させる目的で用いるのあれば、エミッタ−コレクタ間電圧の２／３以下に設定し、空乏層の延びを抑制する目的で用いるのであれば、エミッタ−コレクタ間電圧の２／３よりも高い電位に設定するとよい。
図９（ｂ）は、図９（ａ）の半導体装置における中間電位電極２０ａ，２０ｂの作用を示すための図であり、ＩＧＢＴを遮断状態にしてコレクタ電極４がエミッタ電極１０よりも高電位になるように電圧を印加したときにおける、チップ外周部のシリコン基板表面における電界分布を示している。実線のグラフは図９（ａ）に示した本実施の形態の半導体装置における電界分布、点線のグラフは従来の半導体装置（図９（ａ）において中間電位電極２０ａ，２０ｂが無いもの）における電界分布であり、両者は互いに同じ電圧が印加されたときのグラフである。また、図９（ｂ）中に示す符号Ｗ，Ｘ，Ｙ，Ｚは、それぞれ図９（ａ）中に示した点Ｗ，Ｘ，Ｙ，Ｚに対応している。
図９（ｂ）に示すように、中間電位電極２０ａ，２０ｂを有しない従来の半導体装置では、電界のピーク（電界集中）は、点Ｘの１箇所に現れる。一方、本実施の形態の半導体装置では、中間電位電極２０ａ，２０ｂの作用により空乏層が延びやすくなっているため、電界のピークは点Ｗ，Ｘ，Ｙの３箇所に現れ、それぞれのピークは従来のものよりも小さくなる。また、実施の形態１で示した図１（ｂ）のグラフと比較して分かるように、それぞれのピークは実施の形態１よりもさらに小さくなる。つまり、２つの中間電位電極２０ａ，２０ｂを設けることによって、半導体装置を実施の形態１よりもさらに高耐圧化することができる。
図示は省略するが、図９（ａ）の半導体装置の上面図は、中間電位電極が２つあることの除いて、図３と同様である。即ち、中間電位電極２０ａ，２０ｂは、チップ外周部にセル領域を囲むように配設される。中間電位電極２０ａ，２０ｂに中間電位を印加する中間電位印加手段は、チップ外周部の一部の領域に局所的に形成され、エミッタ電極１０とチャネルストッパ電極１２との間に接続した逆接続ダイオード２１１である。そして、中間電位電極２０ａ，２０ｂは、それぞれ逆接続ダイオード２１１のうちの所定のダイオードから引き出されたポリシリコンによって形成されている。逆接続ダイオード２１１から中間電位電極２０ａ，２０ｂを引き出す位置を調整することによって、中間電位電極２０ａ，２０ｂの電位を任意に設定することができる。なお、チップ外周部の逆接続ダイオード２１１が形成された領域の断面は、図４と同様である。
図１０は、実施の形態２に係る半導体装置に対し、２つの中間電位電極２０ａ，２０ｂを配設した例である。図１０は、中間電位電極が２つあることを除いて図５と同様であるので、同図の詳細な説明は省略する。
図１０の半導体装置においても、フィールド酸化膜１３上におけるフィールドプレート１４とフィールドプレート１５との間に、２つの中間電位電極２０ａ，２０ｂが設けられ、チップ外周部のｎ-ドリフト層１内で空乏層が延びやすくなるように、その下のシリコン基板表面よりも低い電位が与えられる。それにより、上で図９（ｂ）を用いて説明した効果と同様の効果が得られ、チップ外周部での降伏現象が生じにくくなるので、半導体装置を高耐圧化することができる。
図示は省略するが、図１０の半導体装置の上面図は、中間電位電極が２つあることの除いて、図６と同様である。即ち、中間電位電極２０ａ，２０ｂも、実施の形態１の中間電位電極２０と同様に、チップ外周部にセル領域を囲むように配設されている。また、中間電位電極２０ａ，２０ｂに中間電位を印加する中間電位印加手段は、チップ外周部の一部の領域に局所的に形成され、エミッタ電極１０とチャネルストッパ電極１２との間に接続した逆接続ダイオード２２１である。図１１に、逆接続ダイオード２２１が形成された部分の拡大図を示す。図１０は、図１１のＡ−Ａ線に沿った断面図に相当している。また、Ｂ−Ｂ線に沿った断面図は、図８と同様である。
図１１に示すように、中間電位電極２０ａ，２０ｂは、それぞれ逆接続ダイオード２２１のうちの所定のダイオードから引き出されたポリシリコンによって形成されている。つまり、中間電位電極２０ａ，２０ｂは、それぞれ逆接続ダイオード２２１のうちの所定の１段のダイオードに接続している。逆接続ダイオード２２１から中間電位電極２０ａ，２０ｂを引き出す位置を調整することによって、中間電位電極２０ａ，２０ｂの電位を任意に設定することができる。この構成においても、逆接続ダイオード２２１の降伏電圧を、エミッタ電極１０−チャネルストッパ電極１２間のシリコン基板内の降伏電圧よりも低い値に設定することによって、コレクタ−エミッタ間に過電圧が印加されるのを防止する、いわゆる過電圧保護機能が得られる。
以上のように、中間電位電極を複数個に増やすことにより、さらに半導体装置を高耐圧化することができる。また、モールド分極の影響や装置外部の電界からの影響を抑制する効果も高くでき、半導体装置の耐圧のさらなる安定化が可能である。また、中間電位印加手段は、チップ外周部の一部分に形成されているだけであるので、それ以外の部分におけるチップ外周部の幅を小さくすることができる。チップ外周部の幅を小さくしても中間電位電極の作用により高耐圧を得ることができるので、耐圧の劣化は抑えられる。即ち、耐圧を維持しつつ、半導体装置の高集積化および小型化にも寄与できる。
上の例では、複数個の中間電位電極２０ａ，２０ｂの両方に、それぞれの下方のシリコン基板表面よりも低い電位を与えたが、複数個の中間電位電極のうち少なくとも１つの中間電位電極（特に、最も低圧側のもの）の電位が、その真下の前記半導体基板表面の電位よりも低くなるように設定されていれば、空乏層の広がりを促進させる効果が得られる。
なお、本実施の形態のように中間電位電極を複数個設ける場合にも、空乏層の広がりを促進させたい場合には、フィールドプレート１４側に近づけて配置するとより効果的である。即ち、フィールドプレート１４とフィールドプレート１５との間の距離をＬとしたとき、最もフィールドプレート１４側の中間電位電極とフィールドプレート１４との間の距離は、Ｌ／（Ｎ−１）よりも小さいことが望ましい。
なお、以上の説明では、中間電位電極として中間電位電極２０ａ，２０ｂの２つを設けた例を示したが、必要に応じてその数をさらに増やしてもよい。その場合も、上記と同様の効果が得られる。
＜実施の形態４＞
実施の形態４では、中間電位印加手段の他の例を示す。図１２は、実施の形態４に係る半導体装置を示す図であり、チップ外周部における中間電位印加手段が形成された部分の拡大図である。実施の形態３に係る半導体装置に対し、中間電位印加手段２２として逆接続ダイオード２２１に代えて抵抗素子２２２を適用している。図１２において、図１１と同様の機能を有する要素には同一符号を付してある。抵抗素子２２２は、ポリシリコンで形成されており、チップ外周部の一部の領域に局所的に形成され、ゲート配線１９とチャネルストッパ電極１２との間に接続している。また、図１２のＡ−Ａ線およびＢ−Ｂ線に沿った断面図をそれぞれ図１３、図１４に示す。図１２、図１３、図１４から分かるように、実施の形態３との違いは、逆接続ダイオード２２１が、抵抗素子２２２に置き換わっている点のみである。
ゲート配線１９−チャネルストッパ電極１２間の電圧は、抵抗素子２２２によって保持され、図１２に示すように中間電位電極２０ａ，２０ｂは、それぞれ抵抗素子２２２の一部からから引き出されたポリシリコンによって形成されている。つまり、中間電位電極２０ａ，２０ｂは、抵抗素子２２２の一部に接続しており、ゲート配線１９−チャネルストッパ電極１２間の電圧を所定の比率で分圧した電圧が印加される。即ち、抵抗素子２２２は分圧手段として機能している。抵抗素子２２２内ではゲート配線１９−チャネルストッパ電極１２間で電位がほぼリニアに変化しており、抵抗素子２２２からから中間電位電極２０を引き出す位置を調整することにより、中間電位電極２０の電位を任意に設定することができる。
本実施の形態で、中間電位電極２０ａ，２０ｂにより得られる効果は上記実施の形態３と同様であるので、ここでの説明は省略する。また、ここでは抵抗素子２２２が、ゲート配線１９−チャネルストッパ電極１２間に接続された、いわゆる過電圧保護機能を有する構成を示したが、実施の形態１のようにエミッタ電極１０−チャネルストッパ電極１２間に中間電位印加手段としての抵抗素子が接続される構成であってもよく、同様の効果が得られる。
＜実施の形態５＞
図１５は本発明の実施の形態５に係る半導体装置の構成を示す図であり、縦型のＩＧＢＴチップの外周部を示している。同図において、図５に示したものと同様の機能を有する要素にはそれと同一符号を付してあるので、ここでのそれらの詳細な説明は省略する。
図１５右側部分のチップ外周部には、フィールド酸化膜１３下のｎ-ドリフト層１にｐ型のガードリング３０ａ，３０ｂが設けられている。ガードリング３０ａ，３０ｂを設けることで、チップ外周部のｎ-ドリフト層１における空乏層の延びが促進されるため高耐圧を得ることができる。
また図１６（ａ）は、本実施の形態に係る半導体装置のチップの上面図である。図１５に示したものと同様の機能を有する要素にはそれと同一符号を付してある。同図に示すように、ガードリング３０ａ，３０ｂは、チップ外周部にセル領域を囲むように配設されている。そして、チップ外周部の一部の領域に局所的に、ゲート配線１９とチャネルストッパ電極１２との間に接続し、逆向きに接続したダイオードが複数個直列に接続して構成される多段の逆接続ダイオードが形成されている（以下、この多段の逆接続ダイオードをまとめて「逆接続ダイオード３１」と称する）。また、逆接続ダイオード３１は、チップ外周部の一部の領域に局所的に形成されているので、チップ外周部におけるそれ以外の領域の幅を小さくすることができる。チップ外周部の幅を小さくしても、ガードリング３０a，３０ｂの作用によって耐圧は維持される。
しかし逆に言えば、チップ外周部の逆接続ダイオード３１が形成される領域の幅は、それ以外の領域よりも広くせざるを得ないケースが生じる。また、ガードリング３０ａ，３０ｂそれぞれの電位は、所定の耐圧を得ることができるようにその位置や電位を設定する必要がある。そのとき、当該ガードリング３０ａ，３０ｂの電位はその上方に位置する逆接続ダイオード３１の電位とマッチングさせる必要がある。
図１６（ｂ）は、図１６（ａ）における逆接続ダイオード３１が形成された部分の拡大図である。逆接続ダイオード３１は、フィールド酸化膜１３上に形成されたポリシリコンにｐ型領域とｎ型領域とを交互に配設することで構成されている。逆接続ダイオード３１が形成された部分の下方およびその近傍には、ガードリング３０ａ，３０ｂと交差しない略平行なライン状であり、ガードリング３０ａ，３０ｂと同じ導電型のｐ型不純物領域３２が局所的に形成されている。つまり、ｐ型不純物領域３２は逆接続ダイオード３１の下を横断している。ｐ型不純物領域３２は、ガードリング３０ａ，３０ｂのように環状ではなく、有限長のライン形状を有している。上記の図１５は、図１６（ｂ）のＡ−Ａ線に沿った断面図に相当している。また、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面図をそれぞれ図１７，図１８に示す。図１７，図１８においても、図１５，図１６（ｂ）に示したものと同様の機能を有する要素にはそれと同一符号を付してある。
チップ外周部の逆接続ダイオード３１が形成される領域の幅は、それ以外の領域よりも広くなっているので、ガードリング３０ａ，３０ｂの電位とその上方の逆接続ダイオード３１の電位とをマッチングさせるためには、図１６（ｂ）に示すようにガードリング３０ａとガードリング３０ｂとの間隔を、逆接続ダイオード３１が形成される領域で広くする必要がある。このときｐ型不純物領域３２が存在しないと、逆接続ダイオード３１近傍の領域（図１８）では、ガードリング３０ａとガードリング３０ｂとの間隔が広くなり、その部分で空乏層の充分に延びず、電界集中が発生してしまう。本実施の形態では、ガードリング３０ａとガードリング３０ｂとの間隔が広くなる逆接続ダイオード３１近傍の領域に、ガードリング３０ａとガードリング３０ｂとの間にライン状のｐ型不純物領域３２を設けることによって、その領域で空乏層が延びやすくしている。それにより逆接続ダイオード３１近傍での電界集中は緩和されるので、チップ外周部は高耐圧化される。
逆接続ダイオード３１の真下の領域（図１７）では、逆接続ダイオード３１がフィールドプレートとして機能するので、ガードリング３０ａとガードリング３０ｂとの間隔が広くても空乏層は比較的広がりやすく、電界集中の発生は抑制されている。但し、本実施の形態のようにｐ型不純物領域３２を逆接続ダイオード３１の真下にも形成することにより、当該ｐ型不純物領域３２の電位が安定するので、より安定した耐圧を得ることができる。
なお、本実施の形態に係るｐ型不純物領域３２は、従来の半導体装置の形成方法におけるガードリングの形成工程において、パターン形状を変えることで形成可能である。また、逆接続ダイオード３１は、従来の半導体装置の形成方法における逆接続ダイオードの形成工程において、パターン形状を変更することで形成可能である。つまり、従来の半導体装置の製造方法からの工程数の増加は伴わない。
また、上の説明においては、２つのガードリング３０ａ，３０ｂの間に、１つのｐ型不純物領域３２を設ける構成を示したが、本発明の構成はこれに限定されるものではない。必要に応じてガードリングおよびｐ型不純物領域の数や位置を変更してもよい。以下にその例を示す。
例えば図１９〜図２１は、ガードリング３０ａ，３０ｂの間に、２つのｐ型不純物領域３２ａ，３２ｂを配設した例である。図１９は、チップ外周部の逆接続ダイオード３１が形成された部分の拡大図であり、図２０、図２１は、それぞれ図１９のＡ−Ａ線，Ｂ−Ｂ線に沿った断面図を示している。これらの図において、図１５〜図１８に示したものと同様の機能を有する要素にはそれと同一符号を付してある。ｐ型不純物領域３２ａ，３２ｂはそれぞれ、ガードリング３０ａ、３０ｂと交差しない略平行なライン状であり、逆接続ダイオード３１の下方および近傍に局所的に形成されている。例えばチップ外周部における逆接続ダイオード３１の形成領域の幅を広くしたり、ガードリングの数を減らしたことによって、逆接続ダイオード３１近傍のガードリングの間隔が特に広がる場合には、このようにガードリング間に複数のｐ型不純物領域を設けるとよい。
また例えば、図２２〜図２４は、３本のガードリング３０ａ，３０ｂ，３０ｃを設けた場合の例である。図２２は、チップ外周部の逆接続ダイオード３１が形成された部分の拡大図であり、図２３、図２４は、それぞれ図２２のＡ−Ａ線，Ｂ−Ｂ線に沿った断面図を示している。これらの図においても、図１５〜図１８に示したものと同様の機能を有する要素にはそれと同一符号を付してある。ガードリング３０ａとガードリング３０ｂとの間には逆接続ダイオード３１ａを設け、ガードリング３０ｂとガードリング３０ｃとの間にｐ型不純物領域３２ｂを配設している。ｐ型不純物領域３２ａ，３２ｂはいずれもガードリング３０ａ，３０ｂ，３０ｃと略平行なライン形状を有しており、逆接続ダイオード３１の下方および近傍に局所的に形成されている。ガードリングの数を増やした場合には、このように各ガードリング間にそれぞれｐ型不純物領域を設ければ、各ガードリング間における空乏層の延びが促進されて電界集中の発生が抑えられる。
また、以上の例では、ガードリングとガードリングの間にライン状のｐ型不純物領域を設ける構成を示したが、例えば図１７におけるｐ+分離ウェル６とガードリング３０ａとの間や、チャネルストッパ層１１とガードリング３０ｂとの間に、ガードリングと略平行のライン状のｐ型不純物領域を形成してもよい。
また、本実施の形態では、逆接続ダイオード３１が形成された領域にｐ型不純物領域３２を局所的に設けたが、例えば逆接続ダイオード３１に代えて抵抗素子（例えば図１２に示したようなポリシリコンの抵抗素子）などを使用した場合にも適用可能である。その場合も抵抗素子内の電位分布とマッチングするようにガードリングの位置を定め、ガードリングの間隔が広くなった部分に、ライン状のｐ型不純物領域を形成すればよい。
＜実施の形態６＞
図２５は本発明の実施の形態６に係る半導体装置の構成を示す図であり、縦型のＩＧＢＴチップの外周部における逆接続ダイオード３１が形成された部分の拡大図を示している。また図２５におけるＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面図をそれぞれ図２６，図２７，図２８に示す。これらの図において、図１６〜図１８に示したものと同様の機能を有する要素にはそれと同一符号を付してある。
ガードリング３０ａ，３０ｂは、チップ外周部にセル領域を囲むように配設されている。そして、チップ外周部の一部の領域に局所的に、ゲート配線１９とチャネルストッパ電極１２との間に接続し、互いに直列に接続した多段の逆接続ダイオード３１が設けられている。逆接続ダイオード３１は、チップ外周部の一部の領域に局所的に形成されているので、チップ外周部におけるそれ以外の領域の幅を小さくすることができ、半導体装置の高集積化および小型化に寄与できる。
しかし実施の形態５でも説明したように、チップ外周部の逆接続ダイオード３１が形成される領域の幅は、それ以外の領域よりも広くせざるを得ないケースが生じる。そして、ガードリング３０ａ，３０ｂの電位はその上方に位置する逆接続ダイオード３１の電位とマッチングさせるためには、図２５に示すようにガードリング３０ａとガードリング３０ｂとの間隔を、逆接続ダイオード３１が形成される領域で広くする必要がある。
本実施の形態では、ガードリング３０ａとガードリング３０ｂとの間隔が広くなっている部分で、逆接続ダイオード３１の幅を広くしている。即ち、図２５に示すように、逆接続ダイオード３１における、ガードリング３０ａとガードリング３０ｂとの間の上方に位置するダイオードの幅を広くし、当該幅方向に突出させている。逆接続ダイオード３１の幅が広いダイオードそれぞれの形状は、図２５の如く平面視で前記ガードリングと交差しない略平行なライン形状になっている。
一般に、図２７や図２８のようにガードリングの間隔が広くると、その部分で空乏層の充分に延びず、電界集中が発生しやすくなるが、図２７に示す逆接続ダイオード３１の真下の領域では、逆接続ダイオード３１がフィールドプレートとして機能するので、ガードリング３０ａとガードリング３０ｂとの間隔が広くても空乏層は比較的広がりやすく、電界集中の発生は抑制される。さらに図２８に示す領域においても、ガードリング３０ａとガードリング３０ｂとの間で、逆接続ダイオード３１の幅が広い部分が、フィールドプレートとして機能するので、電界集中の発生は抑制される。また、ガードリング３０ａ，３０ｂの電位は逆接続ダイオード３１の電位分布にマッチングしており、且つ、逆接続ダイオード３１の幅が広いダイオードそれぞれの形状が、平面視で前記ガードリングと略平行なライン状であるので、各ダイオードの電位はその下方の基板表面とほぼ同様になり、フィールドプレートとして適切な電位分布が得られる。
図２９は、逆接続ダイオード３１の幅が広い部分の、当該幅の方向に突出した部分の形状の例を示す図である。逆接続ダイオード３１の幅の方向に突出した部分の形状は、ガードリング３０ａとガードリング３０ｂの間の領域の形状に合わせて、図２９（ａ）のようにテーパー状にするとよい。あるいは、図２９（ｂ）のようにガードリング３０ａの形状に合わせた扇形にしてもよい。図２９（ａ）、図２９（ｂ）いずれの場合も、各ダイオードが平面視で前記ガードリングと略平行に配置されるので、フィールドプレートとして適切な電位分布が得られる。

なお、本実施の形態に係る逆接続ダイオード３１は、従来の半導体装置の形成方法における逆接続ダイオードの形成工程において、パターン形状を変更することで形成可能である。つまり、従来の半導体装置の製造方法からの工程数の増加は伴わない。
＜実施の形態７＞
実施の形態７では、チップ外周部における逆接続ダイオード下方のガードリングの幅を適切化する。図３０は、縦型のＩＧＢＴチップの外周部における逆接続ダイオード３１が形成された部分の拡大図を示している。３本のガードリング３０ａ，３０ｂ，３０ｃが、セル領域を囲むように配設されている。そして、チップ外周部の一部の領域に局所的に、ゲート配線１９とチャネルストッパ電極１２との間に接続し、逆向きに接続したダイオードが複数個直列に接続して構成される多段の逆接続ダイオード３１が設けられている。
図３１は本実施の形態を説明するための図である。図３１（ａ）は、図３０のＡ−Ａ断面図に相当し、図３１（ｂ）は、当該断面でのシリコン基板表面における電界分布を示している。図３１（ｂ）中に示す符号Ｗ，Ｘ，Ｙ，Ｚは、それぞれ図３１（ａ）中に示した点Ｗ（フィールドプレート１４の高圧側エッジ部），Ｘ（ガードリング３０ａの高圧側エッジ部），Ｙ（ガードリング３０ｂの高圧側エッジ部），Ｚ（ガードリング３０ｃの高圧側エッジ部）に対応している。図３１（ａ）のように、ガードリング３０ａ，３０ｂ，３０ｃの幅が広い場合、図３１（ｂ）に示すように、点Ｘ，Ｙ，Ｚにおいて大きな電界のピーク（電界集中）が発生する。
ガードリング３０ａ，３０ｂ，３０ｃはその抵抗値が低いので、その内部では電位がほぼ均一になる。即ちガードリング３０ａ，３０ｂ，３０ｃの幅ＷGの間で電位の変化はほとんど無い。一方、逆接続ダイオード３１では、各ダイオードがゲート配線１９−チャネルストッパ電極１２間の電圧を分担して保持しているので、幅ＷGの間で逆接続ダイオード３１には電位差ＶDが生じる。図３１（ａ）のように幅ＷGが大きくなると電位差ＶDが大きくなり、各ガードリング３０ａ，３０ｂ，３０ｃの低圧側では逆接続ダイオード３１の電位とマッチングするが、高圧側ではマッチングしなくなる。その結果、図３１（ｂ）に示すように、点Ｘ，Ｙ，Ｚにおいて大きな電界のピーク（電界集中）が発生する。
そこで、本実施の形態では、図３２（ａ）のように、逆接続ダイオード３１の下方でガードリング３０ａ，３０ｂ，３０ｃの幅ＷGを小さくする。幅ＷGを小さくするとその間の逆接続ダイオード３１における電位差ＶDも小さくなるので、各ガードリング３０ａ，３０ｂ，３０ｃの高圧側での逆接続ダイオード３１の電位とのアンマッチは緩和される。その結果図３２（ｂ）に示すように、点Ｘ，Ｙ，Ｚにおける電界のピークが小さくなり、チップ外周部の高耐圧化を図ることができる。
本発明者は、耐圧４００〜８００Ｖ程度、フィールド酸化膜１．０μｍ程度、ガードリング２〜６本程度の条件で半導体装置の耐圧シミュレーションを行い、電位差ＶDが６０Ｖを超えると、極度に耐圧が劣化するという結果を得た。つまり、ゲート配線１９−チャネルストッパ電極１２間の電圧（≒エミッタ−コレクタ間電圧）が最大値になった場合でも、電位差ＶDが６０Ｖを超えないように幅ＷGを設定すればよい。本実施の形態に係る半導体装置は、逆接続ダイオード３１による過電圧保護機能を有しているので、ゲート配線１９−チャネルストッパ電極１２間電圧の最大値は、逆接続ダイオード３１の降伏電圧に相当する。即ち、ゲート配線１９とチャネルストッパ電極１２との間に逆接続ダイオード３１の降伏電圧が印加されたときに、各ガードリングの上方に位置するダイオードが保持する電圧ＶDが６０Ｖ以下であるように、ガードリング幅ＷGを定めることによって耐圧の劣化を抑制することができる。
＜実施の形態８＞
実施の形態８では、ガードリングの上方に形成される逆接続ダイオードの構造を適切化する。図３３は、本実施の形態に係る半導体装置の構成を示す図であり、実施の形態７で示した図３０のＡ−Ａ断面に相当する。図３３に示すように、逆接続ダイオード３１において、ガードリング３０ａ，３０ｂ，３０ｃの上方には、それぞれｎ型領域３３ａ，３３ｂ，３３ｃのみが形成される。言い換えれば、逆接続ダイオード３１中のｐｎ接合が、ガードリング３０ａ，３０ｂ，３０ｃの上方に位置しないようになっている。
実施の形態７でも述べたように、ガードリング３０ａ，３０ｂ，３０ｃそれぞれの上方における逆接続ダイオード３１内の電位差ＶDが小さいほど、ガードリング３０ａ，３０ｂ，３０ｃの高圧側エッジ（点Ｘ，Ｙ，Ｚ）における電界のピークを小さくすることができる。
逆接続ダイオード３１において、電位差が生じるのは主にｐｎ接合部であり、それぞれのｎ型領域３３ａ，３３ｂ，３３ｃ内ではほぼ一定の電位となる。本実施の形態では、逆接続ダイオード３１において、ガードリング３０ａ，３０ｂ，３０ｃの上方には、それぞれｎ型領域３３ａ，３３ｂ，３３ｃのみが形成されているので、ガードリング３０ａ，３０ｂ，３０ｃそれぞれの上方における逆接続ダイオード３１内の電位差ＶDは、極めて小さい。従って、ガードリング３０ａ，３０ｂ，３０ｃの高圧側エッジ（点Ｘ，Ｙ，Ｚ）における電界のピークを小さくすることができ、チップ外周部の高耐圧化を図ることができる。従って、チップ外周部の幅を狭くすることが可能になり、半導体装置の高集積化および小型化に寄与できる。
また、図３３では、ガードリング３０ａ，３０ｂ，３０ｃの幅ＷGと、その上方に形成された逆接続ダイオード３１のｎ型領域３３ａ，３３ｂ，３３ｃの長さＬNを同じ大きさにした例を示したが、図３４の如く、長さＬNを幅ＷGよりも大きくし、且つ、ガードリング３０ａ，３０ｂ，３０ｃの上方のｎ型領域をそれぞれ当該ガードリング３０ａ，３０ｂ，３０ｃの上方から高圧側に突出させてもよい。ガードリング３０ａ，３０ｂ，３０ｃ上方のｎ型領域３３ａ，３３ｂ，３３ｃを、それぞれ点Ｘ，Ｙ，Ｚ上に延在させることで、当該ｎ型領域３３ａ，３３ｂ，３３ｃが一般的なフィールドプレートと同様に機能し、当該点Ｘ，Ｙ，Ｚにおける電界のピークをさらに小さくすることができる。
なお、本実施の形態に係る逆接続ダイオード３１は、従来の半導体装置の形成方法における逆接続ダイオードの形成工程において、パターン形状を変更することで形成可能である。つまり、従来の半導体装置の製造方法からの工程数の増加は伴わない。
実施の形態１に係る半導体装置の構成および、当該半導体装置のチップ外周部の電界分布を示す図である。 実施の形態１に係る半導体装置のチップの上面図である。 実施の形態１に係る半導体装置のチップの上面図である。 実施の形態１に係る半導体装置の構成を示す図である。 実施の形態２に係る半導体装置の構成を示す図である。 実施の形態２に係る半導体装置のチップの上面図である。 実施の形態２に係る半導体装置のチップの上面図である。 実施の形態２に係る半導体装置の構成を示す図である。 実施の形態３に係る半導体装置の構成および、当該半導体装置のチップ外周部の電界分布を示す図である。 実施の形態３に係る半導体装置の構成を示す図である。 実施の形態３に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態４に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態４に係る半導体装置の構成を示す図である。 実施の形態４に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置のチップの上面図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態５に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態５に係る半導体装置の構成を示す図である。 実施の形態６に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態６に係る半導体装置の構成を示す図である。 実施の形態６に係る半導体装置の構成を示す図である。 実施の形態６に係る半導体装置の構成を示す図である。 実施の形態６に係る逆接続ダイオードの形状を説明するための図である。 実施の形態７に係る半導体装置における逆接続ダイオードが形成された部分の拡大上面図である。 実施の形態７に係る半導体装置の構成および、当該半導体装置のチップ外周部の電界分布を示す図である。 実施の形態７に係る半導体装置の構成および、当該半導体装置のチップ外周部の電界分布を示す図である。 実施の形態８に係る半導体装置の構成を示す図である。 実施の形態８に係る半導体装置の構成を示す図である。
符号の説明
１ ｎ-ドリフト層、２ ｎ+バッファ層、３ ｐ+コレクタ領域、４ コレクタ電極、５ ｐベース領域、６ ｐ+分離ウェル、７ ｎ+エミッタ領域、８ ゲート酸化膜、９ ゲート電極、１０ エミッタ電極、１１ チャネルストッパ層、１２ チャネルストッパ電極、１３ フィールド酸化膜、１４，１５ フィールドプレート、１６ 層間絶縁膜、１９ ゲート配線、２０，２０ａ，２０ｂ 中間電位電極、２１，２２ 中間電位印加手段、３０ ガードリング、３０ａ〜３０ｃ ガードリング、３１，２１１，２２１ 逆接続ダイオード、３２ ｐ型不純物領域、３３ａ〜３３ｃ、ｎ型領域、２２２ 抵抗素子。

Claims (5)

  1. 半導体基板に形成された半導体素子と、
    前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、
    前記外周構造は、
    当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、
    前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、
    前記第１電極より内側の前記絶縁膜上の一部の領域に局所的に形成され、前記第１電極と前記外周構造より内側の前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、
    前記半導体基板に前記半導体素子を囲むように形成されたガードリングと、
    前記半導体基板における前記逆接続ダイオードの近傍を含む領域に局所的に形成され、ライン形状を有する、前記ガードリングと同じ導電型の不純物領域とを備える
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記不純物領域は、前記逆接続ダイオードの下方を横断するライン形状を有している
    ことを特徴とする半導体装置。
  3. 半導体基板に形成された半導体素子と、
    前記半導体素子の周囲に設けられた外周構造とを有する半導体装置であって、
    前記外周構造は、
    当該外周構造の外周部に形成され、前記半導体基板に電気的に接続した第１電極と、
    前記半導体素子の形成領域と前記第１電極との間の前記半導体基板上に形成された絶縁膜と、
    前記第１電極より内側の前記絶縁膜上の一部の領域に局所的に形成され、前記第１電極と前記外周構造より内側の前記半導体素子における前記半導体基板上で最も外側に配設された第２電極との間に接続した多段の逆接続ダイオードと、
    前記半導体基板に前記半導体素子を囲むように形成されたガードリングとを備え、
    前記多段の逆接続ダイオードにおいて、前記ガードリングが形成されていない領域上方のダイオードは、前記ガードリングが形成された領域上方のダイオードよりも幅が広く、前記幅方向に突出している
    ことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記多段の逆接続ダイオードにおいて、前記幅方向に突出した部分の形状は、平面視でテーパー状である
    ことを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置であって、
    前記多段の逆接続ダイオードにおいて、前記幅方向に突出した部分の形状は、平面視で扇形である
    ことを特徴とする半導体装置。
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