TW202038424A

TW202038424A - 靜電放電防護元件

Info

Publication number: TW202038424A
Application number: TW108112430A
Authority: TW
Inventors: 洪慈憶
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-04-10
Filing date: 2019-04-10
Publication date: 2020-10-16
Also published as: TWI678790B

Abstract

一種靜電放電防護元件，包括：基底、高壓N井區與高壓P井區。基底具有第一區與第二區，第二區環繞所述第一區。高壓N井區配置於基底上，高壓P井區配置於高壓N井區上。第一區配置於高壓N井區上，包括具有第一導電型的第一摻雜區、具有第二導電型且環繞第一摻雜區的第二摻雜區、具有第一導電型且環繞第二摻雜區的第三摻雜區。第二區配置於高壓P井區上，包括具有第二導電型的多個第四摻雜區與具有第一導電型的第五摻雜區。多個第四摻雜區間隔排列並環繞第一區，第五摻雜區環繞第一區與多個第四摻雜區中的每一者。

Description

靜電放電防護元件

本發明是有關於一種半導體裝置，且特別是有關於一種具有靜電放電防護功能的靜電放電防護元件。

以三井製程(Triple Well Process)設計的高壓靜電放電（Electrostatic Discharge，ESD）元件已被廣泛應用。應用於高壓靜電放電防護的元件中，高壓MOSFET (Metal-Oxide- Semiconductor Field-Effect Transistor)元件通常具有低導通電阻（Rdson）特性，因此在靜電放電事件期間，靜電放電電流可能集中在元件表面或汲極邊緣，導致高電流和高電場物理性地破壞元件的接面區域。並且，基於低導通電阻（Rdson）要求，在高壓製程上一般不會因靜電放電防護性能而改變表面或橫向佈局設計規則(Design Rule)。然而，高壓靜電放電元件的靜電放電防護性能通常取決於總寬度、表面和橫向佈局設計規則。

在靜電放電防護性能上，高壓靜電放電元件一般具有高崩潰電壓(Breakdown Voltage)，但高壓靜電放電元件的觸發電壓（Trigger Voltage）通常比崩潰電壓高很多。因此在靜電放電事件期間，在高壓靜電放電元件被觸發以進行靜電放電防護之前，受保護的元件或內部電路通常具有損壞風險。習知技術設計額外的靜電放電檢測電路以降低觸發電壓，但靜電放電檢測電路會增加佈局面積。另一方面，在製程上增加額外光罩與步驟以降低觸發電壓的方式將提高製造成本。

有鑒於此，本發明提供一種半導體裝置，可利用現有的三井製程製作出具有低觸發電壓、高承受電流、小佈局面積的靜電放電保護元件。

本發明的實施例提供一種靜電放電防護元件，其中靜電放電防護元件包含但不限於基底、高壓N井區與高壓P井區。基底具有第一區與第二區，第二區環繞第一區，基底具有第一導電型。高壓N井區具有第二導電型且配置於基底上，高壓P井區具有第一導電型且配置於高壓N井區上。第一區配置於高壓N井區上，第一區包括第一摻雜區、第二摻雜區與第三摻雜區。第一摻雜區具有第一導電型，第二摻雜區具有第二導電型且環繞第一摻雜區，第三摻雜區具有第一導電型且環繞第二摻雜區。第二區配置於高壓P井區上，第二區包括多個第四摻雜區與第五摻雜區。多個第四摻雜區具有第二導電型，多個第四摻雜區間隔排列並環繞第一區。第五摻雜區具有第一導電型，第五摻雜區環繞第一區與多個第四摻雜區中的每一者。

基於上述，本發明提出一種具低觸發電壓的靜電放電防護元件。在高壓N井區中的P+摻雜區外側配置具環狀結構的N+摻雜區與P+摻雜區，並在環繞高壓N井區的高壓P井區中配置多個被P+摻雜區環繞且間隔排列的N+摻雜區，以在靜電放電路徑中提供多個寄生雙極性電晶體，進一步降低靜電放電防護元件的觸發電壓，並提升靜電放電防護能力。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下實施例中，是以第一導電型為P型，第二導電型為N型為例來說明之，但不用以限定本發明。在另一實施例中，第一導電型可為N型，第二導電型可為P型。

圖1為依據本發明一實施例所繪示的一種靜電防護電路的簡化上視圖。圖2為沿圖1的剖面線A-A’所繪示的剖面示意圖。圖3為沿圖1的B-B’線所繪示的剖面示意圖。

請同時參照圖1、圖2與圖3。在一實施例中，靜電放電防護元件10包括基底110、高壓N井區120、高壓P井區130、第一摻雜區141、第二摻雜區142、第三摻雜區143、第四摻雜區144、第五摻雜區145、場氧化區150與多晶矽區160。

在一實施例中，基底110為具有第一導電型的P型矽基底。基底110具有第一區A1與第二區A2，且第二區A2環繞第一區A1，如圖1所示。在另一實施例中，基底也可以是P型磊晶層(P-epi)。

在一實施例中，高壓N井區120配置於基底110上，高壓P井區130配置於高壓N井區120上。在一實施例中，高壓N井區120為具有第二導電型之摻雜區，高壓P井區130為具有第一導電型之摻雜區。在一實施例中，高壓N井區120 可以是N型磊晶層(N-epi)、單層N型埋層(N+ buried layer)或由多層N型埋層(multiple N+ buried layer) 堆疊構成，而高壓P井區130 可以是P型井(P type well)、P型埋層(P+ buried layer)或P型低摻雜區(P- implant)。

第一區A1配置於高壓N井區120上。第一區A1包括第一摻雜區141、第二摻雜區142、第三摻雜區143。請參照圖1，第一摻雜區141為具有第一導電型的高濃度摻雜區(P+)。第二摻雜區142為具有第二導電型的高濃度摻雜區(N+)，且第二摻雜區142環繞第一摻雜區141。第三摻雜區143為具有第一導電型的高濃度摻雜區(P+)，且第三摻雜區143環繞第二摻雜區142。參照圖2與圖3，第一摻雜區141、第二摻雜區142與第三摻雜區143電性連接至電源正極。

第二區A2配置於高壓P井區130上。第二區A2包括多個第四摻雜區144與第五摻雜區145。請參照圖1，多個第四摻雜區144為具有第二導電型的高濃度摻雜區(N+)，多個第四摻雜區144間隔排列並環繞第一區A1。多個第四摻雜區144具有相同尺寸，舉例來說，圖1上下兩側的多個第四摻雜區144具有相同的寬度a，圖1左右兩側的多個第四摻雜區144具有相同的寬度x，在一實施例中，寬度a與寬度x例如是7.2μm。在另一實施例中，寬度a也可以不等於寬度x，視實際設計需求而定。多個第四摻雜區144在相同排列方向的間隔距離相同。舉例來說，圖1上下兩側的多個第四摻雜區彼此之間的間隔距離為間距c，圖1左右兩側的多個第四摻雜區彼此之間的間隔距離為間距z，在一實施例中，間距c與間距z例如是1.2μm。在另一實施例中，間距c也可以不等於間距z，視實際設計需求而定。此外，雖然圖1上下兩側各具有4個第四摻雜區144，而圖1左右兩側各具有8個第四摻雜區144，但本發明並未限制多個第四摻雜區144的實際配置方式，視實際設計需求而定。第五摻雜區145為具有第一導電型的高濃度摻雜區(P+)。第五摻雜區145環繞第一區A1，並且第五摻雜區145也環繞多個第四摻雜區144中的每一個。參照圖2與圖3，第四摻雜區144與第五摻雜區145電性連接至電源負極。

必須說明的是，圖2與圖3的差異在於，剖面線A-A’包括圖1上下兩側的多個第四摻雜區144與第五摻雜區145，而剖面線B-B’僅包含上下兩側的第五摻雜區145。此外，前文所述第一摻雜區141、第二摻雜區142、第三摻雜區143、第四摻雜區144與第五摻雜區145為高濃度摻雜區乃是指其摻雜濃度高於基底110、高壓N井區120與高壓P井區130的摻雜濃度。

參照圖2與圖3，靜電放電防護元件10更包括場氧化區150與多晶矽區160。場氧化區150配置在第三摻雜區143與第五摻雜區145之間。多晶矽區160配置在場氧化區150上，多晶矽區160電性連接至電源正極，多晶矽可以由單層多晶矽(single-poly)製程或者雙層多晶矽(double-poly)製程製作，本發明不限於此。

圖4為沿圖1的剖面線A-A’所繪示的剖面示意圖的等效電路圖。參照圖4，圖4顯示靜電放電防護元件10在剖面線A-A’中的等效電路，等效電路包括寄生雙極性電晶體B1-B10。以圖4左側為例，第二摻雜區142(N+)、高壓N井區120、高壓P井區130以及第四摻雜區144(N+)構成寄生雙極性電晶體B1，其中寄生雙極性電晶體B1屬於NPN電晶體。第三摻雜區143(P+)、高壓N井區120、高壓P井區130以及第五摻雜區145(P+)構成兩個寄生雙極性電晶體B2與B3，其中寄生雙極性電晶體B2與B3屬於PNP電晶體。參照圖1與圖4，第五摻雜區145包括遠離A1側與靠近A1側的部分，遠離A1側的第五摻雜區145成為寄生雙極性電晶體B2的集極，靠近A1側的第五摻雜區145成為寄生雙極性電晶體B3的集極。相似地，第一摻雜區141(P+)、高壓N井區120、高壓P井區130以及第五摻雜區145(P+)構成兩個寄生雙極性電晶體B4與B5，其中寄生雙極性電晶體B4與B5屬於PNP電晶體。參照圖1與圖4，第五摻雜區145包括遠離A1側與靠近A1側的部分，靠近A1側的第五摻雜區145成為寄生雙極性電晶體B4的集極，遠離A1側的第五摻雜區145成為寄生雙極性電晶體B5的集極。以此類推，圖4右側的寄生雙極性電晶體B6-B10如前文所述，不再贅述。

圖5為圖4的等效電路的簡化圖。同時參照圖4與圖5，寄生雙極性電晶體B1與寄生雙極性電晶體B6可以等效為寄生雙極性電晶體NPN1，寄生雙極性電晶體B2-5與寄生雙極性電晶體B7-10可以等效為寄生雙極性電晶體PNP2-5。也就是說，靜電放電防護元件10可以等效為包括寄生雙極性電晶體NPN1以及寄生雙極性電晶體PNP2-5的等效電路，換句話說，當從電源正極到電源負極提供一靜電放電源時，靜電放電防護元件10可藉由寄生雙極性電晶體NPN1以及寄生雙極性電晶體PNP2-5導通後所產生多條靜電放電路徑進行靜電電流的洩放。相較於習知技術，寄生雙極性電晶體NPN1與寄生雙極性電晶體PNP2-5可進一步降低靜電放電防護元件10的觸發電壓(Trigger Voltage)以及導通電阻，並提升靜電放電的防護能力。

圖6為沿圖1的剖面線B-B’所繪示的剖面示意圖的等效電路圖。與圖4相似，圖6顯示靜電放電防護元件10在剖面線B-B’中的等效電路。參照圖6，剖面線B-B’中的等效電路包括寄生雙極性電晶體B11-B14。以圖6左側為例，第三摻雜區143(P+)、第二摻雜區142(N+)與高壓N井區120、高壓P井區130與第五摻雜區145(P+)構成寄生雙極性電晶體B11。第一摻雜區141(P+)、第二摻雜區142(N+)與高壓N井區120、高壓P井區130與第五摻雜區145(P+)構成寄生雙極性電晶體B12，其中寄生雙極性電晶體B11與B12屬於PNP電晶體。以此類推，圖4右側的寄生雙極性電晶體B13-B14如前文所述，不再贅述。

綜上所述，本發明提出一種具低觸發電壓的靜電放電防護元件。在高壓N井區中的P+摻雜區外側配置具環狀結構的N+摻雜區與P+摻雜區，並在環繞高壓N井區的高壓P井區中配置多個被P+摻雜區環繞且間隔排列的N+摻雜區，以在靜電放電路徑中提供多個寄生雙極性電晶體，進一步降低靜電放電防護元件的觸發電壓，並提升靜電放電防護能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:靜電放電防護元件 110:基底 120:高壓N井區 130:高壓P井區 141:第一摻雜區 142:第二摻雜區 143:第三摻雜區 144:第四摻雜區 145:第五摻雜區 150:場氧化區 160:多晶矽區 A1:第一區 A2:第二區 B1-B14、NPN1、PNP2、PNP3、PNP4、PNP5:寄生雙極性電晶體 A-A’、B-B’:剖面線 a、b、x、y:寬度 c、z:間距

圖1為依據本發明一實施例所繪示的一種靜電防護電路的簡化上視圖。圖2為沿圖1的剖面線A-A’所繪示的剖面示意圖。圖3為沿圖1的剖面線B-B’所繪示的剖面示意圖。圖4為沿圖1的剖面線A-A’所繪示的剖面示意圖的等效電路圖。圖5為圖4的等效電路的簡化圖。圖6為沿圖1的剖面線B-B’所繪示的剖面示意圖的等效電路圖。

10:靜電放電防護元件

141:第一摻雜區

142:第二摻雜區

143:第三摻雜區

144:第四摻雜區

145:第五摻雜區

A1:第一區

A2:第二區

A-A’、B-B’:剖面線

a、b、x、y:寬度

c、z:間距

Claims

一種靜電放電防護元件，包括：基底，具有第一區與第二區，所述第二區環繞所述第一區，所述基底具有第一導電型；高壓N井區，具有第二導電型且配置於所述基底上；以及高壓P井區，具有所述第一導電型且配置於所述高壓N井區上；其中所述第一區配置於所述高壓N井區上，包括：第一摻雜區，具有所述第一導電型；第二摻雜區，具有所述第二導電型且環繞所述第一摻雜區；以及第三摻雜區，具有所述第一導電型且環繞所述第二摻雜區，其中所述第二區配置於所述高壓P井區上，包括：多個第四摻雜區，具有所述第二導電型，所述多個第四摻雜區間隔排列並環繞所述第一區；以及第五摻雜區，具有所述第一導電型，所述第五摻雜區環繞所述第一區與所述多個第四摻雜區中的每一者。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述多個第四摻雜區具有相同尺寸。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述多個第四摻雜區在相同排列方向上的間隔距離相同。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一摻雜區、所述第二摻雜區與所述第三摻雜區電性連接至電源正極，所述第四摻雜區與所述第五摻雜區電性連接至電源負極。
如申請專利範圍第1項所述的靜電放電防護元件，更包括：場氧化區，配置在所述第三摻雜區與所述第五摻雜區之間；以及多晶矽區，配置在所述場氧化區上，所述多晶矽區電性連接至電源正極。
如申請專利範圍第5項所述的靜電放電防護元件，其中所述多晶矽區是單多晶矽或雙多晶矽。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述基底是P型矽基底或P型磊晶層。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述高壓N井區是N型磊晶層、單個N型埋層或多個N型埋層，且所述高壓P井區是P型井、P型埋層或P型低摻雜區。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一導電型與所述第二導電型的電性相反。
如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一摻雜區、所述第二摻雜區、所述第三摻雜區、所述第四摻雜區與所述第五摻雜區的摻雜濃度高於所述基底、所述高壓N井區與所述高壓P井區的摻雜濃度。