TWI566376B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種用作靜電放電防護裝置的半導體裝置及其製造方法。

半導體裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦等等之元件中。隨著應用的增加，對於半導體裝置的需求也趨向較小的尺寸、較大的電路密度。在近幾十年間，半導體業界持續縮小半導體裝置的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

近年節省能源IC為半導體裝置發展重點之一，能源管理IC常用LDMOS或EDMOS作為開關。舉例來說，為了提高半導體裝置例如橫向雙擴散金屬氧化半導體(LDMOS)或延伸汲極金屬氧化半導體(EDMOS)的崩潰電壓(breakdown voltage；BVdss)，一種方法係降低汲極區的摻雜濃度或增加漂移長度。

靜電放電(ESD)係不同物體與靜電電荷累積之間靜電電荷轉移的現象。ESD發生的時間非常的短暫，只在幾個奈米 秒的程度之內。ESD事件中產生非常高的電流，且電流值通常係幾安培。因此，一旦ESD產生的電流流過半導體裝置，半導體裝置通常會由於高能量的密度而被損壞。故當藉由機械、人體在半導體裝置中產生靜電電荷時，ESD防護裝置必須提供放電路徑以避免半導體裝置受到損壞。

本發明係有關於一種半導體裝置，具有靜電放電防護效能。

根據一實施例，提出一種半導體裝置，其包括一半導體基底、一閘結構、一第一摻雜接觸區、一第二摻雜接觸區及一第三摻雜接觸區。閘結構具有相對的一第一閘側邊與一第二閘側邊，並配置在半導體基底上。第一摻雜接觸區具有一第一導電型，並形成於閘結構之第一閘側邊上的半導體基底中。第二摻雜接觸區具有第一導電型，並形成於閘結構之第二閘側邊上的半導體基底中。第三摻雜接觸區被第一摻雜接觸區與第二摻雜接觸區至少一個包圍。第三摻雜接觸區具有相反於第一導電型的一第二導電型。

根據另一實施例，提出一種半導體裝置，其包括一半導體基底、一閘結構、一第一摻雜接觸區、一第二摻雜接觸區與一井摻雜區。閘結構具有相對的一第一閘側邊與一第二閘側邊，並配置在半導體基底上。第一摻雜接觸區具有一第一導電型，並形成於閘結構之第一閘側邊上的半導體基底中。第二摻雜 接觸區具有第一導電型，並形成於閘結構之第二閘側邊上的半導體基底中。井摻雜區具有第一導電型，並位於第一摻雜接觸區下。

根據又另一實施例，提出一種半導體裝置的製造方法，其包括以下步驟。於一半導體基底上形成一閘結構。閘結構具有相對的一第一閘側邊與一第二閘側邊。於閘結構之第一閘側邊上的半導體基底中形成一第一摻雜接觸區。第一摻雜接觸區具有一第一導電型。於閘結構之第二閘側邊上的半導體基底中形成一第二摻雜接觸區。第二摻雜接觸區具有第一導電型。形成一第三摻雜接觸區，其被第一摻雜接觸區與第二摻雜接觸區至少一個包圍。第三摻雜接觸區具有相反於第一導電型的一第二導電型。

根據再另一實施例，提出一種半導體裝置的製造方法，其包括以下步驟。於一半導體基底上形成一閘結構。閘結構具有相對的一第一閘側邊與一第二閘側邊。於閘結構之第一閘側邊上的半導體基底中形成一第一摻雜接觸區。第一摻雜接觸區具有一第一導電型。於閘結構之第二閘側邊上的半導體基底中形成一第二摻雜接觸區。第二摻雜接觸區具有第一導電型。形成一井摻雜區，其具有第一導電型，並位於第一摻雜接觸區下。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200‧‧‧半導體裝置

102‧‧‧半導體基底

104‧‧‧第一井區

106、206‧‧‧第二井區

108‧‧‧介電結構

110、112‧‧‧閘結構

114、116‧‧‧第一閘側邊

118、120‧‧‧第二閘側邊

122‧‧‧第一摻雜接觸區

124、126‧‧‧第二摻雜接觸區

128、130、134、136、138、256、258‧‧‧第三摻雜接觸區

132‧‧‧井摻雜區

140、142、144、146、148、150、152、154‧‧‧導電元件

第1圖繪示根據一實施例之半導體裝置的上視圖。

第2A圖繪示根據一實施例之半導體裝置的剖面圖。

第2B圖繪示根據一實施例之半導體裝置的剖面圖。

第2C圖繪示根據一實施例之半導體裝置的剖面圖。

第2D圖繪示根據一實施例之半導體裝置的剖面圖。

第3圖繪示根據一實施例之半導體裝置的上視圖。

第4圖為一實施例之半導體裝置的傳輸線脈波(transmission line pulse；TLP)曲線圖。

第5圖為一比較例之半導體裝置的傳輸線脈波TLP曲線圖。

第6A圖至第6D圖繪示根據一實施例之半導體裝置的製造方法。

第1圖繪示根據一實施例之半導體裝置100的上視圖。第2A圖、第2B圖、第2C圖與第2D圖分別繪示半導體裝置100沿AA線、BB線、CC線與DD線的剖面圖。

請參照第2A圖，第一井區104形成於半導體基底102中。第二井區106形成於第一井區104中。介電結構108配置於第一井區104上。閘結構110、112配置在第二井區106上。閘結構110、112具有相對的第一閘側邊114、116與第二閘側邊118、120。第一摻雜接觸區122形成於閘結構110、112之第一閘側邊114、116上的第一井區104中。第二摻雜接觸區124、126形成於閘結構110、112之第二閘側邊118、120上的第二井區106中。

請參照第2B圖，其與第2A圖的差異說明如下。第 三摻雜接觸區128與第三摻雜接觸區130是分別被第一摻雜接觸區122與第二摻雜接觸區126包圍(亦可參照第1圖)。井摻雜區132位於第一摻雜接觸區122下。

請參照第2C圖，其與第2A圖的差異說明如下。第三摻雜接觸區134與第三摻雜接觸區136是分別被第一摻雜接觸區122與第二摻雜接觸區124包圍(亦可參照第1圖)。井摻雜區132位於第一摻雜接觸區122下。

請參照第2D圖，其與第2A圖的差異說明如下。第三摻雜接觸區138是被第二摻雜接觸區126包圍(亦可參照第1圖)。井摻雜區132位於第一摻雜接觸區122下。

於一實施例中，半導體裝置100係為一延伸汲極金氧半導體電晶體(Extended Drain MOSFET；EDMOS)。於一實施例中，具有延伸汲極金氧半導體電晶體結構的半導體裝置100是用作靜電放電防護裝置，其具有相同於輸出驅動器(output driver)EDMOS的電性特徵。換句話說，單一個半導體裝置(100可操作成EDMOS與靜電放電防護裝置，因此能夠節省晶粒的總裝置面積。舉例來說，在半導體裝置100具有N型延伸汲極金氧半導體電晶體(EDNMOS)之結構的示例中，第一井區104、第一摻雜接觸區122、第二摻雜接觸區124、126與井摻雜區132具有第一導電型，例如N導電型。半導體基底102、第二井區106、與第三摻雜接觸區128、130、134、136、138具有相反於第一導電型的第二導電型，例如P導電型。第一摻雜接觸區122與其包 圍的第三摻雜接觸區(包括第三摻雜接觸區128、134等)是電性連接至一汲極。再者，第二摻雜接觸區124、126與其包圍的第三摻雜接觸區(包括第三摻雜接觸區130、136、138等)是電性連接至一源極。於其他實施例中，第二導電型的第二井區106是以第二導電型的體摻雜區取代，而得到具有橫向擴散金氧半導體電晶體特徵的半導體裝置。

於實施例中，半導體裝置100的靜電放電防護效果可藉由被源極側之第二摻雜接觸區124、126包圍的第三摻雜接觸區(包括第三摻雜接觸區130、136、138等)提升。汲極側延伸至第一摻雜接觸區122下方的井摻雜區132驅使靜電放電電流(ESD)流向較遠離表面(sub-surface)，因此能夠提升半導體裝置100的靜電放電防護效能。半導體裝置100中形成的寄生雙極接面電晶體(bipolar junction transistor；BJT)亦可提升靜電放電防護效果，舉例來說，寄生雙極接面電晶體可包括由第一導電型的井摻雜區132、第一井區104與第二導電型的第三摻雜接觸區128、130與第二井區106構成的PNP寄生雙極接面電晶體，或由第一導電型的井摻雜區132、第一井區104與第二導電型的第三摻雜接觸區134、136與第二井區106構成的PNP寄生雙極接面電晶體，或其他元件作用構成的寄生雙極接面電晶體。

於實施例中，半導體裝置100的元件尺寸與配置可適當地調整，以使其具有較佳的操作電性。舉例來說，藉由縮小第二井區106中的通道區與井摻雜區132之間的間距，可降低半 導體裝置100的崩潰電壓(breakdown voltage)與觸發電壓(trigger voltage)。第一井區104相對於第二井區106的尺寸比例可縮減，以降低崩潰電壓，並使得半導體裝置100可作用為電源箝制(power clamp)ESD防護裝置。半導體裝置100並不限於如第1圖所示之元件的配置，且於其他實施例中，元件的結構可設計成條狀(strip)、矩形狀(rectangle)、六角形狀(hexagonal)、八角形狀(octagonal)、圓形(circle)、方形(square)等。導電元件(包括例如第1圖與第2A圖至第2D圖所示的導電元件140、142、144、146、148、150、152、154等)並不限於如第1圖所示的配置位置與數目，舉例來說，與第一摻雜接觸區122、第二摻雜接觸區124、126電性連接的的導電元件可改變成更多個或更少個。於一實施例中，舉例來說，汲極側與第三摻雜接觸區(包括例如第三摻雜接觸區128、134等)電性連接的導電元件密度：與第一摻雜接觸區122電性連接的導電元件密度可為1：1-10。半導體裝置100亦可包含其他元件以提升裝置特性，例如可在第一井區104下方形成具有相同導電型(例如N導電型)的埋藏層，以提高裝置的隔離(isolation)效果。

第3圖繪示根據另一實施例之半導體裝置200的剖面圖，其與第2A圖所示之結構的差異在於第二井區206是向下延伸以接觸半導體基底102。第三摻雜接觸區256與第三摻雜接觸區258是分別被第一摻雜接觸區122與第二摻雜接觸區126包圍。

第4圖為一實施例之半導體裝置的傳輸線脈波(transmission line pulse；TLP)曲線圖。第5圖為一比較例之半導體裝置的傳輸線脈波TLP曲線圖。比較例並不具有實施例的第三摻雜接觸區與井摻雜區。實施例與比較例之半導體裝置具有相同的總寬度，與相同的閘結構至汲極接觸間距。從第4圖與第5圖可知，實施例之TLP電流為比較例的2.2倍。而實施例與比較例具有實質上相同的觸發電壓(trigger voltage)與保持電壓(holding voltage)。

第6A圖至第6D圖繪示根據一實施例之半導體裝置的製造方法。

請參照第6A圖，提供半導體基底102。半導體基底102可包括矽或其他合適的材料。半導體基底102可包括絕緣層上覆矽。半導體基底102可以磊晶或非磊晶的方式形成。於半導體基底102中形成第一井區104。於第一井區104中形成第二井區106。於第一井區104中形成井摻雜區132。第一井區104、第二井區106與井摻雜區132的形成方法可包括離子佈植步驟。於其他實施例中，第一井區104可以磊晶方式從半導體基底102形成。

請參照第6B圖，於第一井區104與第二井區106上形成介電結構108。介電結構108並不限於如圖所示的場氧化物結構，也可包括淺溝槽隔離(shallow trench isolation；STI)結構。介電結構108可包括氧化物、氮化物，例如氧化矽、氮化矽， 或其他合適的材料，或上述之組合。於第二井區106上形成閘結構110、112。閘結構110、112各包括閘(gate)介電層與位在閘(gate)介電層上的閘(gate)電極層。閘(gate)介電層可包括氧化物、氮化物，例如氧化矽、氮化矽，或其他合適的材料，或上述之組合。閘(gate)介電層的厚度可適當地調整。閘(gate)電極層可包括晶矽、金屬、金屬矽化物，例如鎢、銅、矽化鎢，或其他合適的材料。於一實施例中，閘結構110、112可以單一多晶矽(single poly)製程、雙多晶矽(double poly)製程、或其他合適的方法形成。

請參照第6C圖，形成第一摻雜接觸區122於第一井區104與井摻雜區132中，並形成第二摻雜接觸區124、126於第二井區106中，方法可包括離子佈植步驟。

請參照第6D圖，可利用離子佈植的方式，形成第三摻雜接觸區128於第一摻雜接觸區122中，並形成第三摻雜接觸區126於第二摻雜接觸區126中。

於其他實施例中，製程順序可適當地改變。舉例來說，可在形成第一摻雜接觸區122、第二摻雜接觸區124、126之後，形成井摻雜區132。可在形成第三摻雜接觸區128、130之後，形成第一摻雜接觸區122、第二摻雜接觸區124、126。可在形成井摻雜區132、第一摻雜接觸區122、第二摻雜接觸區124、126、第三摻雜接觸區128、130之後，形成介電結構108、閘結構110、112。

根據實施例，半導體裝置100可以任何標準製程製 造，且不需要額外的光罩。製造成本低，製程簡單。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧半導體基底

104‧‧‧第一井區

106‧‧‧第二井區

108‧‧‧介電結構

110、112‧‧‧閘結構

114、116‧‧‧第一閘側邊

118、120‧‧‧第二閘側邊

122‧‧‧第一摻雜接觸區

124、126‧‧‧第二摻雜接觸區

128、130、134、136、138‧‧‧第三摻雜接觸區

132‧‧‧井摻雜區

140、142、144、146、148、150、152、154‧‧‧導電元件

Claims (9)

1. 一種半導體裝置，包括：一半導體基底；一閘結構，具有相對的一第一閘側邊與一第二閘側邊，並配置在該半導體基底上；一第一摻雜接觸區，具有一第一導電型，並形成於該半導體基底中，且鄰接於該閘結構之該第一閘側邊；一第二摻雜接觸區，具有該第一導電型，並形成於該半導體基底中，且鄰接於該閘結構之該第二閘側邊；以及一第三摻雜接觸區，被該第一摻雜接觸區與該第二摻雜接觸區至少一個接觸並包圍，該第三摻雜接觸區具有相反於該第一導電型的一第二導電型。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜接觸區包括數個該第三摻雜接觸區，該些第三摻雜接觸區是藉由該第一摻雜接觸區或該第二摻雜接觸區互相分開。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜接觸區包括數個該第三摻雜接觸區，該些第三摻雜接觸區的一部分是被該第一摻雜接觸區包圍；該些第三摻雜接觸區的另一部分是被該第二摻雜接觸區包圍。
4. 一種半導體裝置，包括：一半導體基底； 一閘結構，具有相對的一第一閘側邊與一第二閘側邊，並配置在該半導體基底上；一第一摻雜接觸區，具有一第一導電型，並形成於該半導體基底中，且鄰接於該閘結構之該第一閘側邊；一第二摻雜接觸區，具有該第一導電型，並形成於該半導體基底中，且鄰接於該閘結構之該第二閘側邊；一第三摻雜接觸區，被該第一摻雜接觸區與該第二摻雜接觸區至少一個接觸並包圍，該第三摻雜接觸區具有相反於該第一導電型的一第二導電型；以及一井摻雜區，具有該第一導電型，並位於該第一摻雜接觸區下。
5. 如申請專利範圍第1至4項其中之一所述之半導體裝置，更包括一第一井區與一第二井區，之間具有一PN接面，該第一摻雜接觸區是形成於該第一井區中，該第二摻雜接觸區是形成於該第二井區中。
6. 如申請專利範圍第1至4項其中之一所述之半導體裝置，其中該半導體裝置是一延伸汲極金氧半導體電晶體(Extended Drain MOSFET；EDMOS)。
7. 如申請專利範圍第1至4項其中之一所述之半導體裝置，其中該半導體裝置是用作靜電放電防護裝置。
8. 一種半導體裝置的製造方法，包括：於一半導體基底上形成一閘結構，該閘結構具有相對的一第 一閘側邊與一第二閘側邊；在鄰接於該閘結構之該第一閘側邊的該半導體基底中形成一第一摻雜接觸區，該第一摻雜接觸區具有一第一導電型；在鄰接於該閘結構之該第二閘側邊的該半導體基底中形成一第二摻雜接觸區，該第二摻雜接觸區具有該第一導電型；以及形成一第三摻雜接觸區，其被該第一摻雜接觸區與該第二摻雜接觸區至少一個接觸並包圍，該第三摻雜接觸區具有相反於該第一導電型的一第二導電型。
9. 一種半導體裝置的製造方法，包括：於一半導體基底上形成一閘結構，該閘結構具有相對的一第一閘側邊與一第二閘側邊；在鄰接於該閘結構之該第一閘側邊的該半導體基底中形成一第一摻雜接觸區，該第一摻雜接觸區具有一第一導電型；在鄰接於該閘結構之該第二閘側邊的該半導體基底中形成一第二摻雜接觸區，該第二摻雜接觸區具有該第一導電型；形成一第三摻雜接觸區，其被該第一摻雜接觸區與該第二摻雜接觸區至少一個接觸並包圍，該第三摻雜接觸區具有相反於該第一導電型的一第二導電型；以及形成一井摻雜區，其具有該第一導電型，並位於該第一摻雜接觸區下。