KR20110079505A - 트랜지스터와 그에 대한 방법 - Google Patents
트랜지스터와 그에 대한 방법 Download PDFInfo
- Publication number
- KR20110079505A KR20110079505A KR1020100127418A KR20100127418A KR20110079505A KR 20110079505 A KR20110079505 A KR 20110079505A KR 1020100127418 A KR1020100127418 A KR 1020100127418A KR 20100127418 A KR20100127418 A KR 20100127418A KR 20110079505 A KR20110079505 A KR 20110079505A
- Authority
- KR
- South Korea
- Prior art keywords
- zone
- interface
- insulator
- well
- conductivity type
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000012212 insulator Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 claims description 6
- 238000013459 approach Methods 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 18
- 239000004020 conductor Substances 0.000 description 16
- 238000013461 design Methods 0.000 description 13
- 238000009825 accumulation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
전자장치는 제 1 도전타입의 제 1 우물구역 및 제 1 우물구역에 인접한 제 2 도전타입의 제 2 우물구역을 포함할 수 있다. 제 1 도전타입 및 제 2 도전타입은 상반된 도전타입들일 수 있다. 일 실시예에서, 절연체구역은 제 1 우물구역으로 확장할 수 있고, 절연체구역 및 제 1 우물구역은 인터페이스와 인접하고 이를 한정하고, 위에서 보면, 절연체구역은 제 1 인터페이스로 확장하는 제 1 피쳐를 포함할 수 있고, 절연체구역은 제 1 피쳐에 의하여 둘러쌓인 제 1 공간을 한정할 수 있고, 제 1 인터페이스에 가장 근접한 제 1 피쳐의 일부분으로부터의 치수는 적어도 영(zero)이다. 게이트 구조는 제 1 및 제 2 우물구역 간에 인터페이스 상에 있을 수 있다.
Description
본 발명은 전자장치에 관련되고, 특히, 트랜지스터를 구비한 전자장치에 관련된다.
절연 게이트 전계효과 트랜지스터(IGFET)는, 금속 산화 반도체 전계효과 트랜지스터(MOSFET)를 포함하며, 이는 파워 트랜지스터의 일반적인 유형이다. 온(on) 상태에서, 전압은 파워 트랜지스터의 게이트에 인가되어 소스와 드레인 구역 간의 도전성 채널을 형성하여, 파워 트랜지스터를 통하여 전류가 흐르도록 한다. 온(On) 상태동안에, 장치의 저항은 파워 트랜지스터의 특정 On-저항(sRon)에 기초한다. 오프(Off) 상태동안에, 게이트 구조에 인가된 전압이 충분히 낮아서 그 채널을 통하여 흐르는 전류가 충분하지 않게 된다. 따라서, 오프(off) 상태 동안에, 충분한 전류가 파워 트랜지스터를 통하여 흐르지 않아서, 소스와 드레인 간에 높은 전압차가 발생할 수 있다. IGFET의 게이트에서 오프(off) 신호를 유지하는 동안, IGFET에서 전류가 도통되는 전압을 항복 전압(BVdss)이라고 한다.
본 발명의 목적은 상기 사항을 개선하는 트랜지스터와 그에 대한 방법을 제공하는 것이다.
측면 파워 트랜지스터를 포함하는 전자장치가 개시된다. 파워 트랜지스터는 서로 인접한 제 1 도전형태의 제 1 우물구역(well region) 및 제 2 도전형태의 제 2 우물구역을 포함한다. 절연체구역은 제 1 우물로 확장되는 피쳐를 포함하는 제 2 우물구역에서 형성되고, 제 1 우물구역에 가장 근접한 피쳐의 일부로 부터의 치수는 적어도 영(zero)이다. 그러한 전자장치는 본 명세서에서 도 1 내지 도 16과 관련하여 더 쉽게 이해할 수 있다.
"주된 표면"이라는 용어는 전자적 구성요소가 순차적으로 형성되는 기판의 표면을 의미하는 것으로 의도한다. 주된 표면은 임의의 구조를 형성하기 전에 기판의 원시적인 표면이거나 홈(trence) 또는 다른 영구적인 구조가 형성되는 표면일 수 있다. 예를 들어, 전자적인 구성요소는 기본 물질 상에 에피택셜 레이어 내에서 적어도 부분적으로 형성될 수 있다.
본 명세서에서 사용되는 "파워 트랜지스터"라는 용어는 오프(off) 상태에 있는 동안 적어도 10 볼트의 소스와 드레인간의 전압차를 유지하는 트랜지스터를 의미하는 것으로 의도된다. "20 볼트 파워 트랜지스터"는 오프(off) 상태에 있는동안 그것의 소스와 드레인간에 적어도 20 볼트의 전압차를 유지할 수 있는 파워 트랜지스터를 언급할 것이다.
본 명세서에서 사용되는 바와 같이, 용어 "포함하다", "포함", "구비하다", "구비" 또는 이러한 용어의 임의의 변형은 비배타적인 포함까지 커버하는 것으로 의도된다. 예를 들어, 구성요소의 목록을 포함하는 처리, 방법, 물건(article), 또는 기구는 그러한 구성요소만에 필수적으로 한정되는 것이 아니고, 그러한 처리, 방법, 물건, 기구 본래의 또는 명시적으로 열거되지 않은 다른 구성요소도 포함할 수 있다. 더욱이, 반대로 명백히 언급되지 않는다면, "또는"은 배타적 연산이 아닌 비배타적인 연산을 언급한다. 예를 들어, 조건 "A 또는 B"는 "A가 참(또는 존재)이고, B가 거짓(또는 비존재)", "A가 거짓(또는 존재)이고, B가 참(또는 존재)", "A와 B 모두 참(또는 존재)"하는 것을 의미한다.
또한, 명확성을 위하여, 본 명세서에서 설명되는 실시예의 범위의 일반적인 생각을 위하여, "하나의"라는 사용은 언급된 물건의 "하나 이상의"라는 의미로 사용될 수 있다. 따라서, 상세한 설명은 "하나의"라는 용어가 사용되는 경우마다, "하나 또는 적어도 하나"를 포함하는 것으로 해석되어야하고, 단수적인 표현은 또한 상반되는 것을 의미하는 것이 명확하지 않다면 복수적인 표현을 포함한다.
다른 것이 정의된 바 없다면, 모든 기술적 및 과학적 용어들은 본 명세서에서 본 발명의 속하는 기술분야의 당업자에 의하여 일반적으로 이해되는 의미와 동일한 의미를 가진 것으로 사용된다. 모든 출판물, 특허출원, 특허, 및 본 명세서에서 언급되는 다른 참조부호는 전체로서 참조적으로 본 명세서에 병합된다. 충돌되는 경우, 정의를 포함한 본 상세한 설명이 조절할 것이다. 또한, 물질들, 방법들, 및 예들은 설명적일 뿐이고, 제한을 의도하는 것은 아니다.
본 발명의 다른 특징 및 장점은 다음의 상세한 설명 및 청구항으로부터 명백해질 것이다.
본 명세서에서 설명되지 않는 범위에서, 구체적인 물질, 처리 단계, 및 회로와 관련된 많은 구체적인 상황들은 관습적이고, 반도체 및 극소전자공학 기술 범위의 다른 소스와 교과서에서 발견될 수 있다.
본 발명은 개선된 트랜지스터를 구비한 전자장치를 제공한다.
도 1 및 도 2는 우물(well) 구역의 형성 후, 제품의 일부에 대한 평면도 및 단면도.
도 3 내지 도 5는 절연 구역의 형성 후, 도 1의 제품의 평면도 및 단면도.
도 6 내지 도 8은 게이트 구조의 형성 후, 도 3의 제품의 평면도 및 단면도.
도 9는 소스 및 드레인 구역의 형성 후, 도 6의 제품의 단면도.
도 10은 패시베이션 레이어의 형성 후, 도 9의 제품의 단면도.
도 11은 도 3의 제품의 일부의 더 상세한 도면.
도 12 및 도 13은 파워 MOSFET의 다양한 작동 특성의 그래프의 도면.
도 14 내지 도 16은 대체적인 피쳐 모양의 평면도.
도 3 내지 도 5는 절연 구역의 형성 후, 도 1의 제품의 평면도 및 단면도.
도 6 내지 도 8은 게이트 구조의 형성 후, 도 3의 제품의 평면도 및 단면도.
도 9는 소스 및 드레인 구역의 형성 후, 도 6의 제품의 단면도.
도 10은 패시베이션 레이어의 형성 후, 도 9의 제품의 단면도.
도 11은 도 3의 제품의 일부의 더 상세한 도면.
도 12 및 도 13은 파워 MOSFET의 다양한 작동 특성의 그래프의 도면.
도 14 내지 도 16은 대체적인 피쳐 모양의 평면도.
본 발명은 첨부된 도면으로 제한이 아닌 예시적인 방법으로 도시된다.
숙련된 기술자는 상기 도면들의 구성요소는 간단하고 명확성을 위하여 도시된 것이고, 축적에 맞게 도시된 것은 아니라는 것을 이해할 수 있다. 예를 들어, 상기 도면에서 구성요소의 일부의 치수는 본 발명의 실시예를 이해를 향상하는데 도움이 되도록, 다른 구성요소에 비해 과장할 수 있다.
도 1은 제품의 부분(9)의 평면도를 도시하고, 집적회로 같은 전자적인 구성요소가 형성된다. 일 실시예에서, 파워 트랜지스터 같은 측면 트랜지스터는 도 1의 제품의 부분(9)에서 형성될 수 있다. 파워 트랜지스터는 논리 회로들 또는 다른 회로들에 따르는 집적 회로의 일부로 집적 될 수 있거나, 파워 트랜지스터는 단일 트랜지스터를 형성하여 함께 집적된 추가적인 파워 트랜지스터를 포함할 수 있는 개별적인 트랜지스터 장치일 수 있다. 도 1의 제품은 p형 우물구역(31), n형 우물구역(32), 및 우물구역(31) 및 우물구역(32) 사이에 인터페이스(25)를 포함한다.
도 2는 절단선 1-1에서 도 1의 제품의 단면도를 포함하고, p형 레이어(21), p형 우물구역(31), n형 우물구역(32)를 포함하는 기판을 도시한다. 우물구역(31 및 32)은 제품의 주된 표면(8)으로부터 확장하고, 레이어(21)을 덮고, 이에 인접한다. 우물구역(31) 및 우물구역(32)는 인접하여, 인터페이스(25)를 한정하고, 인터페이스(25)는 주된 표면(8)에 실질적으로 수직인 평면에 위치한다. 당업자는 다른 실시예에서 레이어(21)가 n형 레이어일 수 있다는 것을 이해할 수 있다.
기판(20)은 실리콘 같은 반도체 물질을 포함하지만, 당업자는 다른 반도체 물질, 실리콘-게르마늄, 실리콘-게르마늄-탄소, 탄소 도핑된 실리콘 등과 같은 것을 포함할 수 있다는 것을 알 수 있다. 우물구역(31 및 32)은 관습적인 도핑 및 확산 기술을 사용하여 레이어(21)를 따라서 기판(20)에서 형성될 수 있다. 대체적으로, 우물구역(31 및 32)은 관습적인 에피택셜 성장 기술을 사용하여 레이어(21)을 포함하는 베이스 기판 위에 형성될 수 있다. 20에서 100 볼트 파워 트랜지스터에 대한 적절한 실시예에서, 레이어(21)는 약 1E15 atoms/cm**3 p형 도펀트 농도를 가지고, 우물구역(31)은 약 1E17 에서 약 5E17 atoms/cm**3 p형 도펀트 농도를 가지고, 약 1에서 5 um의 두께를 가지고, 우물구역(32)은 약 1E16에서 1E17 atoms/cm**3의 n형 도펀트 농도를 가지고, 약 1에서 5 um의 두께를 가진다.
도 1의 제품에서 형성되는 주된 표면(9)로부터 확장하는 필드(field) 격리구역(41)은 도 3-5에 도시된 바와 같다. 필드 격리구역(41)은 형성되는 측면 파워 트랜지스터의 피쳐의 위치를 한정한다. 예를 들어, 도 3의 평면도를 참조하면, 필드 격리구역(41)의 경계선은 절연체구역(411 내지 414)에 의하여 형성되고, 절연체구역(411 및 413)간에 접촉되는 필드 격리구역(41)의 내부부분은 절연체구역(415)에 의하여 형성된다. 완성된 파워 트랜지스터에서, 절연체구역(415) 아래의 구역은 파워 트랜지스터의 드리프트 구역의 일부분이다. "드리프트 격리구역"이라는 용어는 본 명세서에서 사용된 바와 같이, 파워 트랜지스터의 소스 및 드레인 간의 드리프트 구역이 형성되는 절연체구역(415) 같은 절연체구역을 의미하는 것으로 의도된다. 절연체구역(415)의 배치는 우물구역(32)의 일부가 노출되는 위치(422) 및 우물구역(31) 및 우물구역(32) 양자의 일부가 노출되는 구역(421)을 한정하고, 인터페이스(25)를 포함한다. 파워 트랜지스터의 드레인은, 위치(422)에서 형성될 것이고, 파워 트랜지스터의 축적 구역은 절연체구역(415) 및 인테페이스(25) 간에 위치에서 형성될 것이고, 파워 트랜지스터의 드리프트 구역은 우물구역(31) 및 위치(22) 간에 형성될 것이고, 우물구역(32)에서 절연 구역(415) 및 파워 트랜지스터의 채널 및 소스 구역상에 위치하는 일부분은 우물구역(31)내에서 형성될 것이다.
평면도에서, 도 3에서 도시된 바와 같이, 절연체구역(415)은 엣지(4151) 및 엣지(4152)를 포함하고, 엣지(4151)는 엣지(4152)보다 인터페이스(25)에 더 근접하고, 복수의 피쳐를 포함하고, 인터페이스(25)를 향하여 확장하는 피쳐(451-453)을 포함하고, 이는 공간(311 및 312)을 포함하는 우물구역(32)의 상응하는 복수의 공간을 한정한다. 예를 들어, 공간(311)은 피쳐(451) 및 피쳐(452)에 의하여 경계된다. 당업자는 절연체구역(415)은 도시된 것보다 많거나 적은 피쳐를 포함할 수 있다는 것을 이해할 것이다. 상기 복수의 피쳐는 균질한 또는 비균질한 방법으로 반복될 수 있고, 같거나 다른 형태를 가질 수 있다. 도 3에 도시된 상기 복수의 피쳐들은 균질한 방법으로 반복되고, 상기 피쳐들은 실질적으로 동일한 직교적인 직선모양을 갖는다. 도 4는 인터페이스(25)로부터 가장 먼 공간(311)에 인접한 위치에서 절연체구역(415)의 엣지를 양분하는 절단선 4-4에서 도 3의 제품의 단면도를 도시한다. 도 5는 인터페이스(25)에 가장 근접한 피쳐(452)의 위치에서 격리구역(412)의 엣지를 양분하는 절단선 5-5에 의하여 지시되는 위치에서 도 3의 제품의 단면도를 도시한다. 피쳐들(451 내지 453) 및 공간(311 및 312)의 치수는 본 명세서에서 뒤에서 더 자세히 설명된다.
파워 트랜지스터의 게이트 구조(51)는 도3 내지 도5의 제품의 평면도인 도 6에 도시된 것처럼, 도3 내지 도5의 제품 상에 형성된다. 도 7은 절단선 7-7에서 도 6의 제품의 단면도를 도시하고, 더 자세하게는 각각이 파워 트랜지스터의 게이트 유전체 및 도전체의 게이트를 형성하는 유전구역(511) 및 도전체 구역(512)를 포함하는 게이트 구조(51)를 도시한다. 게이트 구조(51)은 우물구역(31), 우물구역(32), 절연체(415)에 인접한다. 도 7에서 도시된 바와 같이, 주된 표면(8)에 인접한 전체적인 우물구역(32) 및 파워 트랜지스터의 축적 구역에 상응하는 절연체구역(415) 및 우물구역(31) 사이는 게이트 구조(51)에 의하여 커버된다. 따라서, 인터페이스(25)는 게이트 구조의 경계선내에서 포함된다. 도 8은 절단선 8-8의 위치에서 도 6의 제품의 단면도를 도시한다.
소스 구역(61) 및 드레인 구역(62)는 도 9에 도시된 도 6 내지 도 8의 제품 내에서 형성되는데, 이는 도 7에 도시된 바와 같은 위치에서의 단면도이다. 소스 구역(61) 및 드레인 구역(62)은 1E19 atoms/cm**3 이상의 도펀트 농도를 가지는 n형 도핑된 구역이다. 트랜지스터가 형성되는 채널 길이는 도 9에서 도시된 바와 같은 치수(99)를 가지고, 본 명세서에서 더 자세하게 설명될 것이다.
도 10은 실질적으로 종래 기술에 의한 제품상에서 형성되는 인터레벨 유전레이어(71)를 포함하는 완전한 전자장치를 도시한다. 인터레벨 유전레이어(71)는 소스구역(61), 드레인 구역(62), 게이트 구조(51)로 확장되는 접촉 개구부들을 형성하도록 패터닝된다. 인터레벨 유전레이어(71)는 산화물, 질화물, 산화질화물 또는 이들의 조합 같은 절연 물질을 포함할 수 있다. 구체적인 실시예에서, 이방성의 에칭은 접촉 개구부들을 형성하는데 사용될 수 있다.
도전체의 플러그(81 내지 83) 및 도전체의 선(86 내지 88)은 그 후에 형성된다. 일 실시예에서, 도전체의 플러그(81 내지 83)는 도전체의 선(86 내지 88)에 앞서 형성된다. 또 다른 실시예에서, 도전체의 플러그 (81 내지 83)은 동시에 형성되는데, 이는 관습적인 듀얼-인레이드(dual-inlaid) 프로세스를 사용한 것이다. 도전체의 플러그(81 내지 83) 및 도전체의 선(86 내지 88)은 동일 또는 상이한 도전 물질을 포함할 수 있다. 도전체의 플러그(81 내지 83) 및 도전체의 선(86 내지 88)의 각각은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 알루미늄, 구리, 또 다른 적합한 도전체의 물질, 또는 이들의 임의의 결합을 포함할 수 있다. 특정한 일 실시예에서, 도전체의 플러그(81 내지 83)는 텅스텐을 포함하고, 도전체의 선(86 내지 88)은 대부분 구리를 포함한다.
또 다른 실시예에서(도시되지 않음), 추가적인 절연 및 도전체의 레이어들은 상호 접촉의 하나 이상의 추가적인 레벨을 형성하도록 패터닝되고 형성될 수 있다. 마지막 상호 접촉 레벨이 형성된 후에, 패시베이션 레이어(73)는 기판(20) 위에 형성된다. 패시베이션 레이어(73)는 산화물, 질화물, 산화질화물 또는 이들의 조합물 같은 하나 이상의 절연 필름을 포함할 수 있다.
당업자는 주어진 처리에 대해서 절연체구역(451)의 피쳐(451-453)의 다양한 치수가 원하는 드레인 소스 간의 항복 전압(BVdss) 및 구체적인 온(on) 저항(sRon)이 제공되도록 선택 될 수 있다는 것을 이해할 것이다. 높은 BVdss, 예를 들어, 약 20 볼트이상, 및 낮은 sRon, 예를 들어, 약 10 mOhm*mm**2 이하는, 파워 트랜지스터에 대해서 일반적으로 이상적이나, 0.25um 디자인 규정 또는 그 이하에 기초한 처리 기술에 대해서 약 +/- 0.1 um의 전형적인 비정렬 허용오차의 전체적인 범위에 걸쳐 제조하는 것이 어렵다. 우물구역(31) 및 절연체구역(415) 간의 약 +/- 0.1 um의 비정렬을 갖는 예시적인 처리에 대한 피쳐(451 내지 453)의 다양한 치수가 이하에서 제공된다. 예시적인 처리는 0.18um 디자인 규정에 기초하는 처리일 수 있다. 0.18um 디자인 규정에 대해서, 사용되는 가장 작은 피쳐 또는 공간이 약 0.18um일 수 있다. 예시적인 처리는 약 7 nm의 산화물 균등 두께(Tox), 약 0.4um의 절연체구역(415)의 필드 격리 두께, 약 1E17 atoms/cm**3에서 약 3E17 atoms/cm**3의 우물구역(31) 및 우물구역(32)의 도핑 농도를 갖는 게이트 유전체를 포함한다.
도 11은 보다 상세하게 피쳐(452), 공간(311), 및 인터페이스(25)를 도시하는 도 3의 일부분의 평면도를 도시한다. 많은 구체적인 치수들은 본 명세서에서 개시된 개념의 이해를 돕기위한 도 11의 도면에 관하여 재인용되고, 본 발명의 범위를 제한하는 의도는 아니다. 채널 길이(Lch)의 디자인 치수는 약 0.4un(도 9의 치수(99))이다. 치수(91)는 피쳐(451)의 폭이고, 파워 트랜지스터의 채널 길이와 동일 또는 그 이하가 되도록 선택될 수 있는 디자인 값을 갖는다. 예를 들어, 치수(91)은 약 0.3 에서 약 0.4 um의 범위에서 선택될 수 있고, 절연체구역(415) 및 인터페이스(25) 간의 비정렬 허용오차에 비교할 때, 피쳐(452)의 제조물에서 무시할 수 있는 처리 허용오차를 가정한다. 치수(92)는 공간(311)의 폭이고, 공간(311)(치수92)의 폭 대비 피쳐(451)(치수91)의 폭(비율= 공간 너비/피쳐 너비)가 약 0.25 에서 약 1.7의 범위가 될 수 있도록 선택된 디자인 값을 갖는다. 예를 들어, 치수(92)는 약 0.1 um 에서 약 0.5 um의 범위에서 선택된 디자인 값을 갖을 수 있다.
치수(93)는 피쳐(452)의 길이이고, 피쳐(452)(치수 91의 길이)에 대한 피쳐(452)(치수93)의 폭(비율 = 폭 피쳐 / 길이 피쳐)가 약 0.5에서 2.0의 범위에 있을 수 있도록 선택된 디자인 값을 가진다. 예를 들어, 치수(93)는 약 0.2um 에서 약 0.6um의 범위에서 선택된 디자인 값을 가질 수 있고, 위에서 언급한 것처럼 무시할 수 있는 처리 허용오차를 가정한다.
치수(94)는 절연체구역(451) 및 인터페이스(25) 간의 최단 거리이고, 피쳐(451)는 위에서 보면, 인터페이스(25)에 의하여 한정되는 선을 지나 확장되지 않게 하는 인터페이스(25) 및 절연체구역(451) 간의 비정렬 허용오차에 기초하여 선택된 디자인 값을 갖는다. 따라서, 디자인 치수(95)는 약 0.1um이 되도록 선택될 수 있고, 이에 의하여 제조된 파워 트랜지스터에서 치수(95)가 약 0 및 약 0.2um사이에 있을 것이다.
개시된 파워 트랜지스터 디자인은 제조된 파워 트랜지스터에서 비예측된 결과를 나타내고, 특성을 나타내어, sRon 및 BVdss는 우물구역(31) 및 절연체구역(415) 간의 비정렬에 상대적으로 둔감하다. 도 12를 참조하면, 커브(121)(실선)는 관습적인 드리프트 격리구역을 갖는 파워 트랜지스터에 대한 sRon를 나타내고, 커브(122)(점선)는 피쳐(451 내지 453) 같은 개시된 것 같은 피쳐를 구비한 드리프트 격리구역을 갖는 개시된 파워 트랜지스터에 대한 sRon을 나타낸다. 커브(122)에 의하여 지시된 바와 같이, 개시된 파워 트랜지스터에 대한 sRon은 비정렬 범위에 걸쳐 상대적으로 상수이고, 0.0의 비정렬에 대한 sRon과 비교할 때, -0.1의 비정렬에 대한 sRon에서 작은 증가를 갖는다. 그러나, 종래의 드리프트 격리 구역을 갖는 파워 트랜지스터에 대한 sRon은 비정렬이 -0.1에 접근함에 따라서, 현저히 증가한다. 예를 들어, -0.1의 비정렬에 대한 sRon은 0.0의 비정렬에 대해 약 1.2 배 만큼 sRon보다 크고, 관습적인 드리프트 격리구역을 갖는 파워 트랜지스터는 비정렬 0.03um 이상 같은 0.0 이상의 비정렬까지 일정한 sRon을 나타내지 않는다. 당업자는 "관습적인 드리프트 격리구역"이 본 명세서에서 사용된 바와 같이, 실질적으로 곧은, 예를 들어, 도 4의 개시된 파워 트랜지스터의 절연체구역(415)의 엣지(4151)에서 도시된 피쳐 및 공간을 대체하는 것을 포함하지 않는 파워 트랜지스터의 채널 구역에 가장 근접한 엣지를 가지거나, 본 명세서에서 설명된 것보다 상당히 큰 폭을 가진 피쳐들 또는 공간들을 가지는 드리프트 격리구역을 의미하는 것이 의도된다.
종래의 드리프트 격리구역을 구비한 파워 트랜지스터에 의하여 나타나는 음의 비정렬에 대한 sRon의 민감도는, 예를 들어, 드리프트 격리구역 및 n-우물/p-우물 접합과 같은 축적 구역에서 밀집된 전류에 기인한다. 이러한 전류 밀집의 효과는, 그러나, 절연체구역(415)의 피쳐들(451 내지 453) 간의 공간들, 예를 들어, 공간(311 및 312)은 보다 큰 영역이 축적 구역과 연결되도록 하여, 전류의 밀집이 적게 되므로, 개시된 파워 트랜지스터를 완화하리라고 믿어진다.
개시된 파워 트랜지스터에 대한 비정렬에 대한 sRon의 안정도는 개시된 파워 트랜지스터에 대한 BVdss가 축적 영역이 증가함에도 불구하고 비정렬 허용오차의 전체 범위에 대해서 안정하게 남아있는 것을 관찰하는 것과 결합할 때, 더 예측되지 않는다. 도 13을 참조하면, 커브(131)(실선)는 종래의 드리프트 격리구역을 가지는 파워 트랜지스터에 대한 BVdss을 나타내고, 커브(122)(점선)는 피쳐(451 내지 453) 같이 개시된 피쳐를 구비한 드리프트 격리구역을 구비한 개시된 파워 트랜지스터에 대한 BVdss를 나타낸다. 커브(132)에 의하여 지시되는 바와 같이, 개시된 파워 트랜지스터에 대한 BVdss는 0.1의 비정렬에서 전체적인 비정렬 범위에 걸쳐 상대적으로 상수이다. BVdss는 종래의 드리프트 격리구역을 구비한 파워 트랜지스터에 대한 sRon 보다 더 안정적이고, 0.1um 의 비정렬에 대해 도시된 바와 같이 더 큰 비정렬의 양에 대한 일정한 민감도가 있는데, 예를 들어, VBdss는 0.0um의 비정렬에 대한 VBdss 보다 약 1.2 배 더 크다.
보다 큰 영역을 구비하는 축적구역에 대응하는 비정렬 양성(positive) 양은 관측되는 것 보다 축적 영역의 동일한 양에 대해서 더 빠르게 BVdss의 하락을 초래할 것이 기대될 것이라는 것을 당업자는 이해할 것이다. 그러나, 개시된 파워 트랜지스터는 도 12 및 도 13의 커브에 의하여 도시된 바와 같은 더 큰 영역을 구비하는 축적 구역을 초래하는 비정렬에 대한 더 큰 허용오차를 나타낸다. 예를 들어, 약 0.05um 같은 우물구역(31)으로부터 약 0.0um에서 드리프트 구역에 배치하는 비정렬에 대해서, 약 20 볼트 이상의 BVdss 및 약 7 mOhm*mm**2 이하의 sRon이 예상될 수 있다.
따라서, 개시된 파워 트랜지스터에서, 피쳐(451 내지 453) 같은, 절연체구역 피쳐들의 포함은 도 13의 커브(132)에 의하여 도시된 바와 같은, 예를 들어, 약 +0.1um의 비정렬, 최대 비정렬 치수에 기인하는 동일한 변경에 대하여 더 둔감한 BVdss 특성을 갖는 파워 트랜지스터 디자인을 야기한다. 개시된 파워 트랜지스터의 BVdss의 안정된 특성은 축적 구역내에서 세 개의 다른 직교 방향으로 전기장을 일으키는 공간(311 및 312) 및 피쳐(451 내지 453)를 교체하는 3차원 레이아웃으로 기인할 수 있다고 믿어진다. 오프-상태에서, 전기장의 실질적으로 직교 관계는 주어진 영역 및 전압에 대해서 축적 구역내에서 이온화 구역을 형성하는 것을 방지하고, 따라서 아발란치 항복을 방지한다. 단지 2차원에서 큰 전기장을 야기하여, 아발란치 항복이 발생하는 이온화 구역의 생성을 촉진하도록 측면 차원에서 충분한 길이의 전기장을 가능하게 하는 실질적으로 2차원 STI 인터페이스를 구비하는 종래의 파워 트랜지스터와는 다르다.
일반적인 설명 또는 예시에서 설명되는 모든 활동이 필요하지 않다는 것과 구체적인 활동의 일부분이 필요하지 않다는 것과, 하나 이상의 추가적인 활동은 설명된 것에 추가하여 수행될 것에 주의해야 한다. 또한, 활동이 열거된 순서는 활동이 수행된 순서와 반드시 일치하는 것은 아니다. 본 상세한 설명을 읽은 후, 숙련된 기술자는 어떠한 활동이 그들의 구체적인 필요와 요구에 대해서 사용될 수 있는지 결정할 수 있을 것이다. 예를 들어, 절연체구역(415)의 피쳐는 직사각형 피쳐들로 도시되었으나, 당업자는 피쳐들은 도 14에서 도시된 바와 같이 사다리꼴일 수 있고, 도 15에 도시된 바와 같이 삼각형일 수 있고, 도 16에 도시된 바와 같이 직선이 아닌 부분을 포함할 수 있다. 또한, 구체적인 실시예는 n형 파워 트랜지스터에 대해서 본 명세서에서 설명되는데, 당업자는 모양에서 설명되는 도전타입들은 p형 파워 트랜지스터를 형성하기 위하여 반전될 수 있다는 것을 알 수 있다. 우물구역(31 및 32)은 p형 기판 레이어(31) 상에 형성되는 것처럼 도시되었는데, 당업자는 우물구역(31 및 32) 및 연속적인 피쳐들은 n형 기판 또는 다양한 다른 피쳐들 상에 형성될 수 있다는 것을 알 수 있다. 예를 들어, 우물구역(31 및 32)은 절연 레이어 또는 상이한 도펀트 타입을 구비하는 다수의 레이어 상에 존재할 수 있다.
제 1 실시예에서, 전자장치는 제 1 도전타입의 제 1 우물구역 및 제 1 인터페이스에서 제 1 우물구역에 인접하는 제 2 도전타입의 제 2 우물구역을 포함할 수 있다. 위에서 보면, 제 1 인터페이스는 일반적으로 제 1 방향, 제 1 도전타입 및 상반된 도전타입인 제 2 도전타입으로 확장한다. 전자장치는 제 1 우물구역으로 확장하는 절연체구역을 포함할 수 있고, 절연체구역 및 제 1 우물구역은 제 2 인터페이스에 인접하고 한정한다. 위에서 보면, 절연체구역은 제 1 인터페이스를 향하여 확장하는 제 1 피쳐를 포함하고, 절연체구역은 제 1 피쳐에 의하여 경계되는 제 1 공간을 한정하고, 제 1 인터페이스에 가장 근접한 제 1 피쳐의 일부로부터의 치수는 적어도 영(zero)이고, 트랜지스터의 게이트 구조는 제 1 인터페이스 상에 위치한다.
제 1 측면의 실시예에 있어서, 제 2 인터페이스는 위에서 보면 게이트 구조의 경계선 상에 포함된다. 제 1 측면의 또 다른 실시예에서, 제 1 인터페이스에 가장 근접한 절연체구역의 일부는 제 1 인터페이스로부터 약 0.2um 이하이다. 제 1 측면의 또 다른 실시예에서, 전자장치는 제 1 도전타입을 갖는 트랜지스터의 드레인 구역을 포함할 수 있고, 제 1 우물구역에 전기적으로 연결되며, 드레인 구역 및 제 1 인터페이스 구역 간에 절연체구역이 있다. 드레인을 포함하는 것 이외에, 전자장치는 제 1 도전타입을 구비하는 트랜지스터의 소스 구역을 포함할 수 있고, 소스 구역 및 절연체구역 간에 제 1 인터페이스가 있다.
제 1 측면의 또 다른 실시예에서, 제 1 인터페이스에 가장 근접한 절연체구역의 일부분은 제 1 인터페이스로부터 비정렬 허용오차의 두배보다 적다. 제 1 측면의 또 다른 실시예에서, 제 1 피쳐는 직사각형 피쳐, 사다리꼴 피쳐, 삼각형 피쳐이다. 제 1 측면의 또 다른 실시예에서, 제 1 공간 폭에 대한 제 1 피쳐의 폭의 비율은 약 0.25보다 크다. 또한, 비율은 약 1.7보다 작을 수 있다. 또한, 제 1 공간의 폭에 대한 제 1 피쳐의 폭의 비율이 약 0.25 보다 큰 것 이외에, 전자장치는 약 1보다 작은 제 1 피쳐의 폭에 대한 트랜지스터의 채널의 길이의 비율을 가질 수 있다. 또한, 장치는 약 0.5보다 크고, 약 2.0보다 작은, 제 1 피쳐의 폭에 대한 제 1 피쳐의 길이의 비율을 포함할 수 있다.
또 다른 실시예에서, 장치는 제 1 피쳐 및 제 2 피쳐를 포함하는 복수의 피쳐를 포함하는 절연체구역을 더 포함하고, 이는 제 1 공간 및 제 2 공간을 포함하는 복수의 공간을 한정하며, 여기서 제 1 공간은 제 1 피쳐 및 제 2 피쳐 사이에 있고, 제 2 피쳐는 제 1 공간 및 제 2 공간 사이에 존재한다. 또한, 상기 복수의 피쳐들의 각각의 피쳐는 직선의 피쳐들이다.
제 2 실시예에서, 전자장치를 형성하는 과정은 제 1 인터페이스에서 제 2 도전타입의 제 2 우물구역에 인접하는 제 1 도전타입의 제 1 우물구역을 포함하는 기판을 제공하고는 것을 포함하고, 위에서 보면, 제 1 인터페이스는 전체적으로 제 1 방향으로 확장하고, 제 1 도전타입 및 제 2 도전타입은 상반된 도전타입이다. 상기 처리는 제 1 우물구역으로 확장하는 절연체구역을 형성하는 단계를 포함하고, 상기 절연체구역 및 제 1 우물구역은 제 2 인터페이스 구역과 인접하고 이를 한정한다. 위에서 보면, 절연체구역은 제 1 인터페이스 구역으로 확장하는 제 1 피쳐를 포함하고, 절연체구역은 제 1 피쳐에 의하여 경계되는 제 1 공간을 한정하고, 제 1 인터페이스에 가장 근접한 제 1 피쳐의 일부로부터의 치수는 적어도 영(zero)이다. 상기 처리는 또한 제 1 인터페이스 상의 트랜지스터 게이트 구조를 포함할 수 있다.
제 1 측면의 일 실시예에서, 제 1 인터페이스에 가장 근접한 절연체구역의 일부분은 제 1 인터페이스로부터 약 0.2 um 이하이다. 제 1 측면의 또 다른 실시예에서, 위에서 보면, 제 2 인터페이스는 게이트 구조의 경계선 내에 포함된다. 또 다른 실시예에서, 제 1 측면은 제 1 도전타입을 구비하고, 제 1 우물구역에 전기적으로 인접한 트랜지스터의 드레인 구역을 형성하는 것을 포함할 수 있고, 여기서 절연체구역은 드레인 구역 및 제 1 인터페이스 사이에 있고, 제 1 도전타입을 구비하는 트랜지스터의 소스 구역을 형성하고, 제 1 인터페이스는 소스구역 및 절연체구역 사이에 있다. 제 1 측면의 또 다른 실시예에서, 제 1 인터페이스에 가장 근접한 절연체구역의 일부분은 제 1 인터페이스로부터 비정렬 허용오차의 약 두배 보다 작다.
제 3 측면에서, 전자장치는 제 1 도전타입의 제 1 우물구역을 포함한다. 전자장치는 또한 제 1 인터페이스에서 제 1 우물구역에 인접한 제 2 도전타입의 제 2 우물구역을 포함할 수 있고, 위에서 보면 제 1 인터페이스는 전체적으로 제 1 방향으로 확장하는 제 1 인터페이스를 한정하고, 제 1 도전타입 및 제 2 도전타입은 상반된 도전타입이다. 전자장치는 또한 제 1 우물구역으로 확장하는 절연체구역을 포함할 수 있고, 절연체구역 및 제 1 우물구역은 제 2 인터페이스와 인접하고 이를 한정하며, 제 1 인터페이스는 약 0.05um 보다 적게 제 2 인터페이스로부터 공간적으로 분리되어 있다. 전자장치는 또한 제 1 인터페이스 상에 트랜지스터의 게이트 구조를 포함할 수 있고, 트랜지스터는 20 볼트 이상의 항복 전압 및 약 7 mOhm*mm**2 이하의 온 저항을 가진다.
어느 하나 이상의 이익, 하나 이상의 다른 장점들, 하나 이상의 문제에 대한 하나 이상의 솔루션, 이들의 임의의 결합은 하나 이상의 구체적인 실시예에 관하여 이상에서 설명되었다. 그러나, 이익(들), 장점(들), 문제(들)에 대한 솔루션(들), 또는 일어나거나 더 명백해질 이익, 장점, 솔루션을 유발하는 임의의 구성요소들은 임의의 또는 모든 청구항들의 결정적, 필수적, 또는 본질적인 피쳐 또는 구성요소라고 이해되어서는 안된다.
상기 개시된 본 발명은 예시적인 것이고 제한적인 것은 아닌 것으로 이해되어야 하고, 첨부된 청구항들은 본 발명의 범위에 속하는 실시예, 변형물, 이용물 같은 모든 것을 포함하는 의도이다. 예를 들어, "약" 또는 "대략"으로 본 명세서에 개시된 다양한 값들, 구체적인 값은 정확하게 구체적인 값을 개시한다. 예를 들어, 약 20볼트 이상의 BVdss는 20 볼트 이상의 BVdss를 또한 개시한 것이다. 약 0.4um 또는 그 이하의 치수는 또한 0.4um 또는 그 이하의 치수를 개시한 것이다. 따라서, 법에서 허여되는 최대 범위에서, 이하의 청구항 및 그들의 균등물의 가장 넓은 허용가능한 이해에 의하여, 본 발명의 범위는 결정되어야 하고, 이하의 상세한 설명에 의하여 제한이나 한정되어서는 안될 것이다.
일반적인 설명 또는 예시에서 이상에서 설명된 활동의 모든 것이 요구되지 않고, 구체적인 활동의 일부분이 요구되지 않고, 하나 이상의 추가적인 활동은 그들의 설명에서 추가되어 수행될것이고, 상이한 활동들은 유사한 피쳐를 형성하기 위해서 수행될 것이라는 것에 주의한다. 더욱이, 활동이 열거된 순서는 필수적으로 그들이 수행된 순서는 아니다.
230 : 기판 25 : 인터페이스
31, 32 : 우물구역 41 : 필드 격리구역
411 내지 414 : 절연체구역
31, 32 : 우물구역 41 : 필드 격리구역
411 내지 414 : 절연체구역
Claims (5)
- 전자장치에 있어서,
제 1 도전타입의 제 1 우물(Well) 구역;
제 1 인터페이스에서 상기 제 1 우물구역에 근접하는 제 2 도전타입의 제 2 우물구역으로서, 위에서 보면, 상기 제 1 인터페이스는 전체적으로 제 1 방향으로 확장하고, 상기 제 1 도전타입 및 상기 제 2 도전타입은 상반된 도전타입들인, 상기 제 2 우물구역;
상기 제 1 우물구역으로 확장되는 절연체구역으로, 상기 절연체구역 및 상기 제 1 우물구역은 제 2 인터페이스와 인접하고 이를 한정하며, 위에서 보면, 상기 절연체구역은 상기 제 1 인터페이스를 향하여 확장하는 제 1 피쳐를 포함하고, 상기 절연체구역은 상기 제 1 피쳐에 의하여 경계되는 제 1 공간을 한정하고, 상기 제 1 인터페이스에 가장 근접한 상기 제 1 피쳐의 일부분으로부터의 치수는 적어도 영(zero)인, 상기 절연체구역; 및
상기 제 1 인터페이스 상의 트랜지스터 게이트 구조를 포함하는, 전자장치. - 제 1 항에 있어서,
위에서 보면, 상기 제 2 인터페이스는 상기 게이트 구조의 경계선 내에 포함되는, 전자장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 인터페이스에 가장 인접한 상기 절연체구역의 일부분은 상기 제 1 인터페이스로부터 0.2 um 보다 작은 치수에 있는, 전자장치. - 전자장치를 형성하는 방법에 있어서,
제 1 인터페이스에서 제 2 도전타입의 제 2 우물구역에 인접하는 제 1 도전타입의 제 1 우물구역을 포함하는 기판을 제공하는 단계로서, 위에서 보면, 상기 제 1 인터페이스는 전체적으로 제 1 방향으로 확장하고, 상기 제 1 도전타입과 상기 제 2 도전타입은 상반된 도전타입들인, 상기 기판을 제공하는 단계;
상기 제 1 우물구역으로 확장하는 절연체구역을 형성하는 단계로서, 상기 절연체구역 및 상기 제 1 우물구역은 제 2 인터페이스 구역에 인접하고 이를 한정하고, 위에서 보면, 상기 절연체구역은 상기 제 1 인터페이스 구역을 향하여 확장하는 제 1 피쳐를 포함하고, 상기 절연체구역은 상기 제 1 피쳐에 의해 경계되는 제 1 공간을 한정하고, 상기 제 1 인터페이스에 가장 근접한 상기 제 1 피쳐의 일부분으로부터의 치수는 적어도 영(zero)인, 상기 절연체구역을 형성하는 단계; 및
상기 제 1 인터페이스 상에 트랜지스터 게이트 구조를 덮는 단계를 포함하는, 전자장치를 형성하는 방법. - 전자장치에 있어서,
제 1 도전타입의 제 1 우물구역;
제 1 인터페이스에서 상기 제 1 우물구역에 인접한 제 2 도전타입의 제 2 우물구역으로서, 상기 제 1 도전타입과 상기 제 2 도전타입은 상반된 도전타입들인, 상기 제 2 우물구역;
상기 제 1 우물구역으로 확장하는 절연체구역으로서, 상기 절연체구역 및 상기 제 1 우물구역은 제 2 인터페이스에 인접하고 이를 한정하고, 상기 제 1 인터페이스는 상기 제 2 인터페이스로부터 0.05um 이하 및 0.0um 사이에 있는, 상기 절연체구역; 및
상기 제 1 인터페이스 상의 트랜지스터의 게이트 구조를 포함하고,
상기 트랜지스터는 20 볼트 이상의 항복(breakdown) 전압 및 7 mOhm*mm**2 이하의 온 저항(on resistance)을 가지는, 전자장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/651,118 | 2009-12-31 | ||
| US12/651,118 US8299528B2 (en) | 2009-12-31 | 2009-12-31 | Transistor and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110079505A true KR20110079505A (ko) | 2011-07-07 |
| KR101721415B1 KR101721415B1 (ko) | 2017-03-30 |
Family
ID=44186383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100127418A KR101721415B1 (ko) | 2009-12-31 | 2010-12-14 | 트랜지스터와 그에 대한 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8299528B2 (ko) |
| KR (1) | KR101721415B1 (ko) |
| CN (1) | CN102117832B (ko) |
| HK (1) | HK1154308A1 (ko) |
| TW (1) | TWI518903B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9717403B2 (en) | 2008-12-05 | 2017-08-01 | Jeffrey B. Kleiner | Method and apparatus for performing retro peritoneal dissection |
| CN105304701B (zh) * | 2014-08-01 | 2018-06-12 | 旺宏电子股份有限公司 | 半导体装置 |
| US9768054B2 (en) * | 2014-11-27 | 2017-09-19 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low Rdson |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064095A (en) * | 1998-03-10 | 2000-05-16 | United Microelectronics Corp. | Layout design of electrostatic discharge protection device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734493B2 (en) * | 2002-02-08 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lateral double diffused metal oxide semiconductor (LDMOS) device with aligned buried layer isolation layer |
| US6713814B1 (en) * | 2002-08-05 | 2004-03-30 | National Semiconductor Corporation | DMOS transistor structure with gate electrode trench for high density integration and method of fabricating the structure |
| US6876035B2 (en) * | 2003-05-06 | 2005-04-05 | International Business Machines Corporation | High voltage N-LDMOS transistors having shallow trench isolation region |
| SE0303099D0 (sv) * | 2003-11-21 | 2003-11-21 | Infineon Technologies Ag | Method in the fabrication of a monolithically integrated high frequency circuit |
| US7122876B2 (en) * | 2004-08-11 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation-region configuration for integrated-circuit transistor |
| US20060220120A1 (en) * | 2005-03-31 | 2006-10-05 | Impinj, Inc. | High voltage LDMOS device with counter doping |
| US7067365B1 (en) * | 2005-05-26 | 2006-06-27 | United Microelectronics Corp. | High-voltage metal-oxide-semiconductor devices and method of making the same |
| US7808050B2 (en) | 2005-06-22 | 2010-10-05 | Nxp B.V. | Semiconductor device with relatively high breakdown voltage and manufacturing method |
| US7847351B2 (en) * | 2008-04-11 | 2010-12-07 | Texas Instruments Incorporated | Lateral metal oxide semiconductor drain extension design |
-
2009
- 2009-12-31 US US12/651,118 patent/US8299528B2/en active Active
-
2010
- 2010-12-01 TW TW099141762A patent/TWI518903B/zh active
- 2010-12-14 KR KR1020100127418A patent/KR101721415B1/ko active IP Right Grant
- 2010-12-21 CN CN201010598159.XA patent/CN102117832B/zh not_active Expired - Fee Related
-
2011
- 2011-08-02 HK HK11107978.8A patent/HK1154308A1/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064095A (en) * | 1998-03-10 | 2000-05-16 | United Microelectronics Corp. | Layout design of electrostatic discharge protection device |
Non-Patent Citations (1)
| Title |
|---|
| Xiaoliang Han et al., Design and characterization of high-voltage NMOS and PMOS devices in standard 0.25 mm CMOS technology, Microelectronics Journal vol. 38, pp.1038-1041 (2007.09.27.)* * |
Also Published As
| Publication number | Publication date |
|---|---|
| HK1154308A1 (en) | 2012-04-13 |
| TWI518903B (zh) | 2016-01-21 |
| US8299528B2 (en) | 2012-10-30 |
| CN102117832B (zh) | 2015-04-22 |
| KR101721415B1 (ko) | 2017-03-30 |
| US20110156141A1 (en) | 2011-06-30 |
| TW201131770A (en) | 2011-09-16 |
| CN102117832A (zh) | 2011-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6906381B2 (en) | Lateral semiconductor device with low on-resistance and method of making the same | |
| TWI647843B (zh) | 半導體裝置 | |
| US10418480B2 (en) | Semiconductor device capable of high-voltage operation | |
| CN104518010B (zh) | 集成电路和制造集成电路的方法 | |
| CN102549754B (zh) | 屏蔽栅极mosfet中的屏蔽接触 | |
| US20090114987A1 (en) | Semiconductor device and manufacturing method thereof | |
| TW201403825A (zh) | 積體電路裝置及其製造方法 | |
| KR20160108118A (ko) | 병렬 저항기를 가지는 고전압 소자 | |
| US8552492B2 (en) | Semiconductor device | |
| US7436025B2 (en) | Termination structures for super junction devices | |
| US8035161B2 (en) | Semiconductor component | |
| CN108258046B (zh) | 半导体元件 | |
| KR20160002642A (ko) | 반도체 장치 및 그 제조 방법 | |
| US8598659B2 (en) | Single finger gate transistor | |
| US20090065863A1 (en) | Lateral double diffused metal oxide semiconductor device | |
| US20120139046A1 (en) | Asymmetrical transistor device and method of fabrication | |
| CN103762177A (zh) | 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少 | |
| KR101721415B1 (ko) | 트랜지스터와 그에 대한 방법 | |
| TWI601295B (zh) | 斷閘極金氧半場效電晶體 | |
| US9136373B2 (en) | Semiconductor device and manufacturing method for the same | |
| US20150263163A1 (en) | Semiconductor device | |
| US20180145170A1 (en) | Method of Forming a Field-Effect Transistor (FET) or Other Semiconductor Device with Front-Side Source and Drain Contacts | |
| US20180145171A1 (en) | Field Effect Transistor (FET) or Other Semiconductor Device with Front-Side Source and Drain Contacts | |
| TWI566376B (zh) | 半導體裝置及其製造方法 | |
| JP2009021308A (ja) | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |