CN105304701B

CN105304701B - 半导体装置

Info

Publication number: CN105304701B
Application number: CN201410376569.8A
Authority: CN
Inventors: 陈永初; 蔡英杰
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-08-01
Filing date: 2014-08-01
Publication date: 2018-06-12
Anticipated expiration: 2034-08-01
Also published as: CN105304701A

Abstract

本发明公开了一种半导体装置，包括基板、第一重掺杂区、第二重掺杂区、埋入层以及第三重掺杂区。基板具有第一导电型。第一重掺杂区形成在基板内且具有第一导电型。第二重掺杂区形成在基板内且具有第一导电型。埋入层形成在基板内且与第一重掺杂区及第二重掺杂区分开。埋入层具有第二导电型，第二导电型与第一导电型不同。一部分的埋入层位于第一重掺杂区之下。第三重掺杂区形成在基板内。第三重掺杂区位于第一重掺杂区及第二重掺杂区之间且接触埋入层。第三重掺杂区具有第二导电型。

Description

半导体装置

技术领域

本发明关于一种半导体装置，特别是指一种高压结栅极场效晶体管 (high-voltage junction gate field-effect transistor，HV JFET)。

背景技术

高压工艺已广泛应用于电源管理IC(power management integrated circuits，PMIC′s)以及开关电源)(switch mode power supplies，SMPS′s)之中。举例来说，一个具有高压启动电路的开关电源，可在范围为40V至600V 的高输入电压下运作。特别是近期，在不同类型的应用皆有对绿色能源的需求。绿色电源需要更高的转换效率和更低的待机功耗。为了满足这样的要求，高压结栅极场效晶体管(HV JFET)通常用在电路的高压启动部份，例如作为开关电源IC。

HV JFET通常包括深N型阱(deep NWell，与传统的JFET相比，具有较大深度的N型阱)或高压N型阱(HV NWell，与传统的JFET相比，具有较低掺杂等级(doping level)的N型阱)，深N型阱或高压N型阱作为源极与漏极之间的通道。然而，由于高压N型阱(HV NWell)的掺杂程度较低，使用高压N型阱制作高压结场效晶体管(HV JFET)的工艺变异会显着影响HV JFET的夹止电压(pinch-offvoltage)。例如，在阱注入(well implantation) 步骤或掺杂剂驱入(dopant drive-in)步骤中的变异可能使HV JFET的夹止电压偏移25％。

发明内容

根据本发明，提供一种半导体装置。该半导体装置，包括基板、第一重掺杂区、第二重掺杂区以及埋入层。基板具有第一导电型。第一重掺杂区形成在基板内且具有第一导电型。第二重掺杂区形成在基板内且具有第一导电型。埋入层形成在基板内，且与第一重掺杂区及第二重掺杂区分开。埋入层具有第二导电型，第二导电型与第一导电型不同。一部分的埋入层位于第一重掺杂区之下。半导体装置更包括第三重掺杂区。第三重掺杂区形成在基板内，位于第一重掺杂区及第二重掺杂区之间。第三重掺杂区接触埋入层，且具有第二导电型。

此外，根据本发明，提供一种半导体装置。半导体装置包括基板、阱、第一重掺杂区、第二重掺杂区及埋入层。基板具有第一导电型。阱形成在基板内且具有第二导电型，第二导电型与第一导电型不同。第一重掺杂区及第二重掺杂区形成在阱内并具有第二导电型。埋入层形成在阱内并与第一重掺杂区及第二重掺杂区分开。埋入层具有第一导电型。一部分的埋入层位于第一重掺杂区之下。半导体装置还包括第三重掺杂区。第三重掺杂区形成在阱内以及第一重掺杂区与第二重掺杂区之间。第三重掺杂区与埋入层接触。第三重掺杂区具有第一导电型。

根据本发明，提供一种开关电源。开关电源包括高压启动电路、脉冲宽度调变电路以及电容。高压启动电路的输出端子、脉冲宽度调变电路的输入端子以及电容的电极是互相耦接。高压启动电路具有高压半导体装置，高压半导体装置包括基板、第一重掺杂区、第二重掺杂区及埋入层。基板具有第一导电型。第一重掺杂区形成在基板内且具有第一导电型。第二重掺杂区形成在基板内且具有第一导电型。埋入层形成在基板内并与第一重掺杂区及第二重掺杂区分开。埋入层具有第二导电型，第二导电型与第一导电型不同。一部分的埋入层位于第一重掺杂区之下。高压半导体装置还包括第三重掺杂区。第三重掺杂区形成在基板内，且位于第一重掺杂区及第二重掺杂区之间。第三重掺杂区接触埋入层且具有第二导电型。

本发明的特征和优点将在下面的描述中说明，部分地的特征与优点是从描述中显而易见，或者可以透过实践本发明而得知。这些特征和优点将可被权利要求范围指出的元件与组合实现。

需要理解的是，以上的一般描述与以下的详细描述皆为示范与解释之用，并不如权利要求范围一般限制本发明。

图式包括在说明书中并构成说明书的一部分，图式绘示本发明的数个实施例，并与以下描述一起用来解释本发明的原理。

附图说明

图1A至图1E绘示根据一示范性实施例的高压结栅极场效晶体管 (high-voltagejunction-gate field-effect transistor，HV JFET)。

图2A至图2E绘示根据一示范性实施例的HV JEFT。

图3A至图3C绘示根据一示范性实施例的HV JEFT。

图4A至图4D绘示根据一示范性实施例的HV JEFT。

图5A至图5C绘示根据一示范性实施例的HV JEFT。

图6A至图6B绘示根据一示范性实施例的HV JEFT。

图7绘示根据一示范性实施例的HV JEFT。

图8绘示一示范性实施例的HV JEFT中，流经漏极与源极之间的电流，与施加在漏极与源极之间电压的关系图。

图9A及图9B绘示根据一示范性实施例的HV JEFT。

图10A至图10C绘示根据一示范性实施例的HV JEFT。

图11绘示根据一示范性实施例的HV JEFT的示意图，其具有多重通道。

图12绘示根据一示范性实施例的HV JEFT的示意图。

图13绘示根据一示范性实施例的开关电源(switch mode power supply) 的示意图。

【符号说明】

100、200、300、400、500、600、700、900、1000、1100、1200：高压结栅极场效晶体管(high-voltage junction-gate field-effect transistor，HV JFET)

102、202：基板

104、106：重掺杂N型区域、N+区域

108、210、1002：重掺杂P型区域、P+区域

108-1、108-2：P+次区域

110、208、502、902：P型埋入层

112：绝缘隔离层

204：N型阱

206、402、602：P型阱

302：P型顶部层

304：N型层

402-1、402-2：次阱

702：P型外延层

704：N型势垒层(NBL)

902-1、902-2：次埋入层

1300：开关电源

1302：高压启动电路

1304：脉冲宽度调变电路

1306：电容

A-A’、B-B’、C-C’、D-D’：线

G：栅极

PF：P型场注入层

Vin：输入电压

具体实施方式

本发明的实施例包括一个高压结场效晶体管(high-voltage junction-gatefield-effect transistor，HV JFET)。

以下将参照附图对本发明的实施例进行说明。相同或类似的部件将尽可能在附图中使用相同的标号。

图1A至图1E绘示依照本发明一实施例的HV JFET 100。图1A为 HV JEFT 100的透视图，并配合X-Y-Z坐标系统。图1B及图1C分别为沿着图1A的HV JFET 100的线A-A′与B-B′的剖面图，线A-A′与B-B′是沿X 轴方向延伸。图1D及图1E分别为沿着图1A的HV JFET 100的线C-C′与D-D′的剖面图，线C-C′与D-D′是沿Y轴方向延伸。

HV JFET 100包括基板102。在图1A至图1E的例子中，基板102为 N型基板。基板102例如可为一N型硅基板或一N型绝缘层上覆硅 (silicon-on-insulator，SOI)基板。半导体基板102的掺杂浓度(亦称为掺杂等级doping level)约为8*10¹³cm^-3至8*10¹⁴cm^-3。HV JFET100还包括一个重掺杂N型区域(本文中称为N+区域)104、另一个N+区域106以及重掺杂P 型区域(本文中称为P+区域)108。N+区域104和106分别作为HV JFET的源极和漏极。P+区域108作为HV JFET 100的栅极。N+区域104和106 的掺杂浓度可大约相同，亦可不同，且其掺杂浓度高于基板102的掺杂浓度。在一些实施例中，N+区域104和106的掺杂浓度分别约为8*10¹⁶cm^-3至8*10¹⁸cm^-3，以及8*10¹⁶cm^-3至8*10¹⁸cm^-3。P+区域108的掺杂浓度约为8*10¹⁶cm^-3至8*10¹⁸cm^-3。一些实施例中，N+区域104、106以及P+区域108是通过例如热扩散或离子注入共同杂质于基板102中来形成。对于在图1A至图1E绘示的HV JFET，或者其它在本发明中描述的HV JFET， N型杂质可包括磷、砷及锑至少其中之一，P型杂质可包括硼及铝至少其中之一。

HV JFET 100还包括一个P型埋入层(embedded P-layer)110，其例如可以通过注入P型杂质于基板102中形成。P型埋入层110的掺杂浓度比P+ 区域108的掺杂浓度低，约为4*10¹⁴cm^-3至8*10¹⁶cm^-3。

如图1A及图1B所示，P型埋入层110与P+区域108接触且电性耦接。因此可通过施加在P+区域108的一外部电压源于P型埋入层110施加电压。P型埋入层110沿着一方向(图1A、图1B、图1C中的左边方向，亦即负X轴方向)延伸至N+区域104之下，并沿另一方向(图1A、图1B、图1C中的右边方向，亦即正X轴方向)延伸至P+区域108与N+区域106 之间的一点。然而，如图1C所示，至少一部分的P型埋入层110与基板 102的表面分隔一特定距离。因此，P型埋入层110上可作为阻挡层。结果，流向或来自N+区域104的电流被阻挡，无法到达基板102的深部，被迫沿着与基板102表面接近的路线流动，也就是沿着HV JFET装置100 的表面流动。

如图1A、图1D及图1E所示，P+区域108包括两个次区域，P+次区域108-1及P+次区域108-2。P+次区域108-1、108-2以及P型埋入层110 在被P+次区域108-1、108-2以及P型埋入层围绕的区域内制造一空乏区。被空乏区包围的区域构成一通道，可使N+区域104及106之间的电流通过(称为D-S电流)。DS电流实质上被限制在此通道。空乏区的剖面尺寸，以及通道的剖面尺寸可通过改变施加在栅极上的电压(V_G)调整，也就是施加在P+次区域108-1、108-2以及P型埋入层110的电压。当电压V_G达到夹止电压(pinch-offvoltage)，通道被关闭，且N+区域104和106之间没有电流流动。

HV JFET 100还可包括绝缘隔离层112，其分隔相邻的重掺杂区，以降低崩溃(breakdown)的可能性。每个绝缘隔离层112例如可包括：一场氧化层、一浅沟道隔离层或一深沟道隔离层其中之一。

图2A至图2E绘示依照本发明实施例的HV JFET 200。图2A为HV JFET 200的透视图。图2B及图2C分别为沿着图2A的HV JFET 200的线 A-A′与B-B′的剖面图。图2D及图2E分别为沿着图2A的HV JFET 200的线C-C′与D-D′的剖面图。

HV JFET 200形成在P型基板202之内。P型基板202可以是P型硅基板或P型SOI基板。在HV JFET 200中，N型阱(NWell)204形成在P 型基板202之内。N+区域104、106、P+区域108以及P型埋入层110形成在N型阱204之内。一些实施例中，N型阱204是通过例如热扩散或离子注入共同杂质于P型基板202中来形成。N型阱204的掺杂浓度约为 8*10¹³cm^-3至8*10¹⁶cm^-3，其小于N+区域104、106的掺杂浓度。N型阱 204的掺杂浓度可调节以控制HV JFET200的崩溃电压(breakdown voltage)。一般而言，N型阱204的掺杂浓度越低，HV JFET 200的崩溃电压越高。然而，对于具有低掺杂浓度的N型阱204的HV JFET来说，需要有其他的元件以达成良好效能，如此会需要于后详述的较为复杂的工艺。

HV JFET 200也可包括P型阱(PWell)206。P型埋入层208形成在P 型阱206之内，且P+区域210形成在P型埋入层208上。P+区域210作为HV JFET 200的基底电极(bodyelectrode)。

如图2A至图2C所示，P型埋入层110可不完全阻挡自N+区域104 流向N型阱204深部的电流路径。电压可以透过P+区域210施加到P型埋入层208和P型阱206。此电压与透过P+区域108施加到P型埋入层 110的电压共同运作，夹止上述电流路径。

图3A至图3C绘示依照本发明实施例的HV JFET 300。图3A为HV JFET 300的透视图。图3B及图3C分别为沿着图3A的HV JFET 300的线 A-A′与B-B′的剖面图。沿着图3A的HVJFET 300的C-C′线与D-D′线的剖面图，与沿着图2A的C-C′线与D-D′线的剖面图相同，也就是与图2D及图2E相同，此处不再重复。

HV JFET 300与HV JFET 200类似，不同的是HV JFET 300还包括一 P型埋入层302及一N型层(N-layer)304。P型埋入层302形成P+区域108 与N+区域106之间的一区域(称为漂移区drift region)，N型层304形成在 P型埋入层302之上。P型埋入层302也被称为P型顶部层(P-top layer)302。在P型顶部层302和N型层304例如可通过离子注入形成。一些实施例中， P型顶部层302与P型埋入层110、208在不同的步骤中形成。P形顶部层 302的掺杂浓度约为1*10¹⁴cm^-3至8*10¹⁵cm^-3。N型层304的掺杂浓度约为2*10¹⁴cm^-3至1*10¹⁶cm^-3，比N型阱204的掺杂浓度高。

P型顶部层302未与P型埋入层110接触，且P型顶部层未与任何外部端子电性连接。也就是说，P型顶部层302在物理和电性上浮接。

在本发明的实施例中，N型层304相对较薄的，例如约为0.1微米(μm) 至0.4微米。因此，当高压施加到N+区域106时(即HV JFET 300的漏极)，N型层304通过P型顶部层302和N型阱204完全空乏。因此，在N型层304和P型顶部层302亦定义一给D-S电流的通道。由于N型层304 比N型阱204具有较高的掺杂浓度，电流较容易通过N型层304。这进一步确保了D-S电流被限制在接近表面的区域中，且不会扩散到N型阱204 的深处。当N型阱204的掺杂浓度相对低时，由N型层304和P型顶部层302形成的通道相当有用。在这种情况下，N型层304和P型顶部层302 有助于改善HV JFET 300的效能。举例来说，由于N型层304和P型顶部层302的存在，当施加高电压到N+区域106时，N型层304、P型顶部层302以及N型阱204完全耗尽，产生一个完整的空乏区。因此，表面的电场变小，且相比于没有N型层304和P型顶部层302的JFET装置，HV JFET 300的崩溃电压增加。

图4A至图4D绘示依照本发明一实施例的HV JFET 400。图4A为 HV JFET 400的透视图。图4B为沿着图4A的HV JFET 400的线A-A′的剖面图。图4C及图4D分别为沿着图4A的HVJFET 400的线C-C′及D-D′的剖面图。沿着图4A的HV JFET 400的B-B′线的剖面图，与沿着图3A 的HV JFET 300的B-B′线的剖面图相同，也就是与图3C相同，此处不再重复。

HV JFET 400类似于HV JFET 300，不同的是HV JFET 400还包括一 P型阱402，位于P型埋入层110和P+区域108的位置。如图4C和图4D 所示，P型阱402包括两个次阱，即次P型阱402-1与次P型阱402-2。

在上述实施例中，P型埋入层110覆盖N+区域104右侧面的一部分，但是只向左方(X轴负方向)延伸至N+区域下方的一点。在其它实施例中， P型埋入层110向左延伸超过N+区域104，甚至覆盖N+区域104的左侧面。这样的配置可以进一步限制N+区域104的电流到达图1A至图1E中基板102的深处，或到达其他图式中N型阱204的深处。

图5A至图5C绘示依照本发明一实施例的HV JFET 500。图5A为 HV JFET 500的透视图。图5B及图5C分别为沿着图5A的HV JFET 500 的线A-A′及B-B′的剖面图。沿着图5A的HV JFET 500的C-C′线与D-D′线的剖面图，与沿着图3A的HV JFET 300的C-C′线与D-D′线的剖面图相同，且与沿着图2A的HV JFET 200的C-C′线与D-D′线的剖面图相同，也就是与图2D与图2E相同，此处不再重复。

HV JFET 500类似于HV JFET 300，不同的是在HV JFET 500中，一 P型埋入层502覆盖N+区域104的左侧面和底面。一些实施例中，P型埋入层502完全覆盖N+区域104的左侧面及底面。

图6A至图6B绘示依照本发明一实施例的HV JFET 600。图6A为 HV JFET 600的透视图。图6B为沿着图6A的HV JFET 600的线A-A′的剖面图。沿着图6A的HV JFET 600的B-B′线的剖面图，与沿着图5A的 HV JFET 500的B-B′线的剖面图相同，也就是与图5C相同，此处不再重复。沿着图6A的HV JFET 600的C-C′线与D-D′线的剖面图，与沿着图 4A的HV JFET400的C-C′线与D-D′线的剖面图相同，也就是与图4C与图4D相同，此处不再重复。

HV JFET 600类似于HV JFET 500，不同的是HV JFET 600还包括P 型阱402和另一个外加的P型阱602。P型阱602形成在N+区域104的左侧面。

在上述图2A至图6B所述的实施例中，P型阱206、P型埋入层208 和P+区域210形成于P型基板202之内。此外，也可以在P型基板202 之内形成N型势垒层(N-type barrierlayer，NBL)以及空乏高电阻P型外延层和(P-Epi)层，以增进高压应用中的绝缘，以下以图7说明。

图7绘示依照本发明实施例的HV JFET 700。HV JFET 700类似于图 2A中所示的HVJFET 200。不过，在HV JFET 700中，P型外延层702以外延方法形成在在P型基板202之内。P型阱206、P型埋入层208和P+ 区域210形成于P型外延层702之内。

HV JFET 700还包括一NBL(N型势垒层)704。NBL 704的掺杂浓度约比N型阱204的掺杂浓度高1.5-2个数量级。举例来说，NBL 704的掺杂浓度约为8*10¹⁵em^-3至8*10¹⁸em^-3。NBL704进一步增加HV JFET 700的漏极-基底崩溃电压。

在本发明的一实施例中(例如上述的任何一个HV JFET)，D-S电流(IDS) 被限制在装置的表面附近流动，并且被限制为横向流动。结果是，D-S电流容易饱和，亦即，相比于传统的HV JFET，本发明实施例的HV JFET 的D-S电流在低VDS(漏极至源极电压，例如N+区域106及104之间的电压)即会饱和。因此，本发明实施例的HV JFET的饱和区(saturationregion) 较传统的HV JFET的饱和区更宽。图8绘示一示范性实施例的HV JEFT 中，IDS(漏极-源极电流)与VDS(漏极-源极电压)的关系图。可以看出此HV JFET在VDS小于20V的时候饱和。一般而言，本发明实施例的HV JFET 具有约15V至600V的饱和区，因此在被用于电流源电路时可提供较大范围的操作电压(例如15V至600V)。

图9A及图9B绘示依照本发明实施例的HV JFET 900的示意图。HV JFET 900包括能够保持电流与装置表面分隔的设计特点，从而能减少表面缺陷对电流流动的影响，增进装置的效能。举例来说，HV JFET 900为HV JFET 200的变形例。HV JFET 900的透视图与图2A的HV JFET 200的透视图相同，此处不再重复。JFET HV 900的标号请参照图2A。图9A及图9B是沿着图2A的HV JFET 900的C-C′线与D-D′线的剖面图。

HV JFET 900类似于HV JFET 200，不同之处在于HV JFET 900中，P 型埋入层902包括两个次埋入层：P型次埋入层902-1和P型次埋入层902-2。 P型次埋入层902-1与P型次埋入层902-2以一间隔分开，此间隔位于P+ 次区域108-1与P+次区域108-2之间的间隔之下。由于P型次埋入层902-1 与902-2之间的间隔，HV JFET的夹止电压能更好控制。

图10A至图10C绘示HV JFET 1000的示意图，其包括另一种设计特点，可使电流与装置表面分隔。图10A是HV JFET 1000的透视图。图10B 及图10C是图10A的HV JFET 1000沿着C-C′线及D-D′线的剖面图。HV JFET 1000类似于HV JFET 900，不同的是HV JFET 1000包括不具有次区域的P+区域1002，P+区域1002连续的延伸在P型次埋入层902-1及902-2 之间的间隔上方。在HV JFET 1000中，D-S电流通过P+区域1002自装置表面隔开，因此进一步减少装置表面缺陷的影响。

图9A至图10B的设计亦可用在本发明的其他实施例，例如上述的 HV JFET 100、300、400、500、600和700。因此，虽然图9A至图10B 中未绘示P型阱，其他实施例中的P型阱(例如图4C及图4D)亦可加入这样的设计。

饱和电流(例如图8中绘示的饱和区中的D-S电流)可通过多重通道结构增加。图11绘示依照本发明实施例的多重通道HV JFET 1100的平面图。图11绘示12通道结构，其电流处理能力大约为只有一个通道的结构的12 倍。举例来说，如果一个通道中的饱和D-S电流为0.5mA，在多重通道 JFET HV 1100中饱和D-S电流大约为6mA。在图11中，标有标号的区域与上述实施例中具有相同标号的区域对应。

HV JFET 1100包括12个N通道，每一个N通道对应上述实施例中的其中之一通道。如图11所示，每个N通道包括其中一个阶梯状区域(阶梯状区域亦为N型阱204的一部分)的较窄部份，而各阶梯状区域的较宽部份对应源极区域的次区域(亦对应上述实施例的N+区域204)。HV JFET 1100还包括一漏极区域(亦即上述实施例的N+区域106)，漏极区域形成在HV JFET 1100的中心。另外，HV JFET 1100包括基底区域(对应于上述实施例的P+区域210)以与栅极区域G(对应于上述实施例的P+区域108或 P+区域1002)。在HV JFET 1100中，P型场注入层PF对应于上述实施例的P型埋入层110或502。在图11的例子中，在P型场注入层PF形成为一连续的环形区域。此外，在图11的平面图中，N型层304与P型顶部层302重叠。

如图11所示，在HV JFET 1100中，源极区域围绕栅极区域G，依序围绕漏极区域。在上述的所有实施例中(例如图1A、图2A、图3A、图4A、图5A、图6A、图7及图10A的透视图)，N+区域104并不完全沿着Y 方向延伸，而在绝缘隔离层112处被阻挡。因此，在HV JFET 1100中，N+区域104(亦即源极区域)可包括多个次区域，相邻的次区域被绝缘隔离层分隔。在HVJFET 1100中，栅极区域G形成为一连续的环形区域。这对应于图10A至图10C所示的结构。或者，栅极区域G也可包括多个次区域，相邻次区域间具有间隔，形成对应于N+区域104(源极区域)中其中一个次区域的一个通道。这对应于图1A至图9B所示的结构。

或者，HV JFET中的N+区域104(源极区域)可连续形成，而不被划分为多个次区域。不论是连续形成或包括多个次区域，N+区域104(源极区域)可具有环的形状，例如圆形、椭圆形或八边形。

此外，类似于在图1A至图1E所示的结构，图11中的基底区域也可省略。

图12绘示依照本发明实施例的HV JFET 1200的透视图，其具有向Y 轴方向连续延伸的N+区域104，而不被绝缘隔离层112阻挡。HV JFET 1200 类似HF JFET 200，不同的是HVJFET 1200的N+区域104沿Y方向连续地延伸。连续的N+区域104可以用在上述的任何实施例。

本发明实施例的HV JFET可的通过改变P+次区域108-1和108-2之间的距离，和/或改变P型次埋入层902-1和902-2之间的距离(可应用时) 调整夹止电压。一般来说，增加P+次区域108-1和108-2之间的距离，或增加P型次埋入层902-1和902-2之间的距离，会提高夹止电压。

本发明实施例的HV JFET可与电源管理IC(Power management integratedcircuit，PMIC)或开关电源(switch mode power supply，SMPS)合并。图13绘示依照本发明实施例的开关电源1300的示意图。开关电源1300 包括一高压启动电路(HV start-up)1302、一个脉冲宽度调变(pulse width modulation，PWM)电路1304以及电容1306。高压启动电路1302包括一个与本发明实施例相符的HV JFET，并在一大范围高输入电压下运作(例如约40V至450V)。

如图13所示，高压启动电路1302的一输出端子、PWM电路1304的一输入端子以及电容1306的一个电极是互相耦接。符合本发明实施例的 HV JFET的漏极，例如N+区域106(漏极)，与高压启动电路1302的输出端子相连接。高压启动电路1302输出的电流用以对电容1306进行充电，以及用以启动PWM电路1304。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体装置，包括：

一基板，具有一第一导电型；

一第一重掺杂区，形成在该基板内，该第一重掺杂区具有该第一导电型；

一第二重掺杂区，形成在该基板内，该第二重掺杂区具有该第一导电型；

一埋入层，形成在该基板内，该埋入层与该第一重掺杂区及该第二重掺杂区分开，该埋入层具有一第二导电型，该第二导电型与该第一导电型不同，一部分的该埋入层位于该第一重掺杂区之下；以及

一第三重掺杂区，形成在该基板内，该第三重掺杂区位于该第一重掺杂区及该第二重掺杂区之间且接触该埋入层，该第三重掺杂区具有该第二导电型；

其中，第三重掺杂区域以及埋入区在被第三重掺杂区域以及埋入区围绕的区域构成一通道，用于第一重掺杂区域及第二重掺杂区域之间的电流通过。

2.根据权利要求1所述的半导体装置，其中该埋入层为一第一埋入层，该半导体装置更包括：

一第二埋入层，形成在该基板中该第二重掺杂区与该第三重掺杂区之间的一区域，该第二埋入层具有该第二导电型且与该第一埋入层分离。

3.根据权利要求1所述的半导体装置，其中该第一重掺杂区包括：

一第一侧面，面对该第三重掺杂区；

一第二侧面，位于该第三重掺杂区的相反侧；及

一底面；

其中该埋入层完全覆盖该第二侧面和该底面。

4.根据权利要求1所述的半导体装置，更包括：

一阱，形成在该基板内并具有该第二导电型；

其中，至少一部分的该第三重掺杂区以及至少一部分的该埋入层形成在该阱中，且该阱的掺杂浓度低于该埋入层的掺杂浓度。

5.根据权利要求1所述的半导体装置，其中该第一重掺杂区、该第三重掺杂区及该第二重掺杂区是沿一第一方向排列，并沿一第二方向延伸，且该埋入层是沿该第一方向延伸至该第二重掺杂区及该第三重掺杂区之间的一点。

6.根据权利要求5所述的半导体装置，其中该第三重掺杂区包括第一次区域及一第二次区域，该第一次区域及该第二次区域沿该第二方向排列且互相分开。

7.根据权利要求6所述的半导体装置，其中该埋入层沿着该第一次区域及该第二次区域之间的一空间之下的该第二方向连续延伸。

8.根据权利要求6所述的半导体装置，其中该埋入层包括一第一次埋入层及该第二次埋入层，该第一次埋入层及该第二次埋入层沿该第二方向排列，且通过位于该第一次区域及该第二次区域之间的一空间底下的另一空间分隔。

9.根据权利要求5所述的半导体装置，其中该埋入层包括一第一次埋入层及一第二次埋入层，该第一次埋入层及该第二次埋入层沿该第二方向排列且互相分开，该第三重掺杂区是沿着该第一次埋入层与该第二次埋入层之间的一空间上的该第二方向连续延伸。

10.根据权利要求1所述的半导体装置，更包括：

一第一绝缘隔离层，形成在该第一重掺杂区与该第三重掺杂区之间；以及

一第二绝缘隔离层，形成在该第二重掺杂区与该第三重掺杂区之间。

11.根据权利要求1所述的半导体装置，其中该第一重掺杂区为环形，围绕该第二重掺杂区及该第三重掺杂区。

12.根据权利要求1所述的半导体装置，其中该第一重掺杂区包括互相分开的多个次区域，该第一重掺杂区的这些次区域围绕该第二重掺杂区和该第三重掺杂区。

13.根据权利要求12所述的半导体装置，其中该第三重掺杂区包括互相分开的多个次区域，该第三重掺杂区的这些区域的围绕该第二重掺杂区，且该第三重掺杂区中，每两个相邻的这些次区域之间的间隔形成一通道，各该通道对应该第一重掺杂区的这些次区域的其中之一。

14.根据权利要求1所述的半导体装置，其中该第一导电型为N型，且该第二导电型为P型。

15.一种半导体装置，包括：

一基板，具有一第一导电型；

一阱，形成在该基板内且具有一第二导电型，该第二导电型与该第一导电型不同；

一第一重掺杂区及一第二重掺杂区，形成在该阱内并具有该第二导电型；

一埋入层，形成在该阱内并与该第一重掺杂区及该第二重掺杂区分开，该埋入层具有该第一导电型，一部分的该埋入层位于该第一重掺杂区之下；以及

一第三重掺杂区，形成在该阱内以及该第一重掺杂区与该第二重掺杂区之间，该第三重掺杂区与该埋入层接触，该第三重掺杂区具有该第一导电型；

16.根据权利要求15所述的半导体装置，更包括：

一第四重掺杂区，形成在该基板内该阱之外的一区域，该第四重掺杂区具有该第一导电型。

17.根据权利要求15所述的半导体装置，更包括：

一势垒层，形成在该阱之下并具有该第二导电型，该势垒层的掺杂浓度比该阱的掺杂浓度高1至2个数量级。

18.根据权利要求16所述的半导体装置，更包括：

一外延层，形成该基板内该阱之外的一沟道中，

其中该外延层具有该第一导电型，且该第四重掺杂区形成在该外延层中。

19.根据权利要求15所述的半导体装置，其中该第一导电型为P型，且该第二导电型为N型。

20.一种开关电源，包括：

一高压启动电路，具有一高压半导体装置，该高压半导体装置包括：

一基板，具有一第一导电型；

一埋入层，形成在该基板内，该埋入层与该第一重掺杂区及该第二重掺杂区分开，该埋入层具有一第二导电型，该第二导电型与该第一导电型不同，一部分的该埋入层位于该第一重掺杂区之下；及

其中，第三重掺杂区域以及埋入区在被第三重掺杂区域以及埋入区围绕的区域构成一通道，用于第一重掺杂区域及第二重掺杂区域之间的电流通过；

一脉冲宽度调变电路，该脉冲宽度调变电路的一输入端子耦接该高压启动电路的输出端子；以及

一电容，该电容的一电极耦接该脉冲宽度调变电路的该输入端子以及该高压启动电路的输出端子。