KR101228365B1 - Ｌｄｍｏｓ 소자와 그 제조 방법 - Google Patents

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Abstract

본 발명은 LDMOS 소자와 그 제조 방법에 관한 것으로, LDMOS 소자의 측면에 ISO단자를 추가하여 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성하는 것이다. 이러한 본 발명의 실시예는 제 1 도전형 에피층의 내부에 형성된 제 2 도전형 매몰층과, 제 1 도전형 드레인 확장 영역 및 제 2 도전형 드레인 확장 영역과, 제 2 도전형 드레인 확장 영역과 접촉면을 가지며, 소스 영역을 포함하는 제 1 도전형 바디와, 제 2 도전형 불순물층을 포함하는 제 1 가드링과, 제 2 도전형 매몰층의 다른 영역과 연결되는 제2 도전형 고전압 웰 및 상기 제2 도전형 고전압 웰 내부에 제2 도전형 불순물층이 형성되는 제 2 가드링을 포함하며, 제1 가드링의 제 2 도전형 불순물층과, 제 2 가드링의 제2 도전형 불순물층은 아이솔레이션으로 동작하는 것을 특징으로 한다.

Description

ＬＤＭＯＳ 소자와 그 제조 방법{LATERAL DOUBLE DIFFUSED METAL OXIDE SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자에 관한 것으로서, 특히 LDMOS(Lateral Double Diffused Metal Oxide Semiconductor, 이하 LDMOS라 한다) 소자의 측면에 ISO 단자를 추가하고 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성하여 반도체 기판으로 노이즈성 전류가 흐르는 것을 방지하는데 적합한 LDMOS 소자와 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 다양하게 연구되고 있다. 시스템의 원칩화는 콘트롤러와 메모리 등과 같이 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 원칩화해야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압 CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성하게 된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개의 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC이며, 이 파워 IC는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성할 수 있다.
파워 IC 기술은 종래의 개별소자 전력트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 수평형 DMOS(LDMOS: Lateral DMOS) 소자가 구현된다.
이와 같은 종래의 LDMOS 소자를 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래 기술에 따른 LDMOS 소자의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 소자분리막(60)에 의해 활성 영역이 한정되는 반도체 기판(P-SUB)(100)에는 에피층(P-EPI)(70)이 형성되고, 에피층(70) 상에 NBL(N-Buried Layer)(90) 및 HV-PWELL(High voltage P-WELL)(80)이 형성된다.
상기한 반도체 기판(100) 상에는 소자분리막(60)과 중첩되는 게이트 패턴(40)이 형성되어 있으며, 그 게이트 패턴(40)의 일측 HV-PWELL(High voltage P-WELL)(80) 내에 P-바디(P-BODY)(30)와, 그 P-바디(30) 내에 소스(5)가 형성되어 있다. 또한, 게이트 패턴(40)의 타측 HV PWELL(High voltage P-WELL)(80) 내에는 MV-NWELL(Medium voltage N-WELL)(50)와, 그 MV NWELL(50)내에 드레인(10)이 형성되어 있다.
상기한 종래 LDMOS 소자의 경우, 소자분리막(60)에 의해 드레인(10)과 분리되는 깊은 싱크 영역(DEEPN+)(20)을 가드링(Guardring)으로 구비하는 구조를 이용하며, 이를 통해 기생 PNP 동작을 막을 수 있다. 다시 말해서, 깊은 싱크 영역(20)을 가드링으로 형성할 경우 인덕터에서 전류가 역류할 때, 즉 전자 전류가 발생될 때 NBL(90)에서 홀을 재결합시키고, 재결합되지 않은 전자를 깊은 싱크 영역(20)으로 흘러 전자 전류가 기판으로 흐르는 것을 막음으로써, 기생 NPN 동작을 막을 수 있다.
도 2는 종래 기술에 따른 LDMOS 소자에서 콜렉터 전류(Ic)와, 콜렉터와 에미터 사이에 걸리는 전압(Vce)의 상관관계(BVceo)를 도시한 그래프이고, 도 3은 종래 기술에 따른 LDMOS 소자에서 콜렉터 전류(Ic)와, 출력 전압(Vc)의 상관관계(Ic-Vce)를 도시한 그래프이다.
도 2 내지 도 3을 참조하면, 콜렉터는 NBL에서 전류 스윕을 수행한 것으로서, BVceo는 25V 이상 만족하고 Ic-Vc 곡선은 15V 이상에서 안정적으로 동작하는 것을 알 수 있다. 그러나, 도 1에서와 같이 P-epi 단자가 있을 경우 기생 NPN은 베이스(Base)가 양옆으로 동작하는 것과 같은 상황이 발생될 수 있다.
도 4는 종래 기술에 따른 LDMOS 소자에서 ISO가 깊은 싱크 영역이 아닌 경우를 설명하기 위한 단면도로서, 도 4에서와 같이 ISO가 깊은 싱크 영역(Deepn+)이 아닌 경우에는 딥웰(DNWELL)(420)과 반도체 기판(410)사이에 P-N 접합(junction)이 순방향(forward)으로 되어 전자 전류가 반도체 기판(410)으로 빠져 나갈 가능성이 있다. 이는 딥웰(420)의 높은 저항 때문에 딥웰(420) 내부에서 흐르는 전류가 전압 강하(Voltage Drop)를 발생시켜 딥웰(420)과 반도체 기판(410) 사이 0.7V이상의 전압으로 P-N 접합이 순방향이 되도록 인가되기 때문이다.
즉, 참조영역 400에서와 같이 딥웰(420)의 저항(Rs)은 예컨대, 2450ohm/sq정도로 매우 높으므로 깊은 싱크 영역을 형성하는 POCL3(phosphorus oxychloride) 용액을 이용한 확산공정 또는 이온 주입이 반드시 필요하다.
상기한 바와 같이 동작하는 종래 기술에 의한 LDMOS 소자에 있어서는, 도 1에 도시된 바와 같이 깊은 싱크 영역(20)을 만드는 POCL3 공정이 반드시 필요하므로, POCL3 공정을 진행함에 따라 공정 시간이 추가적으로 걸리게 되고, 이에 따른 공정 비용이 추가로 발생하여 비용 효율을 높일 수 없다는 문제점이 있었다.
이에 본 발명의 실시예는, 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성할 수 있는 LDMOS 소자와 그 제조 방법을 제공할 수 있다.
또한 본 발명의 실시예는, LDMOS 소자의 측면에 ISO단자를 추가하여 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성함으로써, 반도체 기판으로 흐르는 노이즈성 전류를 방지할 수 있는 LDMOS 소자와 그 제조 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 LDMOS 소자는, 제 1 도전형 에피층의 내부에 형성된 제 2 도전형 매몰층과, 상기 제 2 도전형 매몰층의 일 영역 상부에 형성된 제 1 도전형 드레인 확장 영역과, 상기 제 1 도전형 드레인 확장 영역의 일부 영역 내부에 형성되며, 게이트 패턴과 드레인 영역을 포함하는 제 2 도전형 드레인 확장 영역과, 상기 제 2 도전형 드레인 확장 영역과 접촉면을 가지며, 소스 영역을 포함하는 제 1 도전형 바디와, 상기 제 2 도전형 드레인 확장 영역의 외곽에 형성되며, 제 2 도전형 불순물층을 포함하는 제 1 가드링과, 상기 제 1 가드링의 외곽에 형성되며, 상기 제 2 도전형 매몰층의 다른 영역과 연결되는 제2 도전형 고전압 웰 및 상기 제2 도전형 고전압 웰 내부에 제2 도전형 불순물층이 형성되는 제 2 가드링을 포함하며, 상기 제1 가드링의 제 2 도전형 불순물층과, 상기 제 2 가드링의 제2 도전형 불순물층은 아이솔레이션으로 동작할 수 있다.
그리고 상기 제 2 가드링의 제2 도전형 불순물층에 인가되는 아이솔레이션 전압은 기 설정된 기준보다 높게 임피던스 처리되어 인가될 수 있다.
그리고 상기 제 1 가드링은, 상기 제 1 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰 내부에 형성된 상기 제 2 도전형 불순물층을 포함할 수 있다.
그리고 상기 제 2 가드링은, 상기 제 2 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 형성되는 상기 제2 도전형 고전압 웰과, 제 2 도전형 불순물 이온 주입 공정을 통해 상기 제2 도전형 고전압 웰의 내부에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰 내부에 형성된 상기 제 2 도전형 불순물층을 포함할 수 있다.
그리고 상기 제 2 드레인 확장 영역, 제 1 가드링 및 제 2 가드링은 필드 산화막에 의해 서로 분리될 수 있다.
본 발명의 일 실시예에 따른 LDMOS 소자 제조 방법은, 반도체 기판 상에 제 1 도전형 에피층을 형성하고, 상기 제 1 도전형 에피층 내에 제 2 도전형 매몰층을 형성하는 단계와, 상기 제 2 도전형 매몰층의 일 영역 상부에 제 1 도전형 드레인 확장 영역을 형성하는 단계와, 소스 영역이 형성되는 상기 제 1 도전형 드레인 확장 영역의 일부 영역에 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 바디를 형성하는 단계와, 상기 제 1 도전형 바디와 연결되며, 드레인 영역과 게이트 패턴이 형성될 상기 제 1 도전형 드레인 확장 영역 일부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 드레인 확장 영역을 형성하는 단계와, 상기 제 2 도전형 드레인 확장 영역의 외곽에 제 2 도전형 불순물층을 포함하는 제 1 가드링을 형성하는 단계와, 상기 제 1 가드링의 외곽에 상기 제 2 도전형 매몰층의 다른 영역과 연결되는 제2 도전형 고전압 웰 및 상기 제2 도전형 고전압 웰 내부에 제 2 도전형 불순물층을 포함하는 제 2 가드링을 형성하는 단계와, 상기 제1 가드링의 제 2 도전형 불순물층과, 상기 제 2 가드링의 제2 도전형 불순물층이 아이솔레이션으로 동작하는 단계를 포함할 수 있다.
그리고 상기 아이솔레이션으로 동작하는 단계는, 상기 제 2 가드링의 제2 도전형 불순물층에 인가되는 아이솔레이션 전압이 기 설정된 기준보다 높게 임피던스 처리되어 인가될 수 있다.
그리고 상기 제 1 가드링을 형성하는 단계는, 상기 제 1 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰 내부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 2 도전형 불순물층을 형성하는 단계를 포함할 수 있다.
그리고 상기 제 2 가드링을 형성하는 단계는, 상기 제 2 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 상기 제2 도전형 고전압 웰을 형성하는 단계와, 상기 제 2 도전형 고전압 웰 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰 내부에 상기 제 2 도전형 불순물층을 형성하는 단계를 포함할 수 있다.
그리고 상기 방법은, 상기 제 1 도전형 에피층의 일부 영역에 필드 산화막을 형성하여 상기 제 2 드레인 확장 영역, 제 1 가드링 및 제 2 가드링을 서로 분리하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명의 실시예에 따른 LDMOS 소자와 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상이 있다.
본 발명의 실시예에 따른 LDMOS 소자와 그 제조 방법에 의하면, 종래의 LDMOS 소자 구조에 측면으로 ISO 단자를 추가함으로써 반도체 기판으로 흐르는 노이즈성 전류를 방지할 수 있고, 깊은 싱크 영역을 도전형 고전압 웰로 전환할 수 있다.
이와 같이 깊은 싱크 영역의 형성을 위한 공정이 불필요하므로, 추가 공정에 따른 비용 감소 및 공정 시간을 단축시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 LDMOS 소자를 설명하기 위한 단면도,
도 2는 종래 기술에 따른 LDMOS 소자에서 콜렉터 전류(Ic)와, 콜렉터와 에미터 사이에 걸리는 전압(Vce)의 상관관계(BVceo)를 도시한 그래프,
도 3은 종래 기술에 따른 LDMOS 소자에서 콜렉터 전류(Ic)와, 출력 전압(Vc)의 상관관계(Ic-Vce)를 도시한 그래프,
도 4는 종래 기술에 따른 LDMOS 소자에서 ISO가 깊은 싱크 영역이 아닌 경우를 설명하기 위한 단면도,
도 5는 본 발명의 실시 예에 따른 LDMOS 소자의 구조 및 동작 과정을 설명하기 위한 단면도,
도 6은 본 발명의 실시 예에 따른 LDMOS 소자에서 순 도핑 농도(net doping concentration)를 도시한 도면,
도 7은 본 발명의 실시 예에 따른 LDMOS 소자에서 전자의 전류 흐름을 도시한 도면,
도 8a 내지 도8d는 본 발명의 실시 예에 따른 LDMOS 소자의 제조 과정을 도시한 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 실시예는, LDMOS 소자의 측면에 ISO단자를 추가하여 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성하는 것이다. 이를 통해 깊은 싱크 영역 없이도 도전형 고전압 웰을 통해 반도체 기판으로 흐르는 노이즈성 전류를 막을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 LDMOS 소자의 구조 및 동작 과정을 설명하기 위한 단면도이다.
도 5를 참조하면, LDMOS 소자는 반도체 기판(500) 상에 형성된 제 1 도전형 에피층(501), 제 2 도전형 매몰층(502), 제 1 가드링(506), 제 2 가드링(504), 제3가드링(524), 제4가드링(526), 제 2 도전형 드레인 확장 영역(510), 제 1 도전형 드레인 확장 영역(512), 제 1 도전형 바디(508), 필드 산화막(514), 게이트 패턴(522) 및 소스/드레인 영역(516, 520) 등을 포함할 수 있다. 여기서, 제 1 도전형은 P형 불순물 이온일 수 있으며, 제 2 도전형은 N형 불순물 이온일 수 있다.
제 1 도전형 에피층(501)은 반도체 기판(500) 상에 성장되며, 제 2 도전형 매몰층(502)은 제 1 도전형 에피층(300) 내에 형성될 수 있다.
제 1 가드링(506)은 드레인 영역(520)의 인접한 영역에 형성되어 드레인 영역(520)에서 반도체 기판(500)측으로 전류가 누설되는 것을 억제하기 위한 것으로, 드레인 영역(520)에 인접한 영역에 제 2 도전형 웰(506a)이 형성되어 있으며, 제 2 도전형 웰(506a) 내부에는 N+ 이온이 주입되어 있는 N형 불순물층(506b)을 포함할 수 있다.
제 2 가드링(504)은 제 1 가드링(506)에 인접한 영역, 즉 제 1 가드링(506)과 필드 절연막(514)을 사이에 두고 형성될 수 있으며, 제 2 도전형 매몰층(502)과 일부 영역이 연결될 수 있다.
또한, 제 2 가드링(504)은 제 2 도전형 고전압 웰(504a)로 형성될 수 있는데, 제 2 도전형 고전압 웰(504a) 내부에는 N+ 불순물 이온이 주입된 N형 불순물층(504c)에 연결되는 제 2 도전형 웰(504b)을 내포할 수 있다.
이러한 제 2 가드링(504)은 제 1 가드링(506)과 함께 누설 전류의 감소 및 SOA(Safe Operating Area) 향상을 위한 역할을 수행할 수 있다.
제 3 가드링(524)은 제 2 가드링(504)에 인접한 영역으로서, 제 2 가드링(504)과 필드 절연막(514)을 사이에 두고 제 1 도전형 웰(524a)이 형성되어 있으며, 제 1 도전형 웰(524a) 내부에는 P+ 이온이 주입되어 있는 P형 불순물층(524b)을 포함할 수 있다.
제 4 가드링(526)은 제 3 가드링(524)에 인접한 영역으로서, 제 3 가드링(524)과 필드 절연막(514)을 사이에 두고 형성될 수 있다. 또한, 제 4 가드링(526)은 제 2 도전형 고전압 웰(526a)로 형성될 수 있는데, 제 2 도전형 고전압 웰(526a) 내부에는 N+ 불순물 이온이 주입된 N형 불순물층(526c)에 연결되는 제 2 도전형 웰(526b)을 내포할 수 있다.
여기서 제 1 가드링(506)은 N형 불순물층(506b)의 VNMT를 통해 전압이 인가되고, 제 2 가드링(504)은 N형 불순물층(504c)의 VISO를 통해 전압이 인가될 수 있으며, 이들은 동일한 직류 전압(예컨대, +6V)을 인가 받을 수 있다.
제 1 도전형 드레인 확장 영역(512)과 제 2 도전형 드레인 확장 영역(510)은 하나의 이온 주입 마스크를 이용한 드라이브-인 공정을 통해 형성될 수 있다. 드라이브-인 공정에 대해 설명하면, 제 1 도전형 드레인 확장 영역(512) 및 제 2 드레인 확장 영역(510)에 대응되는 제 1 도전형 에피층(501)의 상부가 오픈된 이온 주입 마스크를 형성한 후, 제 1 도전형 불순물 이온 주입 공정 및 제 2 도전형 불순물 이온 주입 공정을 순차적으로 실시한다.
또한, 제 1 도전형 드레인 확장 영역(512)과 제 2 도전형 드레인 확장 영역(510)은 본 발명의 실시 예에 따른 LDMOS 소자가 하이 또는 로우 사이드에 연결될 경우 P-N 접합이 형성되어 턴온되며, 이에 따라 홀 또는 전자가 반도체 기판 상으로 주입되는 것을 방지할 수 있다.
다시 말해서, LDMOS 소자가 하이 사이드 및 로우 사이드에 사용될 경우 제 1 도전형 드레인 확장 영역(512)과 제 2 도전형 드레인 확장 영역(510) 사이에 P-N 접합이 턴온되고, 이에 따라 제 1 도전형 드레인 확장 영역(512)에서 발생되는 전자가 제 2 도전형 매몰층(502)으로 이동하고, 제 2 도전형 드레인 확장 영역(510)에서 발생되는 전자는 제 1 도전형 에피층(501) 내의 홀 및 제 1 도전형 바디(508)의 홀과 결합하기 때문에 반도체 기판에 전류가 주입되지 않는다.
한편, 게이트 패턴(522)의 일측에는 소스 영역(516) 및 P+ 영역(518)을 포함하는 제 1 도전형 바디 영역(508)을 구비하고 있으며, 게이트 패턴(522)의 타측에는 드레인 영역(520)을 포함할 수 있다.
상기와 같이 본 발명의 실시 예에 따른 LDMOS 소자는 ISO를 측면으로 확장하여 구성한 것이다. 이 경우 수직(vertical)으로 흐르는 전자 전류뿐만 아니라 수평(lateral)으로도 전자 전류가 흐르도록 하여 내부 기생 NPN의 직류 전류 이득(Hfe)을 줄여주므로, 추가적인 깊은 싱크 영역의 형성 없이 제 2 도전형 고전압 웰(504a)로도 아이솔레이션을 가능하게 할 수 있다.
도 5에 도시한 바와 같이 LDMOS 소자의 제 1 도전형 바디(508) 및 소스 영역(516)에는 VS /B의 전압이 인가되며, 드레인 영역(520)에는 VDS 전압이 인가될 수 있다. 또한, 제1가드링(506)에는 VNMT 전압이 인가되고, 제 2 가드링(504)에는 아이솔레이션 전압인 VISO가 인가될 수 있다.
이때, 인가된 전압(V) 예컨대, +6V가 VISO에 직렬(DC)로 고정인가 되지만, 여기서 기설정된 기준보다 높게 임피던스(530)를 주어서 +5V만 VISO에 인가되도록 한 후 VNMT에는 +6V가 인가 되도록 한다. 이 경우 기생 NPN2가 동작하여 아이솔레이션(예컨대, 제 1 도전형 매몰층(502))에 흐르는 전자 전류가 제 1 도전형 웰(506b)로 들어가고 제 2 도전형 고전압 웰(504a)과 반도체 기판(500) 사이에는 노이즈 전류가 더 흐르기 어렵게 된다. 이를 통해 반도체 기판(500)에는 전자가 주입되는 것을 방지할 수 있다.
도 6은 본 발명의 실시 예에 따른 LDMOS 소자에서 순 도핑 농도(net doping concentration)를 도시한 도면으로서, (a)는 HV-NWELL로만 아이솔레이션된 구조의 순 도핑 농도를 나타내고, (b)는 HV-NWELL과 NWELL이 아이솔레이션으로 동작하는 구조의 순 도핑 농도를 나타낸다.
도 7은 본 발명의 실시 예에 따른 LDMOS 소자에서 전자의 전류 흐름을 도시한 도면이다.
도 7을 참조하면, (a)는 HV-NWELL(710)로만 아이솔레이션으로 동작하는 구조의 전자 전류 흐름(700)을 나타내고, (b)는 HV-NWELL(760)과 NWELL(770)이 아이솔레이션된 구조의 전자 전류 흐름(750)을 나타낸다. 이와 같이 (b)는 (a) 구조처럼 전자 전류가 HV-NWELL(760)로만 흐르는 것이 아니라, NWELL(770)로도 흐르기 때문에 HV-NWELL(760)의 저항으로 인한 전압 강하는 발생하지 않을 수 있다.
도 8a 내지 도8d는 본 발명의 실시 예에 따른 LDMOS 소자의 제조 과정을 도시한 공정 단면도이다.
도 8a를 참조하면, 반도체 기판(500) 상에 제 1 도전형, 예컨대 P형 불순물 이온을 주입하여 제 1 도전형 에피층(501)을 성장시킨다. 이후, 제 1 도전형 에피층(501) 내에 제 2 도전형, 예컨대 N형 불순물 이온을 주입하여 제 2 도전형 매몰층(502)을 형성한다. 그리고 제 1 도전형 에피층(501)의 다른 두 영역을 노출하여 제 2 가드링 및 제4 가드링을 형성하기 위해 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 고전압 웰(504a) 및 제 2 도전형 고전압 웰(526a)을 형성한다.
이때, 제 2 도전형 고전압 웰(504a)은 제 2 도전형 매몰층(502)의 일부 영역에 연결되도록 형성되며, 이러한 공정은 포토리소그라피(photolithography) 공정을 통해 형성된 포토레지스트 패턴을 이용하여 진행될 수 있다. 포토레지스트 패턴은 제 2 도전형 웰(504a)을 형성한 후 애싱(ashing) 또는 스트립(strip) 공정을 통해 제거될 수 있다.
다음으로, 도 8b에 도시된 바와 같이, 제 1 도전형 에피층(501)의 일부 영역에 대해 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 바디(508) 및 제3 가드링의 제1 도전형 웰(524a)을 형성한다.
그리고 제 1 도전형 에피층(501)의 일부 영역에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 1 가드링의 제 1 도전형 웰(506a)을 형성하고, 제 2 도전형 고전압 웰(504a) 및 제 4 도전형 고전압 웰(526a)이 형성된 영역의 일부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 웰(504b) 및 제2 도전형 웰 (526b)을 형성한다.
그런 다음, 도 8c에 도시된 바와 같이, 제 1 도전형 에피층(501)의 또 다른 영역, 예컨대 게이트 패턴 및 드레인 영역이 형성될 부분을 포함하는 영역이 노출되는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 드러난 영역에 대해 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 매몰층(502) 상부의 제 1 도전형 에피층(501) 내에 제 1 도전형 불순물을 주입함으로써, 제 1 도전형 드레인 확장 영역(512)을 형성하게 된다. 이후 상기 포토레지스트 패턴을 이용한 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 포토레지스트 패턴에 의해 드러난 제 1 도전형 에피층(501) 내에 제 2 도전형 불순물을 주입함으로써, 제 2 도전형 드레인 확장 영역(510)을 형성한다.
이와 같이, 제 1, 2 도전형 드레인 확장 영역(512, 510)은 상기 포토레지스트 패턴의 노출면의 크기에 의해 결정될 수 있을 뿐만 아니라 드라이브-인 공정을 통해 형성될 수 있다. 상기 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거될 수 있다. 이러한 제조 공정을 통해 제 1 도전형 바디(508)의 일측면은 제 1 도전형 드레인 확장 영역(512) 및 제 2 도전형 드레인 확장 영역(510)과 접촉면을 가질 수 있다.
이후, 제 1 도전형 불순물 즉, P+ 불순물 이온 주입 공정을 실시하여 제 1 도전형 웰(524a)의 내부에 P형 불순물층(524b)을 형성한다. 그리고 제 2 도전형 불순물 즉, N+ 불순물 이온 주입 공정을 실시하여 제 2 도전형 웰(506a) 내부에 N형 불순물층(506b)과, 제 2 도전형 웰(504b) 내부에 N형 불순물층(504c)을 형성하고, 제 2 도전형 웰(526b)에 N형 불순물층(526c)을 형성하게 된다.
그런 다음, 도 8d에 도시된 바와 같이, 제 1 도전형 에피층(501)의 일부 영역, 즉 액티브 영역과 필드 영역에 필드 산화막(514)을 형성한다. 이를 통해 제 2 도전형 드레인 확장 영역(510), 제 1 가드링(506), 제 2 가드링(504), 제 3 가드링(524) 및 제 4 가드링(526)은 필드 산화막에 의해 서로 분리될 수 있다.
그리고 나서, 필드 산화막(514)에 의해 드러난 액티브 영역에 게이트 패턴(522)을 형성하고, 불순물 이온 주입 공정을 통해 소스 영역(516), 드레인 영역(520), 소스 영역(516)에 연결되는 P+ 영역(518)을 형성한다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 LDMOS 소자와 그 제조 방법은, LDMOS 소자의 측면에 ISO단자를 추가하여 깊은 싱크 영역의 형성 공정 없이 도전형 고전압 웰로 아이솔레이션을 구성한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
500: 반도체 기판 501: 제 1 도전형 에피층
502: 제 2 도전형 매몰층 506: 제 1 가드링
504: 제 2 가드링 524: 제 3 가드링
526: 제 4 가드링 508: 제 1 도전형 바디
510: 제 2 도전형 드레인 확장 영역
512: 제 1 도전형 드레인 확장 영역 514: 필드 산화막
516: 소스 영역 520: 드레인 영역
522: 게이트 패턴

Claims (10)

  1. 제 1 도전형 에피층의 내부에 형성된 제 2 도전형 매몰층과,
    상기 제 2 도전형 매몰층의 일 영역 상부에 형성된 제 1 도전형 드레인 확장 영역과,
    상기 제 1 도전형 드레인 확장 영역의 일부 영역 내부에 형성되며, 게이트 패턴과 드레인 영역을 포함하는 제 2 도전형 드레인 확장 영역과,
    상기 제 2 도전형 드레인 확장 영역과 접촉면을 가지며, 소스 영역을 포함하는 제 1 도전형 바디와,
    상기 제 2 도전형 드레인 확장 영역의 외곽에 형성되며, 제 2 도전형 불순물층을 포함하는 제 1 가드링과,
    상기 제 1 가드링의 외곽에 형성되며, 상기 제 2 도전형 매몰층의 다른 영역과 연결되는 제2 도전형 고전압 웰 및 상기 제2 도전형 고전압 웰 내부에 제2 도전형 불순물층이 형성되는 제 2 가드링을 포함하며,
    상기 제1 가드링의 제 2 도전형 불순물층과, 상기 제 2 가드링의 제2 도전형 불순물층은 아이솔레이션으로 동작하는 LDMOS 소자.
  2. 제 1 항에 있어서,
    상기 제 2 가드링의 제2 도전형 불순물층에 인가되는 아이솔레이션 전압은 기 설정된 기준보다 높게 임피던스 처리되어 인가되는 것을 특징으로 하는 LDMOS 소자.
  3. 제 1 항에 있어서,
    상기 제 1 가드링은,
    상기 제 1 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 형성된 제 2 도전형 웰과,
    상기 제 2 도전형 웰 내부에 형성된 상기 제 2 도전형 불순물층을 포함하는 것을 특징으로 하는 LDMOS 소자.
  4. 제 1 항에 있어서,
    상기 제 2 가드링은,
    상기 제 2 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 형성되는 상기 제2 도전형 고전압 웰과,
    제 2 도전형 불순물 이온 주입 공정을 통해 상기 제2 도전형 고전압 웰의 내부에 형성된 제 2 도전형 웰과,
    상기 제 2 도전형 웰 내부에 형성된 상기 제 2 도전형 불순물층
    을 포함하는 것을 특징으로 하는 LDMOS 소자.
  5. 제 1 항에 있어서,
    상기 제 2 드레인 확장 영역 및 제 1 가드링 및 제 2 가드링은 필드 산화막에 의해 서로 분리되는 것을 특징으로 하는 LDMOS 소자.
  6. 반도체 기판 상에 제 1 도전형 에피층을 형성하고, 상기 제 1 도전형 에피층 내에 제 2 도전형 매몰층을 형성하는 단계와,
    상기 제 2 도전형 매몰층의 일 영역 상부에 제 1 도전형 드레인 확장 영역을 형성하는 단계와,
    소스 영역이 형성되는 상기 제 1 도전형 드레인 확장 영역의 일부 영역에 제 1 도전형 불순물 이온 주입 공정을 실시하여 제 1 도전형 바디를 형성하는 단계와,
    상기 제 1 도전형 바디와 연결되며, 드레인 영역과 게이트 패턴이 형성될 상기 제 1 도전형 드레인 확장 영역 일부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 드레인 확장 영역을 형성하는 단계와,
    상기 제 2 도전형 드레인 확장 영역의 외곽에 제 2 도전형 불순물층을 포함하는 제 1 가드링을 형성하는 단계와,
    상기 제 1 가드링의 외곽에 상기 제 2 도전형 매몰층의 다른 영역과 연결되는 제2 도전형 고전압 웰 및 상기 제2 도전형 고전압 웰 내부에 제 2 도전형 불순물층을 포함하는 제 2 가드링을 형성하는 단계와,
    상기 제1 가드링의 제 2 도전형 불순물층과, 상기 제 2 가드링의 제2 도전형 불순물층이 아이솔레이션으로 동작하는 단계
    를 포함하는 LDMOS 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 아이솔레이션으로 동작하는 단계는,
    상기 제 2 가드링의 제2 도전형 불순물층에 인가되는 아이솔레이션 전압이 기 설정된 기준보다 높게 임피던스 처리되어 인가 되는 것을 특징으로 하는 LDMOS 소자 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 가드링을 형성하는 단계는,
    상기 제 1 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 2 도전형 웰을 형성하는 단계와,
    상기 제 2 도전형 웰 내부에 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 2 도전형 불순물층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 LDMOS 소자 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 2 가드링을 형성하는 단계는,
    상기 제 2 가드링이 형성될 영역의 상기 제 1 도전형 에피층 내부에 상기 제2 도전형 고전압 웰을 형성하는 단계와,
    상기 제 2 도전형 고전압 웰 내부에 제 2 도전형 불순물 이온 주입 공정을 통해 제 2 도전형 웰을 형성하는 단계와,
    상기 제 2 도전형 웰 내부에 상기 제 2 도전형 불순물층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 LDMOS 소자 제조 방법.
  10. 제 6 항에 있어서,
    상기 방법은,
    상기 제 1 도전형 에피층의 일부 영역에 필드 산화막을 형성하여 상기 제 2 드레인 확장 영역, 제 1 가드링 및 제 2 가드링을 서로 분리하는 단계
    를 더 포함하는 것을 특징으로 하는 LDMOS 소자 제조 방법.
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