JP2008004649A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】埋め込み層を有するＬＯＣＯＳオフセットドレイン型高耐圧トランジスタのドレイン領域と埋め込み層間の耐圧を向上させ、かつ縦型寄生バイポーラトランジスタ動作の抑制、オン抵抗の低減を同時に実現する。
【解決手段】埋め込み層を有するＬＯＣＯＳオフセットドレイン型高耐圧トランジスタの、オフセット層からドレイン層にわたる拡散層の下部にストライプ状に拡散層を形成し、ドレイン領域と埋め込み層の間を完全に空乏化させることで、ドレイン領域と埋め込み層の間の耐圧を向上させる。また、ストライプ状拡散層を形成することでドレイン領域が広がりオン抵抗が低減され、埋め込み層も寄生バイポーラトランジスタ動作を十分に抑制できるように、濃度を濃くすることができる。
【選択図】図１

Description

本発明は半導体装置の中でも、特に埋め込み層を有するＬＯＣＯＳ（local oxidation of silicon）オフセットドレイン型高耐圧ＭＯＳトランジスタの半導体装置及びその製造方法に関する。
モーター駆動制御集積回路などにおけるＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）では、例えば数十ボルト以上の高電圧をドレイン領域に印加して使用する場合がある。このように使われる高耐圧ＭＯＳトランジスタとしては、半導体基板の表層部に形成した高濃度ドレイン層の周りに比較的低濃度のオフセット層を設けてドレイン耐圧を確保したＬＯＣＯＳオフセットドレイン型が知られている。
しかし、この構造では縦型の寄生バイポーラトランジスタが動作し、回路の誤動作の原因となることがある。そのため、濃い埋め込み層を有する高耐圧ＭＯＳトランジスタが提案されている（例えば、特許文献１参照）。
図１８は従来のＰ型チャネルのＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタを示す。
この半導体装置は、Ｐ＋型高濃度ドレイン層２０８Ａとポリシリコンからなるゲート電極２０７の端部との間にＬＯＣＯＳ酸化膜２０５を形成し、ドレイン領域であるＰ＋型高濃度ドレイン層２０８Ａからゲート電極２０７の端部をオフセットさせ、これによりゲート電極２０７の端部での電界集中を防止している。
ＬＯＣＯＳ酸化膜２０５の下には、ドレイン領域と同一の導電型からなるＰ型オフセット層２０４を形成している。Ｐ型オフセット層２０４の不純物濃度はＰ＋型高濃度ドレイン層２０８Ａよりも薄い。そして、Ｐ＋型高濃度ソース層２０８Ｂ（又はＰ＋型高濃度ドレイン層２０８Ａ）、Ｎ−型エピタキシャル層２０３と、Ｐ−型シリコン基板２０１をそれぞれエミッタ、ベース、コレクタとする縦型の寄生ＰＮＰの動作を抑制するために、Ｎ＋型埋め込み層２０２が形成されている。２０６はゲート酸化膜を示す。
このようにＮ＋型埋め込み層２０２を導入することにより、Ｐ＋型高濃度ソース層２０８Ｂ（又はＰ＋型高濃度ドレイン層２０８Ａ）、Ｎ−型エピタキシャル層２０３と、Ｐ−型シリコン基板２０１をそれぞれエミッタ、ベース、コレクタとする縦型の寄生ＰＮＰバイポーラトランジスタのベース濃度（Ｎ−型エピタキシャル層２０３）を濃くすることで寄生動作を抑制することができる。
特開昭６０−２０５６０号公報
しかしながら、先行技術においては、以下の課題が存在する。
先行技術によるＰ型チャネルのＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタでは、Ｐ＋型ドレイン層からの空乏層が、Ｎ型濃度が濃いＮ＋型埋め込み層に達し空乏層が伸びにくくなるため、Ｐ＋型ドレイン層とＮ＋型埋め込み層との間に電界が集中し、耐圧が決定されてしまう。
そのため、ドレイン−ソース間距離を広げたり、オフセット層の濃度プロファイルを最適化したり、ドレイン層とオフセット層の間にバッファ層を形成するなどして、横方向の電界を緩和しても耐圧向上は難しい。
耐圧向上のためには、エピタキシャル層の膜厚を厚くしたり、エピタキシャル層の濃度を濃くして空乏層が埋め込み層に達しないようにしたり、逆に、埋め込み層の濃度を薄くして、埋め込み層内にも空乏層が伸びるようにして、Ｐ＋型ドレイン層−Ｎ＋型埋め込み層間の耐圧も向上させる必要がある。
しかし、エピタキシャル層の膜厚を厚くすると、ＰＮ接合分離で素子分離をしている場合、分離層をより深く拡散しなくてはならないため、横方向の拡散も広がり素子面積が増大する。また、エピタキシャル層の濃度を濃くするとＰ型オフセット層・Ｐ＋型ドレイン層との濃度の関係によっては耐圧が低下したり、オン抵抗が増大したりする。また、埋め込み層濃度を薄くすると、縦型の寄生バイポーラトランジスタのベース層濃度を薄くすることとなり、寄生バイポーラ動作が増大する。
このため、素子面積を増大させることなく耐圧の向上・オン抵抗の低減・寄生バイポーラ動作の抑制を同時に実現することが困難であった。
本発明は、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタにおいて、素子面積を増大させることなく、耐圧の向上・オン抵抗の低減・寄生バイポーラ動作の抑制を同時に実現することを目的とする。
本発明の第１の発明の半導体装置は、半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、第１導電型の半導体基板と、半導体基板上にエピタキシャル成長で形成された第２導電型の半導体層と、前記半導体基板と前記半導体層の間に形成された第２導電型の埋め込み層と、前記半導体層の表面に形成された第１導電型の高濃度ドレイン層からなるドレイン領域と、前記半導体層の表面に形成された第１導電型の高濃度ソース層からなるソース領域と、前記ドレイン領域と前記ソース領域の間で前記半導体層表面の活性領域に形成されたゲート酸化膜と、前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、前記ＬＯＣＯＳ酸化膜の下に形成された第１導電型のオフセット層とを備え、さらに、前記オフセット層から前記ドレイン層の下部の前記半導体層に第１導電型の拡散層がストライプ状に形成されていることを特徴とする。つまり、前記オフセット層から前記高濃度ドレイン層にわたる第１導電型拡散層の下部と、前記第２導電型の埋め込み層との間に、第１導電型の拡散層がストライプ状に存在する。
本発明の第２の発明の半導体装置は、半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、第１導電型の半導体基板と、半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された第２導電型の半導体層と、記半導体層の表面に形成された第１導電型の高濃度ドレイン層からなるドレイン領域と、前記半導体層の表面に形成された第１導電型の高濃度ソース層からなるソース領域と、前記ドレイン領域と前記ソース領域の間で前記半導体層表面の活性領域に形成されたゲート酸化膜と、前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、前記ＬＯＣＯＳ酸化膜下に形成された第１導電型のオフセット層とを備え、さらに、前記オフセット層から前記ドレイン層の下部の前記半導体層に第１導電型の拡散層がストライプ状に形成されていることを特徴とする。
本発明の第３の発明の半導体装置は、ストライプ状拡散層はドレイン−ソース方向に平行に形成されている。
本発明の第４の発明の半導体装置の製造方法は、第１の発明の半導体装置の製造方法であって、第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層に第１導電型のストライプ状拡散層を高エネルギー注入によって形成する工程と、前記エピタキシャル層上に酸化膜を介して窒化膜を形成する工程と、前記エピタキシャル層上の活性領域に窒化膜をパターニングする工程と、前記窒化膜をマスクとして前記エピタキシャル層に第１導電型のオフセット層を形成する工程と、前記窒化膜をマスクとして前記エピタキシャル層表面にＬＯＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、前記エピタキシャル層表面の活性領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、前記オフセット層に隣接した前記エピタキシャル層のドレイン領域に第１導電型の高濃度ドレイン層を形成し第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記エピタキシャル層に第１導電型の高濃度ソース層とを形成する工程とを含み、前記ストライプ状拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成することを特徴とする。
本発明の第５の発明の半導体装置の製造方法は、第１の発明の半導体装置の製造方法であって、第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層上にストライプ状の第１導電型の拡散層を形成する工程と、前記ストライプ状拡散層を形成された前記エピタキシャル層上に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層上に酸化膜を介して窒化膜を形成する工程と、前記エピタキシャル層上の活性領域となる部分に前記酸化膜と窒化膜とをパターニングする工程と、前記窒化膜をマスクとして前記エピタキシャル層に第１導電型のオフセット層を形成する工程と、前記窒化膜をマスクとして前記エピタキシャル層表面にＬＯＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、前記エピタキシャル層表面の活性領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、前記オフセット層に隣接した前記エピタキシャル層のドレイン領域に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記エピタキシャル層に第１導電型の高濃度ソース層とを形成する工程とを含み、前記ストライプ状の拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成することを特徴とする。
本発明の第６の発明は、第２の発明の半導体装置の製造方法であって、第１導電型の半導体基板の埋め込み酸化膜上に第２導電型の半導体層を形成する工程と、前記半導体層に第１導電型のストライプ状の拡散層を形成する工程と、前記半導体層上に酸化膜を介して窒化膜を形成する工程と、前記半導体層上の活性領域に窒化膜をパターニングする工程と、前記窒化膜をマスクとして前記半導体層に第１導電型のオフセット層を形成する工程と、前記窒化膜をマスクとして前記半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、前記半導体層表面の活性領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、前記オフセット層に隣接した前記半導体層のドレイン領域に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記半導体層に第１導電型の高濃度ソース層を形成する工程とを含み、前記ストライプ状の拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成することを特徴とする。
本発明の第１の発明の半導体装置によると、前記ストライプ状拡散層と前記半導体層（エピタキシャル層）の接合部から空乏層が伸びることで、前記オフセット層から前記高濃度ドレイン層にわたる拡散層の下部と前記埋め込み拡散層の間が、完全に空乏化されて電界強度が均一化し、前記ドレイン領域と前記埋め込み拡散層間の耐圧が向上する。このため、半導体層を厚くしたり、濃くしたり、または埋め込み層を薄くする必要がないので、素子面積を増大させることなく耐圧の向上・寄生バイポーラ動作の抑制を実現することができる。また、ストライプ状拡散層がオフセット層からドレイン層にわたる拡散層の下部に存在するため、ドレイン領域が広くなり、オン抵抗の低減も実現することができる。
上記構成においてストライプ状拡散層は半導体層と同程度の濃度で、等間隔に形成されることが望ましい。
本発明の第２の発明の半導体装置によると、縦型の寄生バイポーラトランジスタのベースに相当する部分が酸化膜で形成されているため、完全に寄生バイポーラ動作を抑制できる。また、前記ストライプ状拡散層が形成されていないときに比べ、前記ストライプ拡散層が形成されていると、前記ストライプ状拡散層と前記半導体層の接合から空乏層が伸びるため、より低電圧で空乏層が埋め込み酸化膜に達する、そのためドレイン領域が空乏化しやすくなり、より耐圧を向上させることができる。ストライプ状拡散層は半導体層と同程度の濃度で、等間隔に形成されることが望ましい。
本発明の第３の発明の半導体装置によると、ストライプ状拡散層はドレイン−ソース方向に平行に形成されているので、前記ストライプ状拡散層と前記エピタキシャル層の接合部から空乏層が伸びることで、前記オフセット層から前記高濃度ドレイン層にわたる拡散層の下部と前記埋め込み拡散層の間が、完全に空乏化されて電界強度が均一化し、前記ドレイン領域と前記埋め込み拡散層間の耐圧が向上する。このため、エピタキシャル層を厚くしたり、濃くしたり、または埋め込み層を薄くする必要がないので、素子面積を増大させることなく耐圧の向上・寄生バイポーラ動作の抑制を実現することができる。また、ストライプ状拡散層がドレイン−ソース方向に平行に形成されているため、電流経路に対しても平行であるため、前記第１の発明よりも、より大きいオン時抵抗の低減が望める。ストライプ状拡散層は半導体層と同程度の濃度で、等間隔に形成されることが望ましい。
本発明の第４の発明の半導体装置の製造方法によると、前記ストライプ状の拡散層と前記エピタキシャル層の接合部から空乏層が伸びることで、前記オフセット層から前記高濃度ドレイン層にわたる拡散層の下部と前記埋め込み拡散層の間が、完全に空乏化されて電界強度が均一化し、前記ドレイン領域と前記埋め込み拡散層間の耐圧が向上する。このため、エピタキシャル層を厚くしたり、濃くしたり、または埋め込み層を薄くする必要がないので、素子面積を増大させることなく耐圧の向上・寄生バイポーラ動作の抑制を実現することができる。また、ストライプ状拡散層がオフセット層からドレイン層にわたる拡散層の下部に存在するため、ドレイン領域が広くなり、オン抵抗の低減も実現することができる。また、ストライプ状の拡散層が高エネルギー注入によって形成されるため、制御が容易である。
本発明の第５の発明の半導体装置の製造方法によると、前記ストライプ状拡散層と前記エピタキシャル層の接合部から空乏層が伸びることで、前記オフセット層から前記高濃度ドレイン層にわたる拡散層の下部と前記埋め込み拡散層の間が、完全に空乏化されて電界強度が均一化し、前記ドレイン領域と前記埋め込み拡散層間の耐圧が向上する。このため、エピタキシャル層を厚くしたり、濃くしたり、または埋め込み層を薄くする必要がないので、素子面積を増大させることなく耐圧の向上・寄生バイポーラ動作の抑制を実現することができる。また、高エネルギー注入に比べドレイン領域濃度をより濃く形成することができるため、オン抵抗の低減も実現できる。
本発明の第６の発明の半導体装置の製造方法によると、埋め込み酸化膜が活性領域の全域にわたって形成された半導体装置を得ることができ、縦型の寄生バイポーラトランジスタの動作を完全に抑制し、更なる耐圧向上を実現できる。
以下、本発明の半導体装置および製造方法を図１〜図１７に示す各実施の形態に基づいて説明する。
（実施の形態１）
図１〜図５は本発明の実施の形態１を示す。
図１は本発明の実施の形態１に係る半導体装置の断面図で、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層の下部に、ストライプ状にＰ型拡散層１０９が形成されている点が従来とは異なっている。
具体的には、Ｐ＋型高濃度ドレイン層１０８Ａとポリシリコンからなるゲート電極１０７の端部との間に、ＬＯＣＯＳ酸化膜１０５を形成し、ドレイン領域であるＰ＋型高濃度ドレイン層１０８Ａからゲート電極１０７の端部をオフセットさせている。ＬＯＣＯＳ酸化膜１０５の下には、ドレイン領域と同一の導電型からなるＰ型オフセット層１０４を形成し、Ｎ＋型埋め込み層１０２が活性領域の全域にわたって形成されている。そして、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層の下部に、複数のＰ型拡散層１０９がストライプ状に所定間隔、例えば等間隔で形成されている。１０６はゲート酸化膜である。
そして、Ｐ＋型高濃度ソース層１０８Ｂ（又はＰ＋型高濃度ドレイン層１０８Ａ）、Ｎ−型エピタキシャル層１０３と、Ｐ−型シリコン基板１０１をそれぞれエミッタ、ベース、コレクタとする縦型の寄生ＰＮＰの動作を抑制するために、Ｎ＋型埋め込み層１０２が形成されている。
図２〜図５はその製造工程を示している。
先ず、図２に示すように、Ｐ−型シリコン基板１０１中にＮ＋型埋め込み層１０２、Ｎ−型エピタキシャル層１０３を順次形成する。ここで、Ｎ＋型埋め込み層１０２の不純物濃度は１×１０１８／ｃｍ３から１×１０２０／ｃｍ３程度、Ｎ−型エピタキシャル層１０３の不純物濃度は１×１０１５／ｃｍ３〜５×１０１５／ｃｍ３程度とする。そして、フォトレジスト４２０を塗布・現像し、これをマスクとしてストライプ状拡散層となる領域に、ボロンを５００ｋｅＶ〜２ＭｅＶの高エネルギー注入で注入してストライプ状のＰ型拡散層１０９を形成する。ストライプ状のＰ型拡散層１０９の不純物濃度はＮ−型エピタキシャル層と同程度の濃度とする。
そして、フォトレジスト４２０を除去して図３に示すように、Ｎ−型エピタキシャル層１０３上に酸化膜１３０を形成し、その上部に窒化膜１３１を形成する。そして、活性領域となる部分に酸化膜１３０と窒化膜１３１とをパターニングする。
次に、フォトレジスト４２１を塗布・現像し、これをマスクとしてＬＯＣＯＳオフセット領域となるところに、ボロンを注入してＰ型オフセット層１０４を形成する。Ｐ型オフセット層１０４の注入ドーズ量は７×１０１２／ｃｍ２〜１．５×１０１３／ｃｍ２程度とする。
次に、図３のフォトレジスト４２１を除去した後、窒化膜１３１をマスクとしてＬＯＣＯＳ酸化膜１０５を成長させる。ＬＯＣＯＳ酸化膜１０５は、例えばパイロジェニック酸化で１０００℃１００分程度の熱処理を行うことによって形成される。このときのＬＯＣＯＳ酸化膜１０５の膜厚は４００ｎｍ〜６００ｎｍ程度である。
そして、図４に示すように、トランジスタのゲート部となるところにゲート酸化膜１０６を形成する。その上部に、ドレイン側のＬＯＣＯＳ酸化膜１０５に跨ってポリシリコンからなるゲート電極１０７を形成する。
次に、図５に示すように、Ｐ＋型高濃度ドレイン層１０８Ａを、Ｐ型オフセット層１０４上のＬＯＣＯＳ酸化膜１０５のセルフアラインで、ボロンを注入することにより形成する。また、ゲート電極１０７を挟んでドレイン領域と反対の領域に、ゲート電極１０７に対してセルフアラインでＰ＋型高濃度ソース層１０８Ｂをボロン注入により形成する。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂとは同一の拡散層とする。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂの注入ドーズ量は２×１０１５／ｃｍ２〜６×１０１５／ｃｍ２程度とする。
次に、図には示さないが、層間絶縁膜としてＰＳＧ膜とを形成し、Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂおよびゲート電極１０７に接続孔（コンタクト）を設けてアルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。４２２はフォトレジストである。
この半導体装置の製造方法によると、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層とＮ＋型埋め込み層１０２の間が完全に空乏化され電界強度が均一化し、Ｐ＋型高濃度ドレイン層１０８ＡとＮ＋型埋め込み層１０２間の耐圧が向上し、従来より耐圧が向上し、また、ストライプ状のＰ型拡散層１０９が形成されるためドレイン領域が広がりオン抵抗が低減され、かつＮ＋型埋め込み層１０２の濃度が十分濃いため寄生バイポーラトランジスタ動作を抑制することができる。
（実施の形態２）
図６は実施の形態２に係る半導体装置の断面図を、図７は平面図を示す。
実施の形態１でもオン抵抗を低減することができるが、実施の形態２はオン抵抗をより低減することができる。
この実施の形態２半導体装置では、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層の下部に、複数のＰ型拡散層３０９がドレイン−ソース間方向に平行に、ストライプ状に所定間隔、例えば等間隔で形成されている。なお、図７ではＬＯＣＯＳ酸化膜１０５は省略されている。
具体的には、先ずＰ＋型高濃度ドレイン層１０８Ａとポリシリコンからなるゲート電極１０７の端部との間に、ＬＯＣＯＳ酸化膜１０５を形成し、ドレイン領域であるＰ＋型高濃度ドレイン層１０８Ａからゲート電極１０７の端部をオフセットさせている。ＬＯＣＯＳ酸化膜１０５の下には、ドレイン領域と同一の導電型からなるＰ型オフセット層１０４を形成し、Ｎ＋型埋め込み層１０２が活性領域の全域にわたって形成されている。
そして、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層の下部に、ストライプ状にＰ型拡散層３０９をドレイン−ソース間方向に平行に形成する。
上記半導体装置では、ストライプ状拡散層がドレイン−ソース方向に平行に形成されているため、電流経路に対しても平行であるため、実施の形態１のオン抵抗低減以上の効果を得ることができる。
（実施の形態３）
図８〜図１２は本発明の実施の形態３を示す。
実施の形態１における高エネルギー注入は、一般的に濃い拡散層を形成するのに適さない。そこで、この実施の形態３ではオン抵抗のより低減をできるように、ストライプ状拡散層濃度を濃く形成できる。
図８は本発明の実施の形態３のＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタを示し、図９〜図１２はその製造工程を示す。
先ず図９に示すように、Ｐ−型シリコン基板１０１中に、Ｎ＋型埋め込み層１０２、Ｎ−型エピタキシャル層１０３を順次形成する。ここで、Ｎ＋型埋め込み層１０２の不純物濃度は１×１０１８／ｃｍ３から１×１０２０／ｃｍ３程度、Ｎ−型エピタキシャル層１０３の不純物濃度は１×１０１５／ｃｍ３〜５×１０１５／ｃｍ３程度とする。
そして、Ｎ−型エピタキシャル層１０３上にストライプ状のＰ型拡散層１０９を形成する。そして、Ｎ−型エピタキシャル層１０３上にＮ−型エピタキシャル層１１０を形成する。
そして、Ｎ−型エピタキシャル層１１０上に酸化膜１３０を形成し、その上部に窒化膜１３１を形成する（積層状態は図１０を参照）。そして、活性領域となる部分に酸化膜１３０と窒化膜１３１とをパターニングする。
次に、図１０に示すようにフォトレジスト１２１を塗布・現像し、これをマスクとしてＬＯＣＯＳオフセット領域となるところに、ボロンを注入してＰ型オフセット層１０４を形成する。Ｐ型オフセット層１０４の注入ドーズ量は７×１０１２／ｃｍ２〜１．５×１０１３／ｃｍ２程度とする。
次に図１１に示すように、図１０のフォトレジスト１２１を除去した後、窒化膜１３１をマスクとしてＬＯＣＯＳ酸化膜１０５を成長させる。ＬＯＣＯＳ酸化膜１０５は、例えばパイロジェニック酸化で１０００℃１００分程度の熱処理を行うことによって形成される。このときのＬＯＣＯＳ酸化膜１０５の膜厚は４００ｎｍ〜６００ｎｍ程度である。そして、トランジスタのゲート部となるところにゲート酸化膜１０６を形成する。その上部に、ドレイン側のＬＯＣＯＳ酸化膜１０５に跨ってポリシリコンからなるゲート電極１０７を形成する。
次に図１２に示すように、Ｐ型オフセット層１０４中にＰ＋型高濃度ドレイン層１０８Ａを、Ｐ型オフセット層上のＬＯＣＯＳ酸化膜１０５のセルフアラインで、ボロンを注入することにより形成する。また、ゲート電極１０７を挟んでドレイン領域と反対の領域に、ゲート電極１０７に対してセルフアラインでＰ＋型高濃度ソース層１０８Ｂをボロン注入により形成する。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂとは同一の拡散層とする。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂの注入ドーズ量は２×１０１５／ｃｍ２〜６×１０１５／ｃｍ２程度とする。
次に、図には示さないが、層間絶縁膜としてＰＳＧ膜とを形成し、Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂおよびゲート電極１０７に接続孔（コンタクト）を設けてアルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。
この製造方法によると、ストライプ拡散層を高エネルギー注入で形成していないため、より濃い拡散層を形成できる。そのため実施の形態１よりもドレイン領域の濃度を濃くできるため、よりオン抵抗低減の効果を得られる。
（実施の形態４）
図１３〜図１７は本発明の実施の形態４を示す。
実施の形態１でも縦型の寄生バイポーラトランジスタ動作を十分抑制できるが、この実施の形態４によると、縦型の寄生バイポーラトランジスタの動作を完全に抑制し、更なる耐圧向上を実現できる。そのために、埋め込み酸化膜６０２が活性領域の全域にわたって形成されている。
具体的には、図１３に示すように、誘電体分離基板内で、先ずＰ＋型高濃度ドレイン層１０８Ａとポリシリコンからなるゲート電極１０７の端部との間にＬＯＣＯＳ酸化膜１０５を形成し、ドレイン領域であるＰ＋型高濃度ドレイン層１０８Ａからゲート電極１０７の端部をオフセットさせている。ＬＯＣＯＳ酸化膜１０５の下には、ドレイン領域と同一の導電型からなるＰ型オフセット層１０４を形成し、埋め込み酸化膜６０２が活性領域の全域にわたって形成されている。そして、Ｐ型オフセット層１０４からＰ＋型高濃度ドレイン層１０８Ａにわたる拡散層の下部に、ストライプ状にＰ型拡散層１０９を形成する。１０６はゲート酸化膜を示す。
図１４〜図１７は、本発明の実施の形態４のＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの製造工程を示す。
先ず図１４に示すように、Ｐ−型シリコン基板１０１上に埋め込み酸化膜６０２、Ｎ−型エピタキシャル層１０３が順次形成されたＳＯＩ基板を用意する。ここで、埋め込み酸化膜６０２の厚さは０．５μｍ〜３μｍ程度とする。そして、フォトレジスト４２０を塗布・現像し、これをマスクとしてストライプ状拡散層となる領域に、ボロンを５００ｋｅＶ〜２ＭｅＶの高エネルギー注入で注入してストライプ状のＰ型拡散層１０９を形成する。ストライプ状のＰ型拡散層１０９の不純物濃度はＮ−型エピタキシャル層１０３と同程度の濃度とする。そして、Ｎ−型エピタキシャル層１０３上に酸化膜１３０を形成し、その上部に窒化膜１３１を形成する（積層状態は図１５を参照）。そして、活性領域となる部分に酸化膜１３０と窒化膜１３１とをパターニングする。
次に、図１５に示すように、図１４のフォトレジスト４２０を除去した後、フォトレジスト１２１を塗布・現像し、これとパターニングされた窒化膜１３１とをマスクとしてＬＯＣＯＳオフセット領域となるところに、ボロンを注入してＰ型オフセット層１０４を形成する。Ｐ型オフセット層１０４の注入ドーズ量は７×１０１２／ｃｍ２〜１．５×１０１３／ｃｍ２程度とする。
次に、図１６に示すように、図１５のフォトレジスト１２１を除去した後、窒化膜１３１をマスクとしてＬＯＣＯＳ酸化膜１０５を成長させる。ＬＯＣＯＳ酸化膜１０５は、例えばパイロジェニック酸化で１０００℃１００分程度の熱処理を行うことによって形成される。このときのＬＯＣＯＳ酸化膜１０５の膜厚は４００ｎｍ〜６００ｎｍ程度である。そして、窒化膜１３１を除去した後に、トランジスタのゲート部となるＮ−型エピタキシャル層１０３の表面にゲート酸化膜１０６を形成する。その後、ゲート酸化膜１０６の上に形成され、ドレイン側のＬＯＣＯＳ酸化膜１０５に跨ってポリシリコンからなるゲート電極１０７を形成する。
次に、図１７に示すように、Ｐ型オフセット層１０４上のＬＯＣＯＳ酸化膜１０５に対してセルフアラインでボロンを注入することにより、Ｐ＋型高濃度ドレイン層１０８Ａを形成する。また、ゲート電極１０７を挟んでドレイン領域と反対の領域に、ゲート電極１０７に対してセルフアラインでボロンを注入することにより、Ｐ＋型高濃度ソース層１０８Ｂを形成する。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂとは同時に形成される。Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂの注入ドーズ量は２×１０１５／ｃｍ２〜６×１０１５／ｃｍ２程度とする。
次に、図には示さないが、層間絶縁膜としてＰＳＧ膜とを形成し、Ｐ＋型高濃度ドレイン層１０８ＡとＰ＋型高濃度ソース層１０８Ｂおよびゲート電極１０７に接続孔（コンタクト）を設けてアルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。
この製造方法によると、縦型の寄生バイポーラトランジスタのベースに相当する部分に埋め込み酸化膜６０２で形成されているため、完全に寄生バイポーラ動作を抑制できる。また、ストライプ状のＰ型拡散層１０９が形成されていないときに比べ、ストライプ状のＰ型拡散層１０９が形成されていると、ストライプ状のＰ型拡散層１０９とＮ−型エピタキシャル層の接合から空乏層が伸びるため、より低電圧で空乏層が埋め込み酸化膜に達する、そのためドレイン領域が空乏化しやすくなり、より耐圧を向上させることができる。
なお、実施の形態３または実施の形態４の半導体装置でも、実施の形態２と同様に、ストライプ状の拡散層をドレイン−ソース方向に平行に形成すると、電流経路に対しても平行であるため、よりオン抵抗低減の効果を得ることができる。
本発明はＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ及びその製造方法などに有用である。
本発明の実施の形態１に係る半導体装置の断面図 同実施の形態の半導体装置の製造方法を示す第１の工程断面図 同実施の形態の半導体装置の製造方法を示す第２の工程断面図 同実施の形態の半導体装置の製造方法を示す第３の工程断面図 同実施の形態の半導体装置の製造方法を示す第４の工程断面図 本発明の実施の形態２に係る半導体装置の断面図 同実施の形態の半導体装置の平面図 本発明の実施の形態３に係る半導体装置の断面図 同実施の形態の半導体装置の製造方法を示す第１の工程断面図 同実施の形態の半導体装置の製造方法を示す第２の工程断面図 同実施の形態の半導体装置の製造方法を示す第３の工程断面図 同実施の形態の半導体装置の製造方法を示す第４の工程断面図 本発明の実施の形態４に係る半導体装置の断面図 同実施の形態の半導体装置の製造方法を示す第１の工程断面図 同実施の形態の半導体装置の製造方法を示す第２の工程断面図 同実施の形態の半導体装置の製造方法を示す第３の工程断面図 同実施の形態の半導体装置の製造方法を示す第４の工程断面図 従来技術に係る半導体装置の断面図
符号の説明
１０１ Ｐ−型シリコン基板（半導体基板）
１０２ Ｎ＋型埋め込み層
１０３ Ｎ−型エピタキシャル層（第２導電型（Ｎ）の半導体層）
１０４ Ｐ型オフセット層
１０５ ＬＯＣＯＳ酸化膜
１０６ ゲート酸化膜
１０７ ゲート電極
１０８Ａ Ｐ＋型高濃度ドレイン層（ドレイン領域）
１０８Ｂ Ｐ＋型高濃度ソース層（ソース領域）
１０９，３０９ Ｐ型拡散層
１１０ Ｎ−型エピタキシャル層
１２１ フォトレジスト
１３０ 酸化膜
１３１ 窒化膜
４２０ フォトレジスト
４２１ フォトレジスト
６０２ 埋め込み酸化膜

Claims (6)

  1. 半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、
    第１導電型の半導体基板と、
    半導体基板上にエピタキシャル成長で形成された第２導電型の半導体層と、
    前記半導体基板と前記半導体層の間に形成された第２導電型の埋め込み層と、
    前記半導体層の表面に形成された第１導電型の高濃度ドレイン層からなるドレイン領域と、
    前記半導体層の表面に形成された第１導電型の高濃度ソース層からなるソース領域と、
    前記ドレイン領域と前記ソース領域の間で前記半導体層表面の活性領域に形成されたゲート酸化膜と、
    前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、
    前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、
    前記ＬＯＣＯＳ酸化膜の下に形成された第１導電型のオフセット層と
    を備え、さらに、前記オフセット層から前記ドレイン層の下部の前記半導体層に第１導電型の拡散層がストライプ状に形成されている
    半導体装置。
  2. 半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、
    第１導電型の半導体基板と、
    半導体基板上に形成された埋め込み酸化膜と、
    前記埋め込み酸化膜上に形成された第２導電型の半導体層と、
    前記半導体層の表面に形成された第１導電型の高濃度ドレイン層からなるドレイン領域と、
    前記半導体層の表面に形成された第１導電型の高濃度ソース層からなるソース領域と、
    前記ドレイン領域と前記ソース領域の間で前記半導体層表面の活性領域に形成されたゲート酸化膜と、
    前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、
    前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、
    前記ＬＯＣＯＳ酸化膜下に形成された第１導電型のオフセット層と
    を備え、さらに、前記オフセット層から前記ドレイン層の下部の前記半導体層に第１導電型の拡散層がストライプ状に形成されている
    半導体装置。
  3. 前記オフセット層から前記ドレイン層にわたる拡散層下部にストライプ状に形成された第１導電型の拡散層が、前記ドレイン領域から前記ソース領域への方向に平行でストライプ状に形成されている
    請求項１又は請求項２に記載の半導体装置。
  4. 第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを半導体基板上に形成する半導体装置の製造方法であって、
    第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、
    前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、
    前記エピタキシャル層に第１導電型のストライプ状拡散層を高エネルギー注入によって形成する工程と、
    前記エピタキシャル層上に酸化膜を介して窒化膜を形成する工程と、
    前記エピタキシャル層上の活性領域に窒化膜をパターニングする工程と、
    前記窒化膜をマスクとして前記エピタキシャル層に第１導電型のオフセット層を形成する工程と、
    前記窒化膜をマスクとして前記エピタキシャル層表面にＬＯＣＯＳ酸化膜を形成する工程と、
    前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、
    前記エピタキシャル層表面の活性領域にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、
    前記オフセット層に隣接した前記エピタキシャル層のドレイン領域に第１導電型の高濃度ドレイン層を形成し第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記エピタキシャル層に第１導電型の高濃度ソース層とを形成する工程と
    を含み、前記ストライプ状拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成する
    半導体装置の製造方法。
  5. 第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを半導体基板上に形成する半導体装置の製造方法であって、
    第１導電型の半導体基板上に第２導電型の埋め込み層を形成する工程と、
    前記半導体基板上に第２導電型のエピタキシャル層を形成する工程と、
    前記エピタキシャル層上にストライプ状の第１導電型の拡散層を形成する工程と、
    前記ストライプ状拡散層を形成された前記エピタキシャル層上に第２導電型のエピタキシャル層を形成する工程と、
    前記エピタキシャル層上に酸化膜を介して窒化膜を形成する工程と、
    前記エピタキシャル層上の活性領域となる部分に前記酸化膜と窒化膜とをパターニングする工程と、
    前記窒化膜をマスクとして前記エピタキシャル層に第１導電型のオフセット層を形成する工程と、
    前記窒化膜をマスクとして前記エピタキシャル層表面にＬＯＣＯＳ酸化膜を形成する工程と、
    前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、
    前記エピタキシャル層表面の活性領域にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、
    前記オフセット層に隣接した前記エピタキシャル層のドレイン領域に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記エピタキシャル層に第１導電型の高濃度ソース層とを形成する工程と
    を含み、前記ストライプ状の拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成する
    半導体装置の製造方法。
  6. 第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを半導体基板上に形成する半導体装置の製造方法であって、
    第１導電型の半導体基板の埋め込み酸化膜上に第２導電型の半導体層を形成する工程と、
    前記半導体層に第１導電型のストライプ状の拡散層を形成する工程と、
    前記半導体層上に酸化膜を介して窒化膜を形成する工程と、
    前記半導体層上の活性領域に窒化膜をパターニングする工程と、
    前記窒化膜をマスクとして前記半導体層に第１導電型のオフセット層を形成する工程と、
    前記窒化膜をマスクとして前記半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、
    前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、
    前記半導体層表面の活性領域にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、
    前記オフセット層に隣接した前記半導体層のドレイン領域に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で前記半導体層に第１導電型の高濃度ソース層を形成する工程と
    を含み、前記ストライプ状の拡散層を、前記オフセット層から前記ドレイン層の下部の前記半導体層に形成する
    半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112013B2 (en) 2012-03-12 2015-08-18 Renesas Electronics Corporation Semiconductor device and method for producing the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI503893B (zh) * 2008-12-30 2015-10-11 Vanguard Int Semiconduct Corp 半導體結構及其製作方法
US8623732B2 (en) * 2010-06-17 2014-01-07 Freescale Semiconductor, Inc. Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure
JP6077291B2 (ja) * 2012-12-10 2017-02-08 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ回路
CN104103685B (zh) * 2013-04-02 2018-07-06 中芯国际集成电路制造(上海)有限公司 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法
KR102068842B1 (ko) * 2013-04-16 2020-02-12 매그나칩 반도체 유한회사 반도체 전력소자
US9306034B2 (en) 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
US9263574B1 (en) * 2014-11-07 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN109216462A (zh) * 2018-09-04 2019-01-15 深圳市福来过科技有限公司 半导体器件及其制备方法
FR3103318B1 (fr) * 2019-11-15 2021-12-10 St Microelectronics Crolles 2 Sas Circuit intégré comprenant un transistor nldmos et procédé de fabrication d’un tel circuit intégré

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964342A (ja) * 1995-08-22 1997-03-07 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2002334991A (ja) * 2001-05-08 2002-11-22 Toshiba Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020560A (ja) 1983-07-15 1985-02-01 Hitachi Ltd 半導体装置
US5548150A (en) * 1993-03-10 1996-08-20 Kabushiki Kaisha Toshiba Field effect transistor
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6034416A (en) * 1997-04-17 2000-03-07 Matsushita Electirc Industrial Co., Ltd. Semiconductor device and method for fabricating the same
KR100300069B1 (ko) * 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
TW512533B (en) * 2000-04-26 2002-12-01 Sanyo Electric Co Semiconductor device and its manufacturing process
DE10052004C1 (de) * 2000-10-20 2002-02-28 Infineon Technologies Ag Vertikaler Feldeffekttransistor mit Kompensationszonen und Anschlüssen an einer Seite eines Halbleiterkörpers
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
DE10340131B4 (de) * 2003-08-28 2005-12-01 Infineon Technologies Ag Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
EP1946378B1 (en) * 2005-11-02 2012-12-12 Nxp B.V. Method of manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964342A (ja) * 1995-08-22 1997-03-07 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2002334991A (ja) * 2001-05-08 2002-11-22 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112013B2 (en) 2012-03-12 2015-08-18 Renesas Electronics Corporation Semiconductor device and method for producing the same

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