KR101572476B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 고전압 소자 영역 및 저전압 소자 영역으로 정의되는 반도체 기판을 준비하는 단계, 상기 고전압 소자 영역의 반도체 기판에 필드 절연층을 형성하는 단계, 상기 필드 절연층이 형성된 반도체 기판 전면에 제1 게이트 산화막을 형성하는 단계, 상기 필드 절연층의 일부를 식각하여 단차를 갖도록 함과 동시에 상기 제1 게이트 산화막을 일부 식각하여 저전압 소자 영역의 반도체 기판을 노출시키는 단계, 상기 고전압 소자 영역의 제1 게이트 산화막 및 상기 저전압 소자 영역의 노출된 반도체 기판 상에 제2 게이트 산화막을 형성하는 단계, 및 상기 단차를 갖는 필드절연층 및 상기 필드 절연층과 인접한 고전압 소자 영역의 제2 게이트 산화막에 걸쳐 게이트 폴리를 형성하는 단계를 포함한다.
LDMOS(laterally diffused metal oxide semiconductor).

Description

반도체 소자 및 그 제조 방법{semiconductor and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 사용되는 고전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프(turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
도 1은 일반적인 LDMOS(laterally diffused metal oxide semiconductor)를 나타내는 단면도이다. 도 1을 참조하면, 상기 LDMOS 트랜지스터는 반도체 기판 내에 형성되는 P형 에피층(110), 상기 P형 에피층(110) 상부에 형성되는 매몰 절연층(115), 상기 매몰 절연층(115) 상부에 형성되는 고전압 N형 웰(HV NWELL, 120), 내압특성 향상을 위하여 상기 반도체 기판 표면에 형성되는 필드 산화물(125), 상기 필드 산화물(130) 일측의 고전압 N형 웰 내에 형성되는 P형 바디(P-Body, 130), 상기 필드 산화물(140) 타측의 고전압 N형 웰 내에 형성되는 저전압 N형 웰(135), 상기 P형 바디(130) 내에 형성되는 N+형의 불순물이 도핑된 소오스 영역(140)과 상기 소오스 영역(113)과 인접하여 형성되는 P+형 소오스 콘택 영역(145), 상기 저전압 N형 웰(135) 내에 형성되는 N+형의 불순물이 도핑된 드레인 영역(150), 상기 반도체 기판 상에 형성되는 게이트 절연막(155), 및 상기 게이트 절연막과 상기 필드 산화물의 일부 상에 걸쳐 형성되는 게이트 전극(160)을 포함한다.
상기 필드 산화물(130)의 두께 따라 상기 LDMOS 트랜지스터의 온 저항 특성 및 브레이크 다운 전압 특성이 변한다. 일반적으로 상기 필드 산화물(130)은 LOCOS(LOCal Oxidation of Silicon) 공정을 통하여 형성되고, 형성되는 LOCOS의 두께는 전 웨이퍼를 걸쳐 동일하다. 따라서 일반적인 LOCOS 공정으로는 상기 LOCOS의 두께를 조절하여 소자 특성을 조절할 수 없고, 이를 위해서는 별도의 공정을 추가하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 온 저항을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 고전압 소자 영역 및 저전압 소자 영역으로 정의되는 반도체 기판을 준비하는 단계, 상기 고전압 소자 영역의 반도체 기판에 필드 절연층을 형성하는 단계, 상기 필드 절연층이 형성된 반도체 기판 전면에 제1 게이트 산화막을 형성하는 단계, 상기 필드 절연층의 일부를 식각하여 단차를 갖도록 함과 동시에 상기 제1 게이트 산화막을 일부 식각하여 저전압 소자 영역의 반도체 기판을 노출시키는 단계, 상기 고전압 소자 영역의 제1 게이트 산화막 및 상기 저전압 소자 영역의 노출된 반도체 기판 상에 제2 게이트 산화막을 형성하는 단계, 및 상기 단차를 갖는 필드절연층 및 상기 필드 절연층과 인접한 고전압 소자 영역의 제2 게이트 산화막에 걸쳐 게이트 폴리를 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 내에 형성되는 제1 도전형 웰 영역, 상기 제1 도전형 웰 영역의 표면에 형성되는 단차를 갖는 필드 절연층, 상기 필드 절연층 일측의 제1 도전형 웰에 형성되는 제2 도전형 바디, 상기 필드 절연층이 형성된 반도체 기판 상에 형성되는 게이트 산화막, 상기 단차를 갖는 필드 절연층과 인접한 게이트 산화막 및 상기 단차를 갖는 필드 절연층에 걸쳐 형성되는 게이트 폴리, 상기 제2 도전형 바디에 형성되는 소오스 영역, 및 상기 필드 절연층 타측의 제1 도전형 웰에 형성되는 드레인 영역을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 듀얼 게이트 산화 공정을 이용하여 LOCOS 프로파일의 변화를 주고, 변화된 LOCOS 프로파일과 게이트 폴리의 조합으로 드리프트 영역에 대한 전계 특성을 향상시켜 반도체 소자의 온 저항을 향상시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 이때 상기 반도체 기판(205)은 고전압 소자가 형성되는 고전압 소자 영역(A) 및 저전압 소자가 형성되는 저전압 소자 영역(B)으로 구분될 수 있다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(205)의 하부에 P형 에피층(210)을 형성한다. 상기 고전압 소자 영역의 P형 에피층(210) 상부에 매몰 절연층(215)을 형성한다. 그리고 상기 고전압 소자 영역에 불순물을 주입하여 상기 매몰 절연층(215) 상부의 반도체 기판(205) 내에 고전압 제1 도전형 웰 영역(220) 및 제2 도전형 바디 영역(225)을 형성한다.
예컨대, 먼저 상기 고전압 소자 영역의 반도체 기판(205) 표면에 N-형 불순물 이온, 예를 들어 인 이온을 주입한 후 일정 온도 및 시간에서 불순물 확산공정 을 수행하여 고전압 N형 웰 영역(220)을 형성한다. 여기서 상기 고전압 N형 웰 영역(220)을 N 드리프트(Drift) 영역이라고도 한다.
이때 상기 고전압 N형 웰 영역(220)은 상기 불순물 이온이 매몰 절연층(215)의 상부 면에 이르도록 실시함으로써 상기 고전압 N형 웰 영역(220)은 매몰 절연층(215)의 상부면까지 연장될 수 있다.
이어서 포토리쏘그라피 공정을 수행하여 이온주입 마스크(미도시)를 상기 반도체 기판에 형성하고, 상기 이온 주입 마스크를 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B) 이온을 일정한 도즈량으로 이온주입하여 상기 고전압 N형 웰 영역(220) 내에 상기 P형 바디 영역(225)을 형성할 수 있다. 상기 P형 바디 영역(225)은 상기 고전압 N형 웰 영역(220)과 접촉면을 가질 수 있다. 이 P형 바디 영역(220)의 일부는 후술하는 바와 같이 LDMOS 트랜지스터의 채널 영역으로서 역할을 하게 된다.
이어서 상기 반도체 기판(205) 표면에 필드 절연층(235)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 절연층(235)은 통상적인 로코스(LOCOS) 기술을 사용하여 형성할 수 있다.
상기 필드 절연층(235)은 상기 고전압 N형 웰 영역(305)의 상부 표면에 형성되며, 상기 P형 바디 영역(225)으로부터 일정한 거리 만큼 떨어져서 형성된다.
이어서 상기 필드 절연층(235)이 형성된 반도체 기판 전면에 제1 게이트 산화막(230)을 형성한다. 이때 상기 제1 게이트 산화막(230)은 상기 고전압 소자 영역(A) 및 저전압 소자 영역(B) 상에 형성될 수 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 필드 절연층(235)의 일부 및 상기 상기 저전압 소자 영역(B) 상에 형성되는 제1 게이트 산화막(230)을 식각하여 제거한다.
즉 상기 필드 절연층(235)이 형성된 반도체 기판(205) 상에 포토리쏘그라프(photolithography) 공정을 수행하여 포토레지스트(photoresist) 패턴을 형성한다. 상기 포토레지스트 패턴은 상기 필드 절연층(235) 및 상기 저전압 소자 영역(B) 상에 형성되는 제1 게이트 산화막(230)을 노출하고, 상기 필드 절연층(235)의 나머지 부분과 상기 고전압 소자 영역(A) 상에 형성되는 제1 게이트 산화막(230)은 덮는다.
이어서 상기 포토레지스트 패턴을 마스크로 이용하여 노출된 필드 절연층(235) 및 상기 저전압 소자 영역(B) 상에 형성되는 제1 게이트 산화막(230)을 식각한다.
상기 식각 공정을 통하여 상기 필드 절연층(235)은 일부 식각되어 일부분에서 단차를 갖는 필드 절연층(235-1)을 형성할 수 있고, 상기 제1 게이트 산화막(230)은 식각되어 저전압 소자 영역(B)의 반도체 기판(205)을 노출시킨다.
이때 식각 시간을 조절하여 상기 필드 절연층(235)의 일부가 식각되는 정도를 조절할 수 있다. 상기 제1 게이트 산화막(230) 및 상기 필드 절연층(235)의 일부는 동시에 식각되며, 상기 제1 게이트 산화막(230)이 완전히 제거되더라도 상기 필드 절연층(235)의 일부에 대한 식각 공정이 계속 수행될 수 있다.
다음으로 도 2C에 도시된 바와 같이, 상기 포토레지스트 패턴을 애 싱(ashing) 또는 스트립(strip) 공정을 수행하여 제거한다.
이어서 고전압 소자 영역(A)의 제1 게이트 산화막(230) 및 상기 저전압 소자 영역(B)의 노출된 반도체 기판(205) 상에 제2 게이트 산화막(250)을 형성한다.
따라서 상기 고전압 소자 영역(A)의 게이트 산화막이 저전압 소자 영역(B)의 게이트 산화막보다 두껍게 형성될 수 있다. 이를 듀얼(dual) 게이트 산화 공정이라 한다.
이어서 상기 제2 게이트 산화막(250) 상에 폴리 실리콘(260)을 증착한다.
다음으로 도 2d에 도시된 바와 같이, 상기 폴리 실리콘(260)을 패터닝하여 상기 단차를 갖는 필드절연층(235-1) 및 상기 필드 절연층(235-1)과 인접한 제2 게이트 산화막의 일부 상에 걸쳐 게이트 폴리(160-1)를 형성한다.
예컨대, 상기 게이트 폴리(160-1)는 상기 단차를 갖는 필드 절연층(235-1)과 동일한 프로파일의 단차를 갖도록 형성될 수 있다.
그리고 상기 고전압 소자 영역(A)의 제2 게이트 산화막(250) 및 제1 게이트 산화막(230)을 선택적으로 식각하여 상기 P형 바디 영역(225)의 일부 및 상기 고전압 N형 웰 영역(220)의 일부를 노출시킨다.
그리고 노출된 P형 바디 영역(225)의 일부에 불순물을 주입하여 제1 도전형(예컨대, N+형)의 불순물이 도핑된 소오스 영역(274)과 상기 소오스 영역(274)과 인접하여 형성되는 제2 도전형(예컨대, P+형) 소오스 콘택 영역(272)을 형성한다.
그리고 노출된 고전압 N형 웰 영역(220) 표면에 불순물을 주입하여 제1 도전형 저전압 웰(282) 및 제1 도전형 드레인 영역(284)을 형성한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 단차를 갖는 필드 절연층 및 게이트 폴리를 나타낸다.
도 3a 내지 도 3c에는 서로 다른 형태를 갖는 필드 절연층 및 게이트 폴리를 도시한다. 소자의 온 저항(Ron)은 형성되는 게이트 폴리(160-1, 160-2,160-3) 하부의 게이트 절연층(135-1, 135-2,135-3))의 두께에 영향을 받는다.
필드 절연층 및 게이트 폴리의 형태에 따라 상기 필드 절연층 하부의 드리프트 영역에 형성되는 전계의 세기가 달라지기 때문에 소자의 온 저항도 필드 절연층 및 게이트 폴리의 형태에 영향을 받는다.
예컨대, 도 3a에 도시된 바와 같이 상기 필드 절연층(135-1)의 일부는 두께가 얇아지도록 형성되는데, 이렇게 두께가 얇아진 필드 절연층(135-1) 하부의 드리프트 영역에는 전계가 집중되고, 집중되는 전계에 의하여 소스 영역으로부터 드레인 영역으로 전자의 흐름이 증가하여 소자의 온 저항이 감소한다.
LDMOS와 같은 고전압 소자의 브레이크 다운 전압은 상기 게이트 폴리의 끝단하부의 필드 절연층의 두께에 영향을 받는다. 도 3a 및 도 3b에 도시된 게이트 폴리(160-1, 160-2) 하부의 필드 절연층(135-1, 135-2)의 두께는 변하지 않으므로 브레이크 다운 전압에 대한 영향은 거의 없다.
상술한 바와 같이 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 듀얼 게이트 산화 공정을 이용하여 LOCOS 프로파일의 변화를 주고, 변화된 LOCOS 프로파일과 게이트 폴리의 조합으로 드리프트 영역에 대한 전계 특성을 향상시켜 반도체 소자의 온 저항을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 LDMOS 트랜지스터의 구조를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 단차를 갖는 필드 절연층 및 게이트 폴리를 나타낸다.

Claims (5)

  1. 고전압 소자 영역 및 저전압 소자 영역으로 정의되는 반도체 기판을 준비하는 단계;
    상기 고전압 소자 영역의 반도체 기판에 필드 절연층을 형성하는 단계;
    상기 필드 절연층이 형성된 반도체 기판 전면에 제1 게이트 산화막을 형성하는 단계;
    상기 필드 절연층의 일부를 식각하여 단차를 갖도록 함과 동시에 상기 제1 게이트 산화막을 일부 식각하여 저전압 소자 영역의 반도체 기판을 노출시키는 단계;
    상기 고전압 소자 영역의 제1 게이트 산화막 및 상기 저전압 소자 영역의 노출된 반도체 기판 상에 제2 게이트 산화막을 형성하는 단계; 및
    상기 단차를 갖는 필드절연층 및 상기 필드 절연층과 인접한 고전압 소자 영역의 제2 게이트 산화막에 걸쳐 게이트 폴리를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 폴리를 형성하는 단계는,
    상기 단차를 갖는 필드 절연층과 동일한 프로파일의 단차를 갖도록 상기 게이트 폴리를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 필드 절연층을 형성하는 단계 이전에 상기 준비된 반도체 기판의 하부에 P형 에피층을 형성하는 단계;
    상기 필드 절연층을 형성하는 단계 이전에 상기 고전압 소자 영역의 P형 에피층 상부에 매몰 절연층을 형성하는 단계;
    상기 필드 절연층을 형성하는 단계 이전에 상기 고전압 소자 영역에 불순물을 주입하여 상기 매몰 절연층 상부의 반도체 기판 내에 고전압 제1 도전형 웰 영역 및 제2 도전형 바디 영역을 형성하는 단계;
    상기 게이트 폴리를 형성하는 단계 이후에 상기 제2 도전형 바디 영역의 일부에 불순물을 주입하여 제1 도전형의 불순물이 도핑된 소오스 영역과 상기 소오스 영역과 인접하여 형성되는 제2 도전형 소오스 콘택 영역을 형성하는 단계; 및
    상기 게이트 폴리를 형성하는 단계 이후에 고전압 제1 도전형 웰 영역의 일부 표면에 불순물을 주입하여 제1 도전형 저전압 웰 및 제1 도전형 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 저전압 소자 영역의 반도체 기판을 노출시키는 단계는,
    상기 필드 절연층의 일부 및 상기 저전압 소자 영역 상에 형성되는 제1 게이트 산화막은 노출하고, 상기 필드 절연층의 나머지 부분과 상기 고전압 소자 영역 상에 형성되는 제1 게이트 산화막은 덮는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 이용하여 노출된 필드 절연층의 일부 및 상기 제1 게이트 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087786A (ko) 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
KR20200025114A (ko) 2018-08-29 2020-03-10 주식회사 디비하이텍 반도체 소자의 제조 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101531884B1 (ko) * 2009-01-06 2015-06-26 주식회사 동부하이텍 수평형 디모스 트랜지스터
CN103367149B (zh) * 2012-03-30 2016-12-14 上海华虹宏力半导体制造有限公司 Ldmos晶体管的场氧化层隔离结构及制备方法
US10256325B2 (en) * 2012-11-08 2019-04-09 Infineon Technologies Austria Ag Radiation-hardened power semiconductor devices and methods of forming them
CN103035729B (zh) * 2012-12-04 2015-06-03 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法
US9396948B2 (en) * 2013-05-03 2016-07-19 Texas Instruments Incorporated Layer transfer of silicon onto III-nitride material for heterogenous integration
KR101941295B1 (ko) 2013-08-09 2019-01-23 매그나칩 반도체 유한회사 반도체 소자
KR101842318B1 (ko) * 2014-02-25 2018-03-27 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
US9245997B2 (en) * 2013-08-09 2016-01-26 Magnachip Semiconductor, Ltd. Method of fabricating a LDMOS device having a first well depth less than a second well depth
US9269806B2 (en) * 2013-10-03 2016-02-23 Macronix International Co., Ltd. Semiconductor device and method of fabricating same
CN105206666B (zh) * 2014-05-28 2018-09-25 北大方正集团有限公司 半导体器件
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
JP6509665B2 (ja) * 2015-07-23 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
CN107492495A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107492497A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
TWI656642B (zh) * 2018-05-08 2019-04-11 立錡科技股份有限公司 橫向雙擴散金屬氧化物半導體元件及其製造方法
CN110504318A (zh) * 2018-05-18 2019-11-26 立锜科技股份有限公司 横向双扩散金属氧化物半导体元件及其制造方法
US11018266B2 (en) * 2018-10-23 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced surface field layer in varactor
KR20220168360A (ko) 2021-06-16 2022-12-23 삼성전자주식회사 반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520222B1 (ko) * 2003-06-23 2005-10-11 삼성전자주식회사 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087786A (ko) 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
KR20200025114A (ko) 2018-08-29 2020-03-10 주식회사 디비하이텍 반도체 소자의 제조 방법

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