JP2009515332A - 半導体デバイスの製造方法 - Google Patents

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Abstract

本発明の方法は、例えばラテラル型の高耐圧電界効果トランジスタ（ＨＶ−ＦＥＴ）等の半導体デバイスを製造するための安価な方法を開示する。該方法は、第１導電型の基板（１）を具え、−第１ドーパントを注入して、前記基板中に第２導電型の第１領域（２）を形成し（そしてこれを拡散し）、−第１導電型の第２領域（３）を形成し、第１領域（２）と第２領域（３）とがｐｎ接合を形成する。第２領域（３）は、基板の表面（４）で第２ドーパントを注入することにより形成される表面層である。それに続いて、表面層が、表面層（３）上に第１導電型の第１エピタキシャル層（５）を形成することにより覆われる。高価な高エネルギー注入機（ＭｅＶ）の使用は、互いの表面に配置された一つ以上の領域の製造において省略することができ、それによりコストの低減が得られる。

Description

本発明は、表面を有する第１導電型の基板を具える半導体デバイスの製造方法であって、（ａ）第１ドーパントを注入して、前記基板中に第２導電型の第１領域を形成し、（ｂ）該第１領域中に第２ドーパントを注入して、前記第１導電型の第２領域を形成し、該第１領域と該第２領域とがｐｎ接合を形成している、半導体デバイスの製造方法に関するものである。
米国特許第４，７５４，３１０号（図６、７）には、複数の交互ｐ−ｎ層をドリフト領域に有する横方向ＨＶ−ＦＥＴが示されている。高耐圧ＦＥＴは、交互導電型の複数のエピタキシャル層を用いて製造される。交互導電型の第１および第２領域の交互配置構造は、ドリフト領域を高耐圧トランジスタ中に形成し、空乏ドリフト領域にわたって生じる高電圧を運ぶ。この方法では、複数の並列経路がドリフト領域の電流および低いオン状態の抵抗に寄与すると同時に、荷電平衡が的確であれば、リサーフ（Resurf）の原理が高い降伏電圧を可能にする。この方法の不都合な点は、上面から様々な層の深さへのアクセスが若干難しいことであり、これに対し、この出願ではＶ溝を用いる。他の不都合な点は、エピタキシーの使用により、ドリフト領域中の各層においてかなり重要なドーパントの投与量の精密制御性が低いことである。
米国特許第６，５０９，２２０号には、ドリフト領域に一つ以上の伝導チャネルを有する高耐圧絶縁ゲート型電界効果トランジスタの製造方法が開示されている。この出願では、異なる垂直深さで配置された複数の埋め込み層を形成するように、拡張ドレイン中の伝導チャネルを、第２導電型の深いウェル（ディープウェル）またはエピタキシャル層中へ第１導電型のドーパントを連続的に深く注入して形成する。第２導電型の深いウェルまたはエピタキシャル層を、第１導電型の基板の中または上に形成する。第２導電型の第２エピタキシャル層を、深いウェルまたはエピタキシャル層上に形成することができ、そして第１導電型の深い注入を繰り返して、第１の複数の埋め込み層に対して積み重なった並行関係で第２の複数の埋め込み層を形成する。拡張ドレイン中の積層したｐ−ｎ層は、ＨＶＦＥＴのドリフト領域を形成する。ＨＶＦＥＴがＯＮモードの時、ドリフト電流がソースとドレインとの間を流れる。ドリフト領域は、当該ドリフト領域がＯＦＦモードであれば、空乏する。
既知の方法の不都合な点は、異なる垂直深さで配置した第１導電型の層の形成に、高エネルギー注入機が必要なことである。ＭｅＶ域の高エネルギー注入機は、非常に高価で、そしてそれらは半導体製造ラインで一般に利用できない。高エネルギーイオンのマスキングが、益々難しくなる。更に、高エネルギーイオンに起因する注入損傷は、信頼性の問題を生じ得る。
本発明の目的は、特に、従来技術より安価な、冒頭で述べたようなタイプのデバイスの製造方法を提供することである。
本発明に従う方法の目的は、第１導電型の第２領域が、基板の表面で第２ドーパントを注入することによって形成される表面層であることにより達成される。続いて、該表面層は、該表面層上の第１導電型のエピタキシャル層により覆われる。
本発明は、第１導電型の第２領域が表面における比較的低エネルギーの注入により形成され、そしてその後にその表面層上において同じ第１導電型のエピタキシャル層のエピタキシャル成長が続くという見識に基づく。表面での注入とエピタキシャル成長との組み合わせは、数ＭｅＶの高エネルギー注入の使用を回避する。ウェハ当りのコストの減少が得られる。ＭｅＶ域の高エネルギー注入を省略することにより、該方法は従来のウェハ製造に適用できる。このことは、異なる世界中のウェハ工場で半導体デバイスを製造するための柔軟性において著しい利点を示す。
更に、基板に対して垂直方向に異なる深さの層を一層以上形成するための高エネルギー注入が除外されることで、注入損傷が減る。より信頼性のあるデバイスが得られる。
その上、第１導電型のエピタキシャル層の使用により、第１導電型の他の層、および基板に対する深さでのアクセスがより容易になる。
米国特許第４，７５４，３１０号の従来技術の方法において、ドリフト領域のｐ−ｎ層はエピタキシャル成長のみにより形成される。既知の方法において、エピタキシャル成長中のドーパント濃度は、非常に良好には制御できず、特に、リサーフ（ＲＥＳＵＲＦ；表面電界緩和）原理に基づく高耐圧デバイスに使用される比較的低いドーパント濃度に対して向いていない。
本発明にかかる方法において、第１導電型の第１エピタキシャル層に第３ドーパントを注入して、第１エピタキシャル層中に第２導電型の第３領域を形成し、該第３領域は第２領域とｐｎ接合を形成する。ドーパント濃度の改良された制御は、（例えばｎ型の）注入を用いて、第１エピタキシャル層（例えばｐ型）の（比較的低い）ドーパント濃度を超過すること（オーバードーピング）により得ることができる。この方法は、リサーフ目的で使用するｐ−ｎ層のドーパント原子の緻密な制御を可能にする。リサーフは、逆バイアス電圧下のｐ−ｎ層が早期の内部絶縁破壊（降伏）の起こる前に完全に空乏した場合に得られる。空乏領域は、層のｐおよびｎ部分の双方のドーパント濃度に対して非常に敏感である。そのため、降伏に対する電界の臨界値を超えることなく完全に空乏したｐ−ｎ層を得るためには、ドーパント濃度の良好な制御が非常に重要である。
ＲＥＳＵＲＦに適した方法の特定の有利な態様において、第１エピタキシャル層は高オーミックである。これは、エピタキシャル成長中に比較的低濃度のドーパント原子を組み込むことを意味する。高オーミックなエピタキシャル層は、良く制御された逆導電型のイオンの注入と、そしてそれに続く任意の拡散とを組み合わせて用いられ得る。高オーミックエピタキシャル層中のドーパント濃度がとても小さいから、これらの少量を補償するために必要なドーパント原子は多くない。この方法によれば、低濃度領域で非常に良好な制御を有する非常に低いドーパント濃度が可能である。特に、５ｅ１６ａｔ／ｃｍ３以下のドーパント濃度を、非常に良好な制御性で容易に得ることができる。他方で、第１エピタキシャル層のいくつかのドープは、以下に示すようにデバイス分離および本体／基板への接触に有益である。
エピタキシャル成長と、それに続く逆導電型のドーパントを用いたエピタキシャル層のオーバードーピングとを組み合わせた表面注入を用いた交互ｐ−ｎ層の形成は、一回以上繰り返すことができる。この方法で複数の積層ｐ−ｎ層を基板上に形成し得る。ＨＶＦＥＴの拡張ドレインにおいてこれらの積層ｐ−ｎ層を適用することにより、第２型の層の数を増加させることにより、利点が著しくなり、ＯＮ抵抗（Ｒｏｎ）が減る。
好ましくは、第１導電型はｐ型である。ｐ型基板をｐ型エピタキシャル層と組み合わせて使用することにより、ｎ型トランジスタを電気的に絶縁する安易な手段が可能になる。接合分離は、ディープトレンチ分離より非常に容易且つ安価である。ディープトレンチ分離は、従来技術で開示されているようにｐ型基板をｎ型エピ層と組み合わせた場合に、任意選択的に適用される。
好ましくは、第１および追加のエピ層の厚みは、４．５μｍ未満である。エピ層の厚さを厚くなり過ぎないように選択することで、エピ層のドーパント濃度をオーバードーピングするために逆導電型のドーパント原子を第１エピタキシャル層中に拡散させるためには、制限された温度量のみが要求される。エピ層を薄くすると、エピ層中でドーパント原子を拡散させるために必要な温度量が低くなり、そしてオーバードープされたエピ層中のドーパント濃度の制御が良好になる。既に述べたように、ドーパント濃度の良好な制御は、リサーフ（ＲＥＳＵＲＦ）デバイスにおいて非常に重要である。
第１および追加のエピタキシャル層の成長は、好ましくは１１５０℃以下の温度で行われる。第１エピタキシャル層は、第１導電型の高ドープ表面層上で成長する。第１エピタキシャル層のエピタキシャル成長工程を開始した際に、表面層からのドーパント原子の偏析および／または蒸発を制限するために、温度は好ましくは１１５０℃以下にすべきである。ドーパント原子（特に、ホウ素）の偏析を減らすための代替手段は、ＥＰＩリアクタを準備し、そして一般的になされている全ての追加の温度工程、例えばＨ２焼成または炉アニール工程等を省略することである。
表面層を形成するための第２ドーパントの注入エネルギーは、好ましくは３５０ｋｅＶ以下である。
上記のような製造方法は、高耐圧ラテラルＭＯＳＦＥＴまたは二重拡散型ＭＯＳ（ＬＤＭＯＳ）トランジスタに有利に適用することができる。ＬＤＭＯＳにおいて、ソースはボディ領域により囲まれ、双方はポリシリコンのゲートに対して自己整合している。拡張ドレインは、互いの表面に配置された複数のｐ−ｎ層を備える。電流が第２型の全てのドリフト層へ流入することを可能にするドリフト電流路を有するために、全ての他の垂直に配置された第１導電型の層をソースおよびドレイン側でマスキングすることにより遮断するのも望ましい。例えば、第２領域（それは例えばｐ型である）に孔を残しておくことで、第１領域と、第３領域並びにソースおよびドレインとを接続することが可能になる。ＬＤＭＯＳトランジスタのソースおよびドレイン領域への良好な接続は、低ＯＮ抵抗を得ることと同様に、チャネルを通る最適な電流の流れにとって重要である。
高耐圧用途に関して、ラテラルＨＶ−ＦＥＴまたはＨＶ−ＬＤＭＯＳトランジスタは、交差指型構造を有することができる。特定の有利な態様は、フィンガーの幅を超えて、第１導電型の第２領域（および／または高次）と、基板またはＭＯＳ−ウェル若しくはボディとの局所的接触がなされている場合に得られる。この局所的接触は、高速スイッチングにおけるより迅速な充電および放電を可能にする。
他の有利な態様において、ドリフト領域中の第１導電型の第２領域（および／または高次）は、第１導電型の一層以上のエピタキシャル層を介してウェルまたはボディ領域、並びに基板と局所的接触するために、ソースの下まで延在することができる。
エピタキシー後のボディ処理および第２型の層間の垂直接続への要求により、エピタキシーがｐ−ｎリサーフ層間のかなりのドープ補償をもたらした後に、適当な温度量が要求される。従って、第１導電型の補償第２領域が存在しないソースおよびドレインのｎ接続領域でマスク希釈ドープを使用することは、望ましい。従って、第１領域は、以下に説明されるような、互いに分離したいくつかの領域を横方向に備えることができる。
本発明のこれらの、および他の態様が、以下に記載する実施形態を参照して理解され、そして明らかになるであろう。
図１は、本発明にかかる方法の第１の有利な実施形態を示す。ｐ型Ｓｉ基板１にｎ型ドーパント原子をマスクして注入し、第１領域２を形成する。この一例のＰ原子は、１００ｋｅＶの注入エネルギー、および約６ｅ１２ａｔ／ｃｍ２のドーズ量で使用する。リサーフ（ＲＥＳＵＲＦ）に関し、注入ドーズ量は、好ましくは１ｅ１２ａｔ／ｃｍ２と１ｅ１３ａｔ／ｃｍ２との間の範囲である。１１５０℃での５４０分間の高温拡散工程は、ｎ型ドーパント原子をｐ型基板のより深くへと追いやり、それにより深いｎ型領域２を形成する（ここでディープリサーフｎ、ＤＲＮと標識付けする。図１Ａ参照。）。
第２領域３を、例えばホウ素またはインジウム等のｐ型ドーパントをマスクして基板１の表面４に注入することにより形成する（図１Ｂ）。ここで、ホウ素は１００〜１８０ｋｅＶのエネルギーおよび約６ｅ１２ａｔ／ｃｍ２のドーズ量で注入される。リサーフに関し、注入ドーズ量は好ましくは１ｅ１２ａｔ／ｃｍ２と１ｅ１３ａｔ／ｃｍ２との間の範囲である。従って、表面４にｐ型層が形成される。任意選択的に、ホウ素ドーパント原子を、拡散、または次の工程でのエピタキシャル成長中に活性化できる。ｐ型第２領域３のドーパントのプロファイルを、ここではリサーフｐ、ＲＰと表示する。
表面４上に、２〜４μｍの厚みを有するｐ型Ｓｉエピタキシャル層５を、１１５０℃で、エピタキシャル成長させる（図１Ｃ）。
続いて、この層に１００〜３００ｋｅＶのＰ原子を約１．４ｅ１２ａｔ／ｃｍ２のドーズ量で注入し、そして任意選択的に拡散させ、ｎ型ドーパントを第３領域６（ここではＤＲＮ２と標識付けする）に与える（図１Ｄ）。処理を完了した後、ＤＲＮおよびＲＰ層の正味のドーズ量はそれぞれ約２ｅ１２ａｔ／ｃｍ２であり、ＤＲＮ２層は約１ｅ１２ａｔ／ｃｍ２である。そして、処理後の第３領域（ＤＲＮ２）のシート抵抗は、約６ｋΩ／□である。好ましくは、第３領域に対する注入ドーズ量は０．５ｅ１２ｃｍ−２と１ｅ１３ｃｍ−２との間の範囲である。
本発明にかかる方法はＳｉ基板に限定されない。例えば、ＳｉＣ、Ｇｅ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＮ等の何れの半導体基板も用いることができる。ｐｎ接合が半導体基板に形成できる限りは、リサーフの原理を適用することができる。
ｐ型エピタキシャル層を表面に有するディープリサーフＮ（ＤＲＮ）およびリサーフＰ層（ＲＰ）の形成と、それに続くｎ型注入（ＤＲＮ２に対する）とは、例えばバイポーラトランジスタ、ＩＧＢＴ、ラテラルＭＯＳＦＥＴ、およびＤＭＯＳＦＥＴ等の多くの半導体デバイスの製造に有利に使用できる。
図２は、ソース（Ｓ）とドレイン（Ｄ）との間に二つのｎ型ドリフト電流路２（ＤＲＮ）および６（ＤＲＮ２）を中間ｐ層３（ＲＰ）と共に備えるｐ基板１上に拡張ドレインを有するラテラル二重拡散型ＭＯＳＦＥＴの特定の有利な例の概略断面を示す。
図１ｂに示すような３つの層（１（ｎ）、２（ｐ）、３（ｎ））の形成の後、ラテラルＨＶ−ＭＯＳＦＥＴ処理を続ける。局所的フィールド酸化物２０を、好ましくは約１μｍの厚みでロコスで形成し、ゲート酸化物２１およびｎ＋ドープポリシリコンゲート２２をフィールド板と共にソース側２３に、そして任意にドレイン側２にも形成する。注入、好ましくはポリシリコンゲートへの自己整合、およびそれに続く分散により、ｐ型ボディおよびラテラルチャネル領域（好ましくはＤＭＯＳ型）２５を形成し、その後に、ｎ＋ソース２６の注入、好ましくはポリシリコンゲートに対する自己整合、並びにｎ＋ドレイン２７、好ましくはロコスフィールド酸化物に対する自己整合が続く。金属間誘電体層を堆積、好ましくは約１μｍの厚さのＴＥＯＳまたはＬＴＯ酸化物により形成し、その後に、コンタクト窓の開口、並びにフィールド板２８を有するソース、ゲート（図示せず）、およびフィールド板２９を有するドレインに対するメタライゼーションの堆積およびエッチングが続く。これは、誘電体スクラッチプロテクションにより覆われ、また、ＨＶ安定性も高め、そこにはボンドパッド用の孔が作られている。
ＯＮ状態において、電子は、ソースおよびＭＯＳチャネルからドレインへ二つのｎチャネルドリフト領域を通って流れる（二重経路）。ここで、ＨＶＭＯＳＦＥＴの総ＯＮ状態抵抗（Ｒｏｎ）は、並列の二つの抵抗からなり；これは、デバイスのＯＮ抵抗を著しく低減する。ＨＶＤＭＯＳトランジスタを、ＨＶ電力源のスイッチのように使用する。スイッチは、１００〜５００ｋＨｚでの電力変換を可能にする。これらの電力スイッチに関し、ＯＮ抵抗（Ｒｏｎ）および降伏電圧（ＢＶｄｓ）値は、非常に重要なパラメータである。
ソースおよびドレイン側でのｎ接続は、好ましくは、図３に示すようなマスクパターニング（ＤＲＮ−２ａ、ＤＲＮ−２ｂ）により得られる低減したドーパント濃度で設計される。いくつかの領域１２における第１領域２の分離は、補償するＰ領域なしのｎ領域の双方のドープ量がかなり高いため、望ましい。
第１エピタキシャル層５は、エピタキシャル成長後の当初はｐ型である。Ｐ原子の拡散の後、ｎウェル６（ＤＲＮ２）としての第３領域が形成される。このｎウェルは、第２領域３と、第１エピタキシャル層５の上面との間に延在する。ｎウェルは、第２領域（ＲＰ）とｐｎ接合を形成する。第１領域（ＤＲＮ）のｎ型Ｐ原子は、第２領域（ＲＰ）の一定（大）量のｐ型濃度を補償する。この例では、ＤＲＮおよびＲＰ層のドーパント濃度の約６５％が補償される。ｐ−ｎ層におけるドーパント濃度は、リサーフに使用された場合に重要な意味を持つ。従って、Ｂ並びにＰの双方の注入ドーズ量は、温度量との組み合わせで重要である。
第１導電型のエピタキシーの使用は、ボディ領域へのソース下での適当なデバイス分離に有利である。ｎ領域は比較的深く、そしてｐ領域は比較的浅いことに留意しなければならない。米国特許第６，５０９，２２０号の従来技術において開示されているような浅いボディ分散を有する第２導電型のエピ層のために、浅いＲＰ層はより困難になり得る。同様なことは、より多くの交互層を使用した場合に、当てはまる（以下参照）。
第１領域Ｎ層（ＤＲＮ）、ｎウェル（ＤＲＮ２）が上面にある第２領域Ｐ層（ＲＰ）を備えた拡張ドレインを有する図２のＨＶＬＤＭＯＳＴは、上記で説明したような方法を用いて製造できる。
図３は、第２領域１４を除く位置上、ソース近傍、そして好ましくはドレイン１６にもある、第１領域中におけるドーピングが低減されている図２のデバイスの断面を示す。破線は、外側拡散端を示す。従って、第１領域２は横方向にいくつかの領域に分裂している。
図４は、図３に示すようなＬＤＭＯＳトランジスタ中の深さの関数としてシミュレーションした電流の流れを示す。シミュレーションした電流の流れの線は、Ｖｄｓ＝０．１Ｖで計算した。
ＬＤＭＯＳを通る電流の流れは、様々な層のシート抵抗の比に依存する。ＮＷ２に関して計算したシート抵抗は、６．２０ｋΩ／□であり、ＢＮに関しては３．３７ｋΩ／□であった。結果として、電流の流れの３５％がＮＷ２を通り、そして６５％がＢＮ層を通った。５５μｍのロコス長（またはドリフト長）に対し、Ｒｏｎ＊Ａ＝９Ω．ｍｍ２の標準値を得ることができ、ここでＡはデバイスの活性領域である。
図５に、５５μｍのドリフト長に対してシミュレーションした降伏電圧ＢＶｄｓが６９２Ｖであることを示す。従って、シミュレーションしたＬＤＭＯＳは、高電圧用途に非常に適している。ドリフト長を増加することにより（例えば６５μｍに）、降伏電圧が上昇する。不利益はもちろんＯｎ抵抗の増加であり、Ｒｏｎ＊Ａ＝１２．４Ω．ｍｍ２を生じる。
図６は、本発明にかかる方法を用いたドリフト領域の第２の有利な実施形態を示し、ここでは３つの並列経路を有する拡張ドレインドリフト領域を製造する。第１ｎ型領域２（ＤＲＮ）と第２ｐ型領域３（ＲＰ）とをマスクして付加した後、接合部分４上に、僅かに薄いｐ型エピタキシー５と、今回はマスクを用いた、もう少し多くのエネルギーおよび拡散を有する第３ｎ型領域６（図６Ｄ、ＤＲＮ２）の注入とが続き、ｐ型の第４領域を、マスクを用いて注入する（図６Ｅ、ＲＰ２）。この後、接合部分８上に、ｎ型の第５領域を得るためにブランケットｎ型層（１０）で注入された（図６Ｇ、ＤＲＮ３）第２ｐ型エピタキシャル層９を成長させる（図６Ｆ）。
図７のＬＤＭＯＳトランジスタの概略図は、本発明にかかる方法が三重経路ＬＤＭＯＳデバイスにどのように適用できるかを示す。この場合も同様に、示されているような（ＤＲＮ−２ａ、ＤＲＮＮ−２ｂ；ＤＲＮ２−６ａ、ＤＲＮ２−６ｂ）、ソースおよびドレインのｎ層間の垂直接合の位置で、ｐ層を補償することなく、マスクパターンによるｎドーズ量を多少希釈することが望ましい。ｐ型エピタキシーの使用は今、適当なデバイス分離および交互ｐ型層の接地のための、ＲＰ−３ａ、ＲＰ２−７ａ、およびボディ／基板の間の接続をより容易にする。
ここで、ＯＮ状態においては、３つのｎ型ドリフト電流路が存在する（ＤＲＮ、ＤＲＮ２、およびＤＲＮ３）。３つのｎ型領域は２つのｐ型領域（ＲＰおよびＲＰ２）により分離されている。
図８は、第２領域を除く位置上、ソース近傍、そして好ましくはドレインにある、第１領域中におけるドーピングが低減されている図７のデバイスの断面を示す。破線は外側拡散端を示す。
図８の三重経路ＬＤＭＯＳにおける深さの関数としてシミュレーションしたドーパント濃度を、図９に示す。一点鎖線は、活性リン濃度（ｎ型）を示し、そして破線は活性ホウ素濃度（ｐ型）を示す。描かれた線は、深さの関数としての正味のドーパント濃度に関する。
三重経路ＬＤＭＯＳにおいて深さの関数としてシミュレーションした電流の流れを、図１０に示す。非常に良好な電流分布がＶｄｓ＝０．１Ｖで示される。具体的なｎ型層のシート抵抗は、ＮＷ２＝６ｋ／ｓｑ、ＮＷ＝３．５ｋ／ｓｑ、およびＢＮ＝３．６２ｋ／ｓｑである。これらのｎ型層を通って流れる電流は、シート抵抗の値に従う。ＮＷ２を通って流れる電流の百分率は２０％で、ＮＷは４０％、そしてＢＮは４０％である。三重経路ＬＤＭＯＳＴのＯＮ抵抗は、Ｖｄｓ＝０．１Ｖ、Ｖｇｓ＝１４Ｖで抽出され、Ｒｏｎ＊Ａ＝５．７Ω．ｍｍ２となった。
図１１は、対応する降伏電圧のシミュレーションを示す。５５μｍのドリフト長に対し、計算された降伏電圧は６５２Ｖである。降伏電圧の更なる上昇が、ＢＮ中の電界線がドレインへと移るのが速過ぎないように注意することにより可能である。従って、ここでは６．５ｅ１２ａｔ／ｃｍ２であるＢＮ注入ドーズ量を、約７２０Ｖの降伏電圧ＢＶｄｓを得るために僅かに適合させる。
図１２は、高速スイッチング用に準備された三重経路ＬＤＭＯＳＴの実施形態を示す。三重経路ＬＤＭＯＳＴ（図１２ａ）は、フィンガー構造を有する。「ソースでのＮ接続」は、図８に示すように、ＤＲＮおよびＤＲＮ２層に希釈されたｎ領域１４を備える。
フィンガーの幅を局所的に超え、ＲＰ／ＲＰ２は「ソースでのＮ接続」を通って延在する（図１２ｂ）。従って、ドリフト領域中のＲＰ／ＲＰ２層と、ボディ／基板との間の局所的接触がなされる。局所的接触は、高速スイッチングでのより迅速な充電および放電を可能にする。局所的接触は、Ｗ有効性を１〜２％だけ減らす。
ＬＤＭＯＳＴの更に改良した実施形態は、以下に示される手段の一つ以上を含むことにより得られる。
ソースフィンガーチップ（先端）において、ドープ移行および接合屈曲の効果を円滑にするために、ｎ層は少々引っ込み、および／またはマスク希釈され、そしてｐ層は依然としてより多く存在する。これらのソースフィンガーチップは、不活性で（ソースがない）、そしてＳからＤまでの距離が長い。
ドレインフィンガーチップにおいても、ＳからＤまでの距離が長く、そしてフィールド板が伸ばされていても良い。ドレインフィンガーチップは周囲にソースを有さず、このフィンガーチップで電流の濃度を制限するのにふさわしい。
本発明にかかる方法は、集積回路上の他のトランジスタの製造と組み合わせることができる。上記のＬＤＭＯＳＴは、ＨＶ−ＮＪＦＥＴ、ＣＭＯＳ回路、および／またはＨＶ−ＰＭＯＳと組み合わせることができる。ＬＤＭＯＳＴへの小規模な変更は望ましい。
例えば、ドレインフィンガーチップにＨＶ−ＮＪＦＥＴを含むことができ、それは低電圧（ＬＶ）制御セクションまたはチップに電流を起動するのに特に有益である。
ＣＭＯＳ回路を集積することも可能である。この場合、ソースを囲繞するボディ領域を、ポリゲートを付加する前に注入及び拡散させたＰウェルにより置換でき、そのＰウェルも、ＬＶＮＭＯＳおよびＣＭＯＳに使用できる。
また、集積ＨＶ−ＰＭＯＳ回路も可能である。これは、非分離一次（スイッチング）側で分離出力（二次）を検出するための例として有用である。
上述した実施形態は本発明を限定することなく説明するものであり、そして当業者は添付した特許請求の範囲の範囲から逸脱することなく多くの代替実施形態を設計できることに留意しなければならない。特許請求の範囲において、丸括弧間に設けられたいずれの参照符号も請求項を限定するように理解されてはならない。「備える」という動詞の使用およびその活用は、請求項に記載されたもの以外の構成要素または工程の存在を排除しない。構成要素の前に置かれた冠詞「a」または「an」は、その構成要素の複数の存在を排除しない。特定の手段が互いに異なる従属項で引用されているという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示さない。
第１および第２領域をｐ型エピタキシーを用いて製造することによる、本発明にかかる半導体デバイスの製造方法の第１実施形態を示す（図１ａ）。この手順には、図１ｂに示すような第３領域を製造することが続く（実施のための例として、ＨＶＦＥＴの拡張ドレインのドリフト領域中で）。 第２導電型の第１および第３領域により形成される二つのドリフト電流路（二重経路）を有する拡張ドレインＨＶＦＥＴの概略断面を示す。 第１領域が横方向にいくつかの領域を備える、図２のＨＶ−ＦＥＴの断面を示す。第２領域は、第１領域のドーパント濃度を補償するために存在しない。 図３のＨＶ−ＦＥＴに関し、深さの関数としてシミュレーションしたドリフト領域中の電流の流れを示す。 降伏時の、図３のＨＶＦＥＴ中のシミュレーションしたポテンシャル分布を示す。 本発明にかかるドリフト領域の製造方法の他の実施形態を示し、ここでは３つの並列経路（三重経路）を有する拡張ドレインドリフト領域を製造している。 基板に交互型の５つの領域を有する、３つのドリフト電流路（三重経路）を持つ拡張ドレインＬＤＭＯＳＴの概略断面を示す。 第２領域が補償のために存在しない第１および第３領域の好適なマスク希釈を有する図７のＨＶ−ＬＤＭＯＳの断面を示す。 垂直方向にシミュレーションした図８に示す装置の対応するドーパントのプロファイルを示す。 図８のＬＤ−ＭＯＳＦＥＴに関し、深さの関数としてシミュレーションしたドリフト領域の電流の流れを示す。 降伏時の、図８のＬＤＭＯＳＴ中のシミュレーションしたポテンシャル分布を示す。 様々なｎ型領域とソースおよびドレインとが接続する位置での三重経路ＬＤＭＯＳＴの断面を示す（図１２ａ）。図１２ｂは、第１および第２エピ層を介した基板並びにボディに対する第１導電型の交互層（ＲＰおよびＲＰ２）間の接触位置での、同じ三重経路ＬＤＭＯＳの断面を示す。

Claims (11)

  1. 表面を有する第１導電型の基板を具える、半導体デバイスの製造方法であって、
    ａ）第１ドーパントを注入して、前記基板中に第２導電型の第１領域を形成し、
    ｂ）該第１領域中に第２ドーパントを注入して、前記第１導電型の第２領域を形成し、
    該第１領域と該第２領域とがｐｎ接合を形成しており、
    前記第２領域は、前記基板の表面で前記第２ドーパントを注入することにより形成される表面層であり、そして続いて該表面層が、
    ｃ）該表面層上に前記第１導電型の第１エピタキシャル層を形成すること
    により被覆されていることを特徴とする、方法。
  2. ｄ）前記第１エピタキシャル層に第３ドーパントを注入して、該第１エピタキシャル層中に前記第２導電型の第３領域を形成し、該第３領域が前記第２領域とｐｎ接合を形成するように、前記第３ドーパントの拡散後には該第３領域が前記第１エピタキシャル層を通じて延在していること
    を特徴とする、請求項１に記載の方法。
  3. ｅ）前記第３領域中に第４ドーパントを注入して、前記第１導電型の第４領域を形成し、前記第３領域と該第４領域とがｐｎ接合を形成すること
    を特徴とする、請求項２に記載の方法。
  4. 前記工程ｃ）、ｄ）およびｅ）をもうｎ回繰り返すことにより複数の積層ｐｎ接合を前記基板上に形成し、
    ｎは整数であり、
    前記第１エピタキシャル層はｎで更新され、前記第３領域はｎ＋１で更新され、そして前記第４領域はｎ＋２で更新されていること
    を特徴とする、請求項１、２または３に記載の方法。
  5. 前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする、請求項１〜４の何れかに記載の方法。
  6. 前記エピタキシャル層の厚さが４．５μｍ未満であることを特徴とする、請求項１または４に記載の方法。
  7. 前記エピタキシャル層を１１５０℃以下の温度で成長させることを特徴とする、請求項１、４または６に記載の方法。
  8. 前記ドーパントの注入エネルギーが３５０ｋｅＶ以下であることを特徴とする、請求項１に記載の方法。
  9. 前記半導体デバイスがＦＥＴであり、そしてソース領域が第２導電型からなり、ドレイン領域が第２導電型からなり、そして、前記第１および第２ドーパントの注入の間にマスクを使用して前記第１および第２領域を形成し、該第１および第２領域が前記ソース領域とドレイン領域との間に位置して、拡張ドレイン領域を形成する、請求項１〜８の何れかに記載の方法。
  10. 前記第１領域が横方向に互いに離れたいくつかの領域を備える、請求項９に記載の方法。
  11. 前記半導体デバイスが高耐圧ＦＥＴであり、そして前記第１導電型のボディ領域を前記ソース領域の周りに形成し、該ボディ領域が前記第１導電型の前記第２領域への局所接続を介して前記基板に接続されている、請求項９または１０に記載の方法。
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