CN104810398B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104810398B
CN104810398B CN201410043603.XA CN201410043603A CN104810398B CN 104810398 B CN104810398 B CN 104810398B CN 201410043603 A CN201410043603 A CN 201410043603A CN 104810398 B CN104810398 B CN 104810398B
Authority
CN
China
Prior art keywords
doped region
heavily doped
trap
conductive type
doping concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410043603.XA
Other languages
English (en)
Other versions
CN104810398A (zh
Inventor
杜尚晖
黄志仁
张睿钧
胡钰豪
林文新
林鑫成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201410043603.XA priority Critical patent/CN104810398B/zh
Publication of CN104810398A publication Critical patent/CN104810398A/zh
Application granted granted Critical
Publication of CN104810398B publication Critical patent/CN104810398B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种半导体装置及其制造方法，该半导体装置包括：半导体基底，具有第一导电型；外延结构，具有第一导电型；阱，具有第二导电型，其中第二导电型与第一导电型相反；漏极区及源极区；至少一组第一、第二及第三重掺杂区，形成于漏极区与源极区之间的阱内，其中第一、第二及第三重掺杂区由下而上依序邻接，且第二重掺杂区的掺杂浓度大于阱的掺杂浓度，第一及第三重掺杂区的掺杂浓度相似于阱的掺杂浓度，其中第二重掺杂区具有第一导电型，第一及第三重掺杂区具有第二导电型；以及栅极结构，设置于外延结构上。本发明能提供更多电流路径、更有效地分散电流以避免电流过于集中于漂移区的某一部分而造成元件损坏。

Description

半导体装置及其制造方法
技术领域
本发明是有关于一种半导体装置，特别是有关于一种具有超接面(superjunction)结构的半导体装置及其制造方法。
背景技术
半导体装置，例如高压元件，通常可分为垂直式扩散金属氧化物半导体场效应晶体管(vertical double-diffused MOSFET,VDMOSFET)与水平式扩散金属氧化物半导体场效应晶体管(laterally diffused MOSFET,LDMOSFET)。而为了上述高压元件的耐压(withstand voltage)，通常会降低深阱(或称为漂移区(drift region))的掺杂浓度、增加漂移区的深度或是增加栅极下方隔离结构(或称为场氧化层(field oxide))的长度。
图1是绘示出现有的N型水平式扩散金属氧化物半导体场效应晶体管(LDMOSFET)剖面示意图。N型水平式扩散金属氧化物半导体场效应晶体管10包括：一P型半导体基底100及位于其上的一P型外延层102。P型外延层102上具有栅极结构116及场氧化层114。再者，栅极结构116两侧的P型外延层102内分别为一P型基体(body)区106及一N型漂移区104，其中漂移区104进一步延伸于下方的P型半导体基底100内。基体区106内具有P型接触区108及相邻的N型接触区110(二者或称为源极区)，而漂移区104内具有N型接触区112(或称为漏极区)。再者，一源极电极117电连接于P型接触区108及N型接触区110；一漏极电极119电连接于N型接触区112；及一栅极电极121电连接于栅极结构116。
如以上所述，为了提升上述晶体管10的耐压(withstand voltage)，必须降低漂移区104的掺杂浓度及/或增加栅极结构116下方场氧化层114的长度。然而，以上述方式来提升耐压时，同时也会增加上述晶体管10的导通电阻(Ron)或增加晶体管10的尺寸。此外，若漂移区104内的电流过于集中于一处，则会对元件造成损害。
因此，有必要寻求一种半导体装置，其能够增加耐压，同时可避免增加上述装置的导通电阻，且不会使电流过于集中于漂移区的某一部分而使元件损坏。
发明内容
本发明要解决的技术问题是:提供一种半导体装置及其制造方法，以改善或解决上述问题。
本发明解决问题的技术方案为：提供一种半导体装置，包括：半导体基底，具有第一导电型；外延结构，具有第一导电型，且设置于半导体基底上；阱，具有第二导电型，形成于外延结构及半导体基底内，其中第二导电型与第一导电型相反；漏极区及源极区，分别形成于外延结构的阱内与阱外侧；至少一组第一、第二及第三重掺杂区，形成于漏极区与源极区之间的阱内，其中第一、第二及第三重掺杂区由下而上依序邻接，且第二重掺杂区的掺杂浓度大于阱的掺杂浓度，第一及第三重掺杂区的掺杂浓度相似于阱的掺杂浓度，其中第二重掺杂区具有第一导电型，第一及第三重掺杂区具有第二导电型；以及栅极结构，设置于外延结构上。
本发明还提供一种半导体装置的制造方法，包括：提供半导体基底，其具有第一导电型；在半导体基底上形成外延结构，其具有第一导电型；在半导体基底及外延结构内形成阱，其中阱具有第二导电型，且第二导电型与第一导电型相反；在阱内形成至少一组第一、第二及第三重掺杂区，其中第一、第二及第三重掺杂区由下而上依序邻接，且第二重掺杂区的掺杂浓度大于阱的掺杂浓度，第一及第三重掺杂区的掺杂浓度相似于阱的掺杂浓度，其中第二重掺杂区具有第一导电型，第一及第三重掺杂区具有第二导电型；在外延结构的阱内与阱外侧分别形成漏极区及源极区，使所述组第一、第二及第三重掺杂区位于漏极区与源极区之间的阱内；以及在外延结构上形成栅极结构。
由于超接面结构中具有第一导电型且电浮接的重掺杂区可在漂移区内形成空乏区，因此可提升半导体装置中LDMOSFET的耐压。再者，由于超接面结构中具有第二导电型的重掺杂区在漂移区内提供额外的电流路径，因此可降低LDMOSFET的导通电阻。另外，根据上述实施例，可通过控制在漂移区内垂直堆叠的超接面结构的数量，以进一步提升LDMOSFET的耐压，同时避免增加LDMOSFET的导通电阻。此外，由于本发明的第二导电型的重掺杂区是形成于具有第一导电型的重掺杂区的两侧，故能提供更多电流路径、更有效地分散电流以避免电流过于集中于漂移区的某一部分而造成元件损坏。
附图说明
图1是绘示出现有的N型水平式扩散金属氧化物半导体场效应晶体管剖面示意图；
图2A至2G是绘示出根据本发明实施例的半导体装置的制造方法剖面示意图；
图3A至3D是绘示出根据本发明其它实施例的半导体装置的制造方法剖面示意图。
符号说明:
10～N型水平式扩散金属氧化物半导体场效应晶体管；
100～P型半导体基底；
102～P型外延层；
104～N型漂移区；
106～P型基体区；
108～P型接触区；
110、112～N型接触区；
114～场氧化层；
116～栅极结构；
117～源极电极；
119～漏极电极；
121～栅极电极；
20、30～半导体装置；
200～半导体基底；
201～第一掺杂区；
202～第二掺杂区；
203～第三掺杂区；
204～阱；
205～外延层；
206～第一掺杂区；
207～第二掺杂区；
208～第三掺杂区；
209～重掺杂堆叠区；
209’～重掺杂堆叠区；
210～外延结构；
212～基体区；
214～场氧化层；
216～栅极结构；
218～源极区；
218a、218b～掺杂区；
220～漏极区；
221、223、225～内连结构；
226～内层介电层；
A～主动区；
D～待形成漏极区；
S～待形成源极区。
具体实施方式
以下说明本发明实施例的半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
请参照图2D，其绘示出根据本发明一实施例的半导体装置20剖面示意图。在本实施例中，半导体装置20可为具有超接面(super junction)结构的一水平式扩散金属氧化物半导体场效应晶体管(LDMOSFET)。再者，半导体装置20包括一半导体基底200，例如硅基底或绝缘层上覆硅(silicon on insulator,SOI)基底或其它适当的半导体基底，其具有一第一导电型。
一外延结构210，具有第一导电类型，且设置于半导体基底200上。在本实施例中，外延结构210是由单一外延层205所构成。一阱204、一源极区218、一漏极区220以及一基体区212形成于外延结构210内。举例来说，阱204具有相反于第一导电型的一第二导电型，自外延结构210延伸进入半导体基底200，使阱204形成于外延结构210及半导体基底200内。再者，阱204对应于半导体基底200的一主动区A(由部分的隔离结构(例如，场氧化层214)所定义而成)，以作为LDMOSFET的一漂移区。
源极区218由具有第二导电型的掺杂区218a及具有第一导电型的掺杂区218b所构成。源极区218形成于外延结构210(例如，外延层205)的阱204外侧，且对应于主动区A。再者，基体区212，具有第一导电型，且形成于外延结构210的阱204外侧，使源极区218位于基体区212内。漏极区220仅由具有第二导电型的掺杂区所构成。漏极区220形成于外延结构210的阱204内，且对应于主动区A。
至少一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203形成于漏极区220与源极区218之间的阱204内，其中第一重掺杂区201、第二重掺杂区202及第三重掺杂区203由下而上依序邻接，且第二重掺杂区202为电浮接(floating)。此第一重掺杂区201、第二重掺杂区202及第三重掺杂区203共同作为一重掺杂堆叠区209。第二重掺杂区202具有第一导电型，第一及第三重掺杂区201、203具有第二导电型，且第二重掺杂区202的掺杂浓度大于阱204的掺杂浓度，第一重掺杂区201及第三重掺杂区203的掺杂浓度相似于阱204的掺杂浓度，以在外延结构210的阱204内形成一超接面结构。在本实施例中，第一导电类型为P型，且第二导电类型为N型。然而，在其它实施例中，第一导电类型也可为N型，且第二导电类型为P型。另外，此重掺杂堆叠区209与场氧化层214在空间上可彼此分隔(spaced apart)。然而，如图2G所示，此重掺杂堆叠区209可直接接触此场氧化层214，亦即，最靠近场氧化层214的重掺杂堆叠区209的第三重掺杂区203可直接接触此场氧化层214。
在本实施例中，上述至少一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203可形成于外延层205(即，外延结构210)及/或半导体基底200的阱204内。举例来说，半导体装置20可包括二组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203，分别形成于外延层205及半导体基底200的阱204内。此二组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203为两组重掺杂堆叠区209。如图2D所示，上述二组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203大体上彼此垂直对准，且在外延层205及半导体基底200内构成二个超接面结构。此外，上述二组重掺杂堆叠区209在空间上彼此分隔(spaced apart)。
栅极结构216是设置于外延结构210上，且位于源极区218及漏极区220之间。栅极结构216通常包括一栅极(例如，由多晶硅所构成)、位于下方的栅极介电层以及位于栅极介电层下方的场氧化层214。此场氧化层214与重掺杂堆叠区209可在空间上彼此分隔(spacedapart)。然而，如图2G所示，此重掺杂堆叠区209可直接接触此场氧化层214，亦即，最靠近场氧化层214的重掺杂堆叠区209的第三重掺杂区203可直接接触此场氧化层214。
半导体装置20还包括一内层介电层(interlayer dielectric,ILD)226及位于其中的多个内连结构221、223及225。在本实施例中，内连结构221电连接于源极区218，以作为一源极电极。内连结构223电连接于栅极结构216，以作为一栅极电极。内连结构225电连接于漏极区220，以作为一漏极电极。
参见图2F，半导体装置20可还包括一组第四重掺杂区206、第五重掺杂区207及第六重掺杂区208，形成于基体区212内。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208由下而上依序邻接，且第五重掺杂区207的掺杂浓度大于阱204的掺杂浓度，第四重掺杂区206及第六重掺杂区208的掺杂浓度相似于阱204的掺杂浓度，其中第五重掺杂区207具有第一导电型，第四及第六重掺杂区206、208具有第二导电型。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208共同作为一重掺杂堆叠区209’。上述第一、第二、第三、第四、第五及/或第六重掺杂区201-203、206-208可为长条型。
请参照图3B，其绘示出根据本发明另一实施例的半导体装置30剖面示意图，其中相同于图2D的部件是使用相同的标号并省略其说明。在本实施例中，半导体装置30具有相似于半导体装置20(如图2D所示)的结构。不同之处在于半导体装置30中的外延结构210由垂直堆叠的多个外延层205所构成。可以理解的是外延层205的数量是取决于设计需求，并不局限于图3B的范例(即，三层以上的外延层205)。在本实施例中，阱204自外延结构210延伸进入下方的半导体基底200。再者，源极区218、漏极区220以及基体区212形成于外延结构210的最顶层外延层205内。
在一实施例中，半导体装置30包括至少一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203形成于半导体基底200或外延层205其中之一者的阱204内。在另一实施例中，半导体装置30包括多组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203，对应形成于每一外延层205及半导体基底200的阱204内，如图3B所示。此外，上述多组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203形成多个重掺杂堆叠区209，且此多个重掺杂堆叠区209在空间上彼此分隔(spaced apart)。可以理解的是第一重掺杂区201、第二重掺杂区202及第三重掺杂区203的组数也可小于或等于外延层205的层数，使某些外延层205及/或半导体基底200的阱204内不具有第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。相较于图2D的实施例，图3B的实施例可具有更多的超接面结构。
参见图3C，半导体装置30可还包括一组第四重掺杂区206、第五重掺杂区207及第六重掺杂区208，形成于基体区212内。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208由下而上依序邻接，且第五重掺杂区207的掺杂浓度大于阱204的掺杂浓度，第四重掺杂区206及第六重掺杂区208的掺杂浓度相似于阱204的掺杂浓度，其中第五重掺杂区207具有第一导电型，第四及第六重掺杂区206、208具有第二导电型。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208共同作为一重掺杂堆叠区209’。上述第一、第二、第三、第四、第五及/或第六重掺杂区201-203、206-208可为长条型。
在上述实施例中，超接面结构中具有第一导电型且电浮接的重掺杂区有助于在阱204(即，漂移区)内形成空乏区，进而提升半导体装置20或30中LDMOSFET的耐压。再者，超接面结构中具有第二导电型的重掺杂区则在阱204(即，漂移区)内提供额外的电流路径，以降低源极区与漏极区之间的导通电阻。
此外，由于本发明半导体装置20或30具有第二导电型的重掺杂区是形成于具有第一导电型的重掺杂区的两侧，故相较于具有第二导电型的重掺杂区仅形成于具有第一导电型的重掺杂区的一侧的半导体装置，本发明的半导体装置20或30能提供更多电流路径，故能更有效分散电流以避免电流过于集中于漂移区的某一部分而造成元件损坏。
图2A至2D是绘示出根据本发明一实施例的半导体装置20的制造方法剖面示意图。请参照图2A，提供一半导体基底200，例如硅基底或绝缘层上覆硅(silicon on insulator，SOI)基底或其它适当的半导体基底，其具有一第一导电型。接着，可依序通过掺杂制造工艺(例如，离子注入)及热扩散等制造工艺，在半导体基底200的一既定区域(即，主动区A)内形成一阱204。
之后，在半导体基底200上形成一外延结构210，其同样具有第一导电类型。在本实施例中，外延结构210为单层结构，例如由单一外延层205所构成。通过外延生长形成外延层205(即，外延结构210)之后，可在对应于主动区A的外延结构210内依序进行掺杂制造工艺(例如，离子注入)及热扩散等制造工艺，使半导体基底200内的阱204延伸于外延结构210内，其中阱204具有不同于第一导电类型的一第二导电型，以作为后续形成的LDMOSFET的一漂移区。在其它实施例中，阱204可由其它方法制作而成。举例而言，美国专利第7,682,955号公开一种形成高压元件深阱的方法，在此将其并入本文中以作为参考。
在本实施例中，可在阱204内形成至少一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203，其中第一重掺杂区201、第二重掺杂区202及第三重掺杂区203由下而上依序邻接。其中第二重掺杂区202具有第一导电型，第一及第三重掺杂区201、203具有第二导电型，且第二重掺杂区202的掺杂浓度大于阱204的掺杂浓度，第一重掺杂区201及第三重掺杂区203的掺杂浓度相似于阱204的掺杂浓度，以在外延结构210的阱204内形成一超接面结构。举例来说，可在外延结构210(即，外延层205)内形成阱204之后，通过掺杂制造工艺(例如，离子注入)，在外延层205的阱204内形成一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。
在另一范例中，可在形成外延层205之前，在半导体基底200的阱204内形成一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。接着，在形成外延层205且在其内形成阱204之后，在外延层205的阱204内形成另一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203，如图2A所示。此二组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203大体上彼此垂直对准，而在外延层205及半导体基底200内构成二个超接面结构。此外，上述二组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203形成二组重掺杂堆叠区209，且此二组重掺杂堆叠区209在空间上彼此分隔(spaced apart)。
在上述范例中，第一重掺杂区201、第二重掺杂区202及第三重掺杂区203位于后续形成的漏极区220与源极区218(标示于图2C中)之间，其中第二重掺杂区202为电浮接。在本实施例中，第一导电类型为P型，且第二导电类型为N型。然而，在其它实施例中，第一导电类型也可为N型，且第二导电类型为P型。
请参照图2B及2C，可通过现有MOS制造工艺，在外延结构210上形成多个隔离结构(例如，场氧化层214)，其中部分的场氧化层214定义出主动区A，而其它部分的场氧化层214则在阱204内定义出待形成漏极区D。之后，在外延结构210上形成一栅极结构216，以在主动区A内的阱204外侧定义出待形成源极区S，如图2B所示。此场氧化层214与重掺杂堆叠区209在空间上可彼此分隔(spaced apart)。然而，如图2G所示，此重掺杂堆叠区209可直接接触此场氧化层214，亦即，最靠近场氧化层214的重掺杂堆叠区209的第三重掺杂区203可直接接触此场氧化层214。
接着，可依序通过掺杂制造工艺(例如，离子注入)及热扩散等制造工艺，在外延结构210的阱204外侧选择性形成具有第一导电型的一基体区212，使后续形成的源极区218位于基体区212内。接着，可通过掺杂制造工艺(例如，离子注入)，在待形成源极区S(标示于图2B)形成具有第二导电型的掺杂区218a，且在待形成漏极区D(标示于图2B)形成具有第二导电型的掺杂区(即，漏极区220)。之后，在待形成源极区S(标示于图2B)形成具有第一导电型的掺杂区218b，使其相邻于掺杂区218a，并与掺杂区218a构成源极区218，如图2C所示。
在其它实施例中，掺杂区218b可在形成掺杂区218a与漏极区220之前形成。在本实施例中，源极区218、栅极结构216、漏极区220以及具有超接面结构的阱204构成一LDFETMOS。
请参照图2D，可通过现有金属化制造工艺，在外延结构210上形成一内层介电层(ILD)226及位于其中的多个内连结构221、223及225。内连结构221电连接于源极区218，以作为一源极电极；内连结构223电连接于栅极结构216，以作为一栅极电极；以及内连结构225电连接于漏极区220，以作为一漏极电极。如此一来，便完成半导体装置20的制作。
另外，亦可于上述金属化制造工艺前，形成一组第四重掺杂区206、第五重掺杂区207及第六重掺杂区208于基体区212内，如图2E所示。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208由下而上依序邻接，且第五重掺杂区207的掺杂浓度大于阱204的掺杂浓度，第四重掺杂区206及第六重掺杂区208的掺杂浓度相似于阱204的掺杂浓度，其中第五重掺杂区207具有第一导电型，第四及第六重掺杂区206、208具有第二导电型。接着，再通过现有金属化制造工艺，完成半导体装置20的制作，如图2F所示。
图3A至3B是绘示出根据本发明另一实施例的半导体装置30的制造方法剖面示意图，其中相同于图2A至2F的部件是使用相同的标号并省略其说明。请参照图3A，提供一半导体基底200。接着，可依序通过掺杂制造工艺及热扩散等制造工艺，在半导体基底200的主动区A内形成一阱204。
之后，在半导体基底200上形成一外延结构210，其同样具有第一导电类型。在本实施例中，外延结构210为多层结构，例如由垂直堆叠的多个外延层205所构成。可通过外延成长形成外延层205。需注意的是在形成下一个外延层205之前，可在上一个外延层205内进行掺杂制造工艺及热扩散等制造工艺，使半导体基底200内的阱204延伸于外延结构210内，以作为后续形成的LDMOSFET的一漂移区。
在本实施例中，可在阱204内形成至少一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。举例来说，可在外延结构210的其中一外延层205内形成对应的阱204之后，在该外延层205的阱204内形成一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。
在另一范例中，可在形成外延结构210之前，在半导体基底200的阱204内形成一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203。接着，在形成每一外延层205且在其内形成对应的阱204之后，在每一外延层205的对应的阱204内形成一组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203，如图3A所示。此多组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203大体上彼此垂直对准，而在外延结构210及半导体基底200内构成多个超接面结构。另外，此多组第一重掺杂区201、第二重掺杂区202及第三重掺杂区203形成多组重掺杂堆叠区209，且此多组重掺杂堆叠区209在空间上彼此分隔(spacedapart)。
请参照图3B，可通过现有MOS制造工艺，在外延结构210上形成场氧化层214及栅极结构216，且在外延结构210的最顶层外延层205内形成基体区212、源极区218及漏极区220。此场氧化层214与重掺杂堆叠区209在空间上可彼此分隔(spaced apart)。然而，如图3D所示，此重掺杂堆叠区209可直接接触此场氧化层214，亦即，最靠近场氧化层214的重掺杂堆叠区209的第三重掺杂区203可直接接触此场氧化层214。之后，可通过现有金属化制造工艺，在外延结构210上形成内层介电层226以及位于其中的内连结构221、223及225。如此一来，便完成半导体装置30的制作。
另外，亦可于上述金属化制造工艺前，形成一组第四重掺杂区206、第五重掺杂区207及第六重掺杂区208于基体区212内。此第四重掺杂区206、第五重掺杂区207及第六重掺杂区208由下而上依序邻接，且第五重掺杂区207的掺杂浓度大于阱204的掺杂浓度，第四重掺杂区206及第六重掺杂区208的掺杂浓度相似于阱204的掺杂浓度，其中第五重掺杂区207具有第一导电型，第四及第六重掺杂区206、208具有第二导电型。接着，再通过现有金属化制造工艺，完成半导体装置30的制作，如图3C所示。
根据上述实施例，由于超接面结构中具有第一导电型且电浮接的重掺杂区可在漂移区内形成空乏区，因此可提升半导体装置中LDMOSFET的耐压。再者，由于超接面结构中具有第二导电型的重掺杂区在漂移区内提供额外的电流路径，因此可降低LDMOSFET的导通电阻。另外，根据上述实施例，可通过控制在漂移区内垂直堆叠的超接面结构的数量，以进一步提升LDMOSFET的耐压，同时避免增加LDMOSFET的导通电阻。此外，由于本发明的第二导电型的重掺杂区是形成于具有第一导电型的重掺杂区的两侧，故能提供更多电流路径、更有效地分散电流以避免电流过于集中于漂移区的某一部分而造成元件损坏。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体装置，其特征在于，该半导体装置包括：
一半导体基底，具有一第一导电型；
一外延结构，具有该第一导电型，且设置于该半导体基底上；
一阱，具有一第二导电型，形成于该外延结构及该半导体基底内，其中该第二导电型与该第一导电型相反；
一漏极区及一源极区，分别形成于该外延结构的该阱内与该阱外侧；
一组第一、第二及第三重掺杂区，形成于该漏极区与该源极区之间的该阱内，其中该外延结构由单一外延层所构成，且该组第一、第二及第三重掺杂区的全部形成于该外延层或该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；以及
一栅极结构，设置于该外延结构上。
2.一种半导体装置，其特征在于，该半导体装置包括：
一半导体基底，具有一第一导电型；
一外延结构，具有该第一导电型，且设置于该半导体基底上；
一阱，具有一第二导电型，形成于该外延结构及该半导体基底内，其中该第二导电型与该第一导电型相反；
一漏极区及一源极区，分别形成于该外延结构的该阱内与该阱外侧；
两组第一、第二及第三重掺杂区，形成于该漏极区与该源极区之间的该阱内，其中该外延结构由单一外延层所构成，且所述两组第一、第二及第三重掺杂区之一组的全部形成于该外延层的该阱内，且所述两组第一、第二及第三重掺杂区的另一组的全部形成于该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；以及
一栅极结构，设置于该外延结构上。
3.一种半导体装置，其特征在于，
一半导体基底，具有一第一导电型；
一外延结构，具有该第一导电型，且设置于该半导体基底上；
一阱，具有一第二导电型，形成于该外延结构及该半导体基底内，其中该第二导电型与该第一导电型相反；
一漏极区及一源极区，分别形成于该外延结构的该阱内与该阱外侧；
一组第一、第二及第三重掺杂区，形成于该漏极区与该源极区之间的该阱内，该外延结构由垂直堆叠的多个外延层所构成，且该组第一、第二及第三重掺杂区的全部形成于该半导体基底或所述外延层其中之一者的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；以及
一栅极结构，设置于该外延结构上。
4.一种半导体装置，其特征在于，该半导体装置包括：
一半导体基底，具有一第一导电型；
一外延结构，具有该第一导电型，且设置于该半导体基底上；
一阱，具有一第二导电型，形成于该外延结构及该半导体基底内，其中该第二导电型与该第一导电型相反；
一漏极区及一源极区，分别形成于该外延结构的该阱内与该阱外侧；
多组第一、第二及第三重掺杂区，其中该外延结构由垂直堆叠的多个外延层所构成，且每一组第一、第二及第三重掺杂区的全部对应形成于每一外延层及该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；以及
一栅极结构，设置于该外延结构上。
5.根据权利要求1至4任一项所述的半导体装置，其特征在于，该第一导电型为P型，且该第二导电型为N型。
6.根据权利要求1至4任一项所述的半导体装置，其特征在于，该第一导电型为N型，且该第二导电型为P型。
7.根据权利要求1至4任一项所述的半导体装置，其特征在于，该半导体装置还包括一基体区，具有该第一导电型，且形成于该外延结构的该阱外侧，使该源极区位于该基体区内。
8.根据权利要求7所述的半导体装置，其特征在于，该半导体装置还包括一组第四、第五及第六重掺杂区，形成于该基体区内，其中该第四、该第五及该第六重掺杂区由下而上依序邻接，且该第五重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第四及该第六重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第五重掺杂区具有该第一导电型，该第四及该第六重掺杂区具有该第二导电型。
9.根据权利要求8所述的半导体装置，其特征在于，该第一、该第二、该第三、该第四、该第五及/或该第六重掺杂区为长条型。
10.根据权利要求1至4任一项所述的半导体装置，其特征在于，该半导体装置还包括一场氧化层，设于该半导体基底上，且该场氧化层与最靠近该场氧化层的该第三重掺杂区接触。
11.根据权利要求1至4任一项所述的半导体装置，其特征在于，该半导体装置还包括一场氧化层，设于该半导体基底上，且该场氧化层与最靠近该场氧化层的该第三重掺杂区在空间上彼此分隔。
12.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
提供一半导体基底，其具有一第一导电型；
在该半导体基底上形成一外延结构，其具有该第一导电型；
在该半导体基底及该外延结构内形成一阱，其中该阱具有一第二导电型，且该第二导电型与该第一导电型相反；
在该阱内形成一组第一、第二及第三重掺杂区，其中该外延结构由单一外延层所构成，且该组第一、第二及第三重掺杂区的全部形成于该外延层或该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；
在该外延结构的该阱内与该阱外侧分别形成一漏极区及一源极区，使该组第一、第二及第三重掺杂区位于该漏极区与该源极区之间的该阱内；以及
在该外延结构上形成一栅极结构。
13.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
提供一半导体基底，其具有一第一导电型；
在该半导体基底上形成一外延结构，其具有该第一导电型；
在该半导体基底及该外延结构内形成一阱，其中该阱具有一第二导电型，且该第二导电型与该第一导电型相反；
在该阱内形成两组第一、第二及第三重掺杂区，其中该外延结构由单一外延层所构成，且该两组第一、第二及第三重掺杂区之一组的全部形成于该外延层的该阱内，且该两组第一、第二及第三重掺杂区的另一组的全部形成于该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；
在该外延结构的该阱内与该阱外侧分别形成一漏极区及一源极区，使该组第一、第二及第三重掺杂区位于该漏极区与该源极区之间的该阱内；以及
在该外延结构上形成一栅极结构。
14.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
提供一半导体基底，其具有一第一导电型；
在该半导体基底上形成一外延结构，其具有该第一导电型；
在该半导体基底及该外延结构内形成一阱，其中该阱具有一第二导电型，且该第二导电型与该第一导电型相反；
在该阱内形成一组第一、第二及第三重掺杂区，该外延结构由垂直堆叠的多个外延层所构成，且该组第一、第二及第三重掺杂区的全部形成于该半导体基底或所述外延层其中之一者的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；
在该外延结构的该阱内与该阱外侧分别形成一漏极区及一源极区，使该组第一、第二及第三重掺杂区位于该漏极区与该源极区之间的该阱内；以及
在该外延结构上形成一栅极结构。
15.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
提供一半导体基底，其具有一第一导电型；
在该半导体基底上形成一外延结构，其具有该第一导电型；
在该半导体基底及该外延结构内形成一阱，其中该阱具有一第二导电型，且该第二导电型与该第一导电型相反；
在该阱内形成多组第一、第二及第三重掺杂区，其中该外延结构由垂直堆叠的多个外延层所构成，且每一所述第一、第二及第三重掺杂区的全部对应形成于每一外延层及该半导体基底的该阱内，其中该第一、该第二及该第三重掺杂区由下而上依序邻接，且该第二重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第一及该第三重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第二重掺杂区具有该第一导电型且该第二重掺杂区为电浮接，该第一及该第三重掺杂区具有该第二导电型；
在该外延结构的该阱内与该阱外侧分别形成一漏极区及一源极区，使该组第一、第二及第三重掺杂区位于该漏极区与该源极区之间的该阱内；以及
在该外延结构上形成一栅极结构。
16.根据权利要求12至15任一项所述的半导体装置的制造方法，其特征在于，该第一导电型为P型，且该第二导电型为N型。
17.根据权利要求12至15任一项所述的半导体装置的制造方法，其特征在于，该第一导电型为N型，且该第二导电型为P型。
18.根据权利要求12至15任一项所述的半导体装置的制造方法，其特征在于，该制造方法还包括在该外延结构的该阱外侧形成一基体区，使该源极区位于该基体区内，其中该基体区具有该第一导电型。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，该制造方法还包括形成一组第四、第五及第六重掺杂区于该基体区内，其中该第四、该第五及该第六重掺杂区由下而上依序邻接，且该第五重掺杂区的掺杂浓度大于该阱的掺杂浓度，该第四及该第六重掺杂区的掺杂浓度相似于该阱的掺杂浓度，其中该第五重掺杂区具有该第一导电型，该第四及该第六重掺杂区具有该第二导电型。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，该第一、该第二、该第三、该第四、该第五及/或该第六重掺杂区为长条型。
CN201410043603.XA 2014-01-29 2014-01-29 半导体装置及其制造方法 Active CN104810398B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410043603.XA CN104810398B (zh) 2014-01-29 2014-01-29 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410043603.XA CN104810398B (zh) 2014-01-29 2014-01-29 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN104810398A CN104810398A (zh) 2015-07-29
CN104810398B true CN104810398B (zh) 2018-06-22

Family

ID=53695085

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410043603.XA Active CN104810398B (zh) 2014-01-29 2014-01-29 半导体装置及其制造方法

Country Status (1)

Country Link
CN (1) CN104810398B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146284B (zh) * 2018-11-02 2023-03-24 世界先进积体电路股份有限公司 半导体装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300679A (zh) * 2005-11-02 2008-11-05 Nxp股份有限公司 制造半导体器件的方法
CN101819998A (zh) * 2010-04-29 2010-09-01 哈尔滨工程大学 具有应变硅结构的高压低功耗soi ldmos 晶体管

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300679A (zh) * 2005-11-02 2008-11-05 Nxp股份有限公司 制造半导体器件的方法
CN101819998A (zh) * 2010-04-29 2010-09-01 哈尔滨工程大学 具有应变硅结构的高压低功耗soi ldmos 晶体管

Also Published As

Publication number Publication date
CN104810398A (zh) 2015-07-29

Similar Documents

Publication Publication Date Title
TWI449175B (zh) 雙通道溝槽ldmos電晶體和bcd方法
US7535057B2 (en) DMOS transistor with a poly-filled deep trench for improved performance
CN102169903B (zh) Ldmos器件
US8704300B1 (en) Semiconductor device and fabricating method thereof
US9129989B1 (en) Semiconductor device and method for manufacturing the same
CN104969348B (zh) 碳化硅半导体装置
CN107123681B (zh) 半导体装置以及半导体装置的制造方法
CN101299438B (zh) 一种半导体结构
CN104112769B (zh) 半导体功率器件
US20130161740A1 (en) Lateral High-Voltage Transistor with Buried Resurf Layer and Associated Method for Manufacturing the Same
CN102623504A (zh) 具有新型终端结构的超结半导体器件及其制造方法
CN106449750A (zh) 半导体装置
CN106531777A (zh) 具有栅极结构的半导体元件及其制造方法
CN109923663A (zh) 半导体装置
CN104900691B (zh) 半导体元件及其制作方法
CN106206717A (zh) 具有金属层的半导体装置及其制造方法
CN107275388B (zh) 一种横向高压器件
CN104603949A (zh) 半导体器件
US8723256B1 (en) Semiconductor device and fabricating method thereof
TWI487112B (zh) 半導體裝置及其製造方法
CN110120414A (zh) 晶体管结构
CN104810398B (zh) 半导体装置及其制造方法
CN109698196A (zh) 功率半导体器件
CN109390404A (zh) 具有低漏源导通电阻的半导体器件及其制造方法
CN202534652U (zh) 具有新型终端结构的超结半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant