CN104969348B - 碳化硅半导体装置 - Google Patents

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Abstract

碳化硅半导体装置具备元件分离层(14)和电场缓和层(15)。元件分离层在主单元区域(Rm)与感测单元区域(Rs)之间，从基极区域(3)的表面形成至比所述基极区域更深，分离为所述主单元区域侧和所述感测单元区域侧。电场缓和层从所述基极区域的底部形成至比所述元件分离层更深的位置。所述电场缓和层被分离为所述主单元区域侧和所述感测单元区域侧，在所述电场缓和层的分离部分的内侧配置有所述元件分离层的至少一部分。

Description

碳化硅半导体装置
相关申请的交叉引用
本申请基于2013年1月31日提出的日本申请号2013－17147号，在此引用其记载内容。
技术领域
本申请涉及通过感测单元检测流过主单元的电流的碳化硅(以下，称为SiC)半导体装置。
背景技术
专利文献1中公开了将半导体元件分为主单元(main cell)和感测单元(sensecell)、通过感测单元检测流过主单元的电流的SiC半导体装置。该SiC半导体装置中，在形成有纵型的场效应晶体管的主单元与形成有异质结二极管的感测单元之间，形成有将n型杂质进行离子注入而形成的n+型穿通阻挡层。通过该n+型穿通阻挡层，进行主单元与感测单元之间的元件分离。
现有技术文献
专利文献
专利文献1:日本特开2006－093382号公报(对应于美国专利第7，307，313号)
发明内容
发明要解决的问题
在构成将n沟道型的纵型MOSFET形成在主单元和感测单元那样的SiC半导体装置的情况下，可以考虑通过图7A所示的构造进行主单元与感测单元的元件分离。即，设想以下构造：在n+型SiC基板J1上的n-型漂移层J2的表面或上层部形成p型基极区域J3，并形成比p型基极区域J3深的元件分离层J4以将该p型基极区域进行分离，由此进行元件分离。
但是，会产生在元件分离层J4的底部发生电场集中、耐压构造不充分的问题。因此，本发明人们想到如图7B所示通过在p型基极区域J3的下层形成p型电场缓和层J5来覆盖元件分离层J4的底部，缓和元件分离层J4的底部处的电场集中，得到充分的耐压构造。但是，若在元件分离层J4的下方形成p型电场缓和层J5，则主单元与感测单元通过p型电场缓和层J5而导通，导致无法进行它们之间的元件分离。
因此，本申请鉴于上述问题，目的是提供一种碳化硅半导体装置，能够通过在主单元与感测单元之间形成元件分离层来可靠地进行它们之间的元件分离，并且缓和元件分离层的下方的电场集中，并且使得主单元与感测单元不导通。
用于解决问题的手段
本申请的一个方式所涉及的碳化硅半导体装置具备在主单元区域以及感测单元区域分别配置的MOSFET、元件分离层以及电场缓和层。各MOSFET具有半导体基板、基极区域、源极区域、栅极绝缘膜、栅电极、源电极以及漏电极。
所述半导体基板由第1导电型的碳化硅构成，背面侧为高浓度杂质层，并且表面侧为杂质浓度比所述高浓度杂质层低的漂移层。所述基极区域形成在所述漂移层之上，由第2导电型的碳化硅构成。所述源极区域形成在所述基极区域的上层部，由杂质浓度比所述漂移层高的第1导电型的碳化硅构成。所述栅极绝缘膜形成在沟道区域的表面，该沟道区域形成在所述基极区域之中的位于所述源极区域与所述漂移层之间的部分的表层部或表面上。所述栅电极形成在所述栅极绝缘膜的表面。所述源电极与所述源极区域电连接。所述漏电极与所述半导体基板的背面侧的所述高浓度杂质层电连接。
所述元件分离层在所述主单元区域与所述感测单元区域之间，从所述基极区域的表面形成至比所述基极区域更深，分离为所述主单元区域侧和所述感测单元区域侧。所述电场缓和层从所述基极区域的底部形成至比所述元件分离层深的位置，具有第2导电型。所述电场缓和层被分离为所述主单元区域侧和所述感测单元区域侧，在所述电场缓和层的分离部分的内侧配置有所述元件分离层的至少一部分。
所述碳化硅半导体装置中，通过元件分离层能够可靠地进行主单元区域与感测单元区域之间的元件分离，并且通过电场缓和层能够缓和元件分离层的下方处的电场集中。进而，还能够使得主单元区域与感测单元区域不会通过电场缓和层而导通。
附图说明
本申请中的上述或其他目的、结构、优点根据参照下述的附图来进行的以下的详细说明而变得更加明确。
图1是本申请的第1实施方式的SiC半导体装置的截面图。
图2A是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
图2B是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
图2C是表示图1所示的SiC半导体装置的元件分离层与电场缓和层的关系的一例的图。
图3A是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
图3B是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
图3C是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
图3D是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
图3E是表示图1所示的SiC半导体装置中的元件分离层的附近的制造工序的一部分的截面图。
图4A是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的图。
图4B是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的图。
图4C是用于说明使n+型基板为偏移基板的情况下的定位标记偏离的截面图。
图5是表示定位标记偏离与元件分离层、电场缓和层的形成位置间的关系的截面图。
图6A是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
图6B是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
图6C是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
图6D是表示本申请的第3实施方式的SiC半导体装置中的元件分离层附近的制造工序的一部分的截面图。
图7A是表示具有将主单元与感测单元进行元件分离的构造的半导体装置的一例的截面图。
图7B是将主单元与感测单元进行元件分离、并且具备p型电场缓和层的情况下的半导体装置的截面图。
具体实施方式
以下，基于附图对本申请的实施方式进行说明。另外，以下的各实施方式彼此中，对于相互相同或等同的部分附加相同符号来进行说明。
(第1实施方式)
对本申请的第1实施方式进行说明。在此，作为半导体元件，以具备反转型的沟槽栅(trench-gate)构造的MOSFET的SiC半导体装置为例进行说明。
如图1所示，本实施方式的SiC半导体装置构成为具有作为主单元的区域(以下，称为主单元区域)Rm以及作为感测单元的区域(以下，称为感测单元区域)Rs。在这些各区域Rm、Rs具备相同构造的反转型的沟槽栅构造的MOSFET，各区域Rm、Rs之间被元件分离且被电分离。
具体而言，本实施方式的SiC半导体装置使用以下半导体基板而形成，该半导体基板在构成由SiC形成的高浓度杂质层的n+型基板1的表面侧，形成有由杂质浓度比n+型基板1低的SiC构成的n-型漂移层2。在n-型漂移层2的上层部形成有由杂质浓度比n-型漂移层2高的SiC构成的p型基极区域3。进而，在p型基极区域3的上层部分形成有n+型源极区域4以及p+型接触区域5。n+型源极区域4配置在后述的沟槽栅构造的两侧，p+型接触区域5隔着n+型源极区域4配置在与沟槽栅构造相反侧。
此外，以贯通p型基极区域3以及n+型源极区域4而到达n-型漂移层2的方式形成有将纸面垂直方向作为长度方向的沟槽6。以与该沟槽6的侧面相接的方式配置有上述的p型基极区域3以及n+型源极区域4。
进而，将p型基极区域3之中的位于n+型源极区域4与n-型漂移层2之间的部分的表层部作为沟道区域，在包含该沟道区域的沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有通过掺杂Poly－Si构成的栅电极8，通过这些栅极绝缘膜7以及栅电极8，沟槽6内被填满。
如此构成沟槽栅构造。该沟槽栅构造以图1的纸面垂直方向为长度方向延伸设置，多个沟槽栅构造在图1中的左右方向上排列而呈条纹状。此外，上述的n+型源极区域4以及p+型接触区域5也为沿着沟槽栅构造的长度方向延伸设置的构造。
进而，在n-型漂移层2之中的比p型基极区域3更靠下方的位置，在沟槽栅构造中的沟槽6之间具备与沟槽6的长度方向平行地排列的p型深层9。p型深层9被形成为比沟槽6的底部更深，硼或铝等p型杂质浓度例如为1.0×1017/cm3～1.0×1019/cm3。
此外，在n+型源极区域4以及p+型接触区域5的表面、栅电极8的表面形成有源电极10、栅极布线(未图示)。源电极10以及栅极布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体而言n+型源极区域4及n型渗杂的情况下的栅电极8)接触的部分由能够与n型SiC欧姆接触的金属构成，至少与p型SiC(具体而言p+型接触区域5及p型渗杂的情况下的栅电极8)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源电极10以及栅极布线形成在层间绝缘膜11上，由此被电绝缘。通过形成于层间绝缘膜11的接触孔，源电极10与n+型源极区域4以及p+型接触区域5电接触，栅极布线与栅电极8电接触。
并且，在n+型基板1的背面侧形成有与n+型基板1电连接的漏电极12。通过这样的构造，构成n沟道类型的反转型的沟槽栅构造的MOSFET，在主单元区域Rm和感测单元区域Rs双方形成相同构造的MOSFET。并且，主单元区域Rm和感测单元区域Rs所具备的反转型MOSFET的单元面积(单元数)为规定比率。
此外，在主单元区域Rm与感测单元区域Rs之间，从p型基极区域3的表面至比p型基极区域3深的位置为止形成有元件分离层14。该元件分离层14将主单元区域Rm和感测单元区域Rs之间进行元件分离即电分离，由氧化膜等绝缘膜或与p型基极区域3相反的导电型的n型层构成。
进而，在主单元区域Rm之中的感测单元区域Rs的附近、感测单元区域Rs之中的主单元区域Rm的附近，设有没有形成MOSFET的部分。在该区域中的p型基极区域3的下方，形成有由p型层构成的电场缓和层15。该电场缓和层15形成至比元件分离层14更深的位置，元件分离层14的底部位于从p型基极区域3的底部至电场缓和层15的底部之间。因此，通过电场缓和层15能够缓和元件分离层14的底部处的电场集中，可得到充分的耐压构造。
此外，电场缓和层15在元件分离层14的底部被分离。因此，主单元区域Rm侧的电场缓和层15与感测单元区域Rs侧的电场缓和层15被电分离，使得主单元区域Rm与感测单元区域Rs不会通过电场缓和层15而导通。
另外，该电场缓和层15的深度以及杂质浓度是任意的，但为了缓和电场集中，优选的是某种程度的深度且为高杂质浓度，在本实施方式中为与p型深层9相同深度相同杂质浓度。
此外，在元件分离层14之上，隔着场氧化膜16形成有层间绝缘膜11。并且，例如在元件分离层14的上方，主单元区域Rm和感测单元区域Rs各自的源电极10被分离，分别能够单独地进行与外部的连接。
在主单元区域Rm之中的感测单元区域Rs的附近、感测单元区域Rs之中的主单元区域Rm的附近，在p型基极区域3的上层部形成有p+型接触区域5。在该p+型接触区域5上，在层间绝缘膜11形成有接触孔，p+型接触区域5通过该接触孔而与源电极10连接。由此，p型基极区域3被固定为源极电位。
如以上那样构成在主单元区域Rm以及感测单元区域Rs具备相同构造的反转型沟槽栅构造的MOSFET的SiC半导体装置。这样的SiC半导体装置所具备的反转型沟槽栅构造的MOSFET中，若对栅电极8施加栅极电压，则在p型基极区域3之中的与沟槽6相接的表面形成沟道。由此，从源电极10注入的电子从n+型源极区域4经过形成于p型基极区域3的沟道之后，到达n-型漂移层2，进行使电流流过源电极10与漏电极12之间的动作。
并且，将这样的反转型MOSFET在主单元区域Rm和感测单元区域Rs分别形成，将主单元区域Rm和感测单元区域Rs所具备的MOSFET的单元面积(单元数)设定为规定比率。因此，能够使将流过主单元区域Rm的电流以规定比率减少后的电流流过感测单元区域Rs。因此，通过将流过感测单元区域Rs的电流向外部输出，能够检测流过主单元区域Rm的电流。
这种结构的SiC半导体装置中，如上述那样具备元件分离层14以将主单元区域Rm与感测单元区域Rs之间进行电分离，并且具备电场缓和层15以在元件分离层14的底部处缓和电场集中。进而，在电场缓和层15的分离部分的内侧配置元件分离层14的至少一部分，且电场缓和层15被分离为主单元区域Rm侧和感测单元区域Rs侧。
由此，通过在主单元区域Rm与感测单元区域Rs之间形成元件分离层14，能够可靠地进行它们之间的元件分离，并且通过电场缓和层15能够缓和元件分离层14的下方处的电场集中。进而，能够使得主单元区域Rm与感测单元区域Rs不会通过电场缓和层15而导通。
另外，如上所述，采取了电场缓和层15在元件分离层14的底部被分离的构造，但元件分离层14和电场缓和层15也可以是图2A～图2C所示的任一种关系。具体而言，图2A所示的SiC半导体装置的构造为：在元件分离层14的宽度内配置有电场缓和层15的分离部分，电场缓和层15的分离部分的全部区域架构于元件分离层14。这样的结构至少需要元件分离层14的宽度比电场缓和层15的分离部分的宽度大，但由于电场缓和层15的分离部分的全部区域架构于元件分离层14，因此优选的是将该分离部分的全部区域做成分离构造。图2B所示的SiC半导体装置的构造为：元件分离层14的底部的一部分配置在电场缓和层15的分离部分的内侧，元件分离层14的一方的角部被电场缓和层15包围。图2C所示的SiC半导体装置的构造为：元件分离层14配置在电场缓和层15的分离部分的内侧。在这些任意一种情况下，由于都不是在元件分离层14的底部全部区域形成有电场缓和层15的构造，因此主单元区域Rm与感测单元区域Rs不会通过电场缓和层15而导通。像这样，只要是在电场缓和层15的分离部分的内侧配置有元件分离层14的至少一部分的构造就可以，因此可以是图2A～图2C中的任一个形态。
接下来，参照图3A～图3E对本实施方式的SiC半导体装置的制造方法进行说明。其中，本实施方式的SiC半导体装置的制造方法中的、元件分离层14的形成工序以外与以往同样，因此在此主要说明元件分离层14的形成工序。
图3A所示的工序中，准备n+型基板1，在该n+型基板1的表面使由SiC构成的n-型漂移层2外延生长。或者，准备在n+型基板1的表面预先使由SiC构成的n-型漂移层2外延生长的所谓外延基板。由此，准备由背面侧由n+型基板1构成的高浓度杂质层、表面侧为杂质浓度比高浓度杂质层低的n-型漂移层2构成的半导体基板。
图3B所示的工序中，在n-型漂移层2的表面形成由LTO等构成的掩膜20之后，经过光刻工序，在p型深层9以及电场缓和层15的形成预定区域中使掩膜20开口。并且，从掩膜20上将p型杂质(例如硼、铝)进行离子注入，然后通过热处理进行活性化，从而形成p型深层9以及电场缓和层15。然后，将掩膜20除去。
图3C所示的工序中，在包含p型深层9以及电场缓和层15的表面的n-型漂移层2的表面，使p型杂质层外延生长，由此形成p型基极区域3。并且，虽然没有图示，在p型基极区域3之上使例如由LTO等构成的掩膜成膜，经过光刻工序在n+型源极区域4的形成预定区域上使掩膜开口。然后，将n型杂质(例如氮)进行离子注入。接下来，将刚刚使用的掩膜除去之后，再次使掩膜成膜，经过光刻工序，在p+型接触区域5的形成预定区域上使掩膜开口。然后，将p型杂质(例如硼、铝)进行离子注入。并且，将掩膜除去之后，将所注入的离子进行活性化，从而形成n+型源极区域4及p+型接触区域5。
图3D所示的工序中，在包含n+型源极区域4及p+型接触区域5的表面的p型基极区域3的表面使未图示的蚀刻掩膜成膜之后，在元件分离层14的形成预定区域中使蚀刻掩膜开口。此外，虽然未图示，但与此同时在主单元区域Rm及感测单元区域Rs内，在沟槽6的形成预定区域中也使蚀刻掩膜开口。并且，在进行使用了蚀刻掩膜的各向异性蚀刻之后，根据需要进行各向同性蚀刻及牺牲氧化工序，从而形成沟槽6的同时在元件分离层14的形成预定位置也形成沟槽21。然后，将蚀刻掩膜除去。
图3E所示的工序中，将栅极绝缘膜7的形成工序和元件分离层14的形成工序同时进行。具体而言，基于使用湿性气氛的高温法进行热氧化之后，通过CVD法使氧化膜成膜，以埋入沟槽6、21内。并且，配置未图示的掩膜，并且通过光刻工序使掩膜之中的与沟槽6对应的部分开口。然后，使用掩膜进行各向异性蚀刻，从而在沟槽6的内部将氧化膜局部地除去。由此，在沟槽6的侧面以及底面残留期望膜厚的氧化膜，构成栅极绝缘膜7。此时，在沟槽21内形成的氧化膜处于被掩膜覆盖的状态，因此在将沟槽6内的氧化膜局部地除去之后沟槽21内的氧化膜也会残留，通过该氧化膜构成元件分离层14。
关于其以后的工序，由于与以往同样因此未图示，进行如下工序。具体而言，在栅极绝缘膜7的表面将掺杂有n型杂质的多晶硅层成膜之后，进行内腐蚀工序等，由此在沟槽6内的栅极绝缘膜7的表面形成栅电极8。接下来，将场氧化膜16以及层间绝缘膜11成膜之后，将层间绝缘膜11进行构图而形成与n+型源极区域4及p+型接触区域5相连的接触孔，并且在其他截面形成与栅电极8相连的接触孔。接下来，以埋入到接触孔内的方式使电极材料成膜之后，将其进行构图，从而形成源电极10及栅极布线。此外，在n+型基板1的背面侧形成漏电极12。由此，完成图1所示的具有反转型MOSFET的SiC半导体装置。
如上说明那样，本实施方式中具备元件分离层14，以将主单元区域Rm与感测单元区域Rs之间电分离。并且，具备电场缓和层15以在元件分离层14的底部缓和电场集中，进而，电场缓和层15在元件分离层14之间被分离为主单元区域Rm侧和感测单元区域Rs侧。
由此，通过在主单元区域Rm与感测单元区域Rs之间形成元件分离层14，能够可靠地进行它们间的元件分离，并且通过电场缓和层15能够缓和元件分离层14的下方处的电场集中。进而，还能够使得主单元区域Rm与感测单元区域Rs不会通过电场缓和层15而导通。
此外，根据上述的制造方法，将电场缓和层15的形成工序与p型深层9的形成工序同时进行，进而将元件分离层14的形成工序与沟槽6的形成工序及栅极绝缘膜7的形成工序同时进行。因此，能够谋求制造工序的简化，并且将电场缓和层15以及元件分离层14的形成工序这两个工序都兼作为MOSFET的形成工序的一部分，因此不需要追加仅为了形成它们而需要的工序。因此，不用追加制造工序便能够形成主单元区域Rm与感测单元区域Rs之间的元件分离构造。
(第2实施方式)
对本申请的第2实施方式进行说明。本实施方式中考虑对第1实施方式进一步使用偏移基板(off-substrate)的情况下的元件分离层14的形成方法，但关于基本构造由于与第1实施方式同样，因此仅对与第1实施方式不同的部分进行说明。
SiC半导体装置中，有时使用偏移基板进行元件形成，以使台阶流(stepflow)生长容易进行。并且，在使用主表面具有规定角度(例如4度)的偏移角的偏移基板来作为n+型基板1的情况下，在n+型基板1之上使n-型漂移层2及p型基极区域3外延生长时，表面的状态倾斜偏移角度而继承。也就是说，相对于n+型基板1的结晶面(just plane)在垂直方向上表面的状态被继承，在相对于n+型基板1的主表面的垂直方向上不被继承。因此，在将离子注入时等的掩膜对准用的定位标记例如通过凹部等构成的情况下，其随着外延生长而偏离。
例如，在通过上述第1实施方式中说明的制造方法形成SiC半导体装置的情况下，如图4A所示在形成p型深层9或电场缓和层15时使用的定位标记如图4B所示在形成p型基极区域3时偏离。因此，如图4C所示，在以定位标记为基准形成元件分离层14时，由于定位标记的偏离，沟槽21的形成位置也会偏离。若成为这样的状态，则由于元件分离层14和电场缓和层15的形成位置偏离，因此有不满足上述的图2A～图2C的关系的可能性。因此，本实施方式中，将各部的尺寸设定为即使发生定位标记偏离，元件分离层14与电场缓和层15的形成位置的关系也满足图2A或图2B的关系。对此，参照图5进行说明。
如图5所示，若将定位标记的偏离量设为x、将p型基极区域3的厚度设为Te，将偏移角设为θ，则偏离量x可用下式表示。其中，设0°＜θ＜90°。
[数式1]
x＝Te/tanθ
此外，为了使元件分离层14与电场缓和层15的形成位置的关系满足图2A或图2B的关系，偏离量x需要小于从元件分离层14的中心到分离了的电场缓和层15之间的中心为止的距离之和。因此，将在主单元区域Rm与感测单元区域Rs之间被分离的电场缓和层15的间隔设为Wp，将元件分离层14的宽度设为Wi时，需要满足下式。
[数式2]
Wi/2＞x－Wp/2＞0
因此，若通过上述数式1、2使元件分离层14的宽度Wi满足下式，则能够使元件分离层14与电场缓和层15的形成位置的关系满足图2A或图2B的关系。
[数式3]
Wi＞2Te/tanθ－Wp＞0
像这样，通过将元件分离层14的宽度Wi以及电场缓和层15的分离部分的宽度Wp设定为满足数式3，能够将元件分离层14之中的至少一部分配置在电场缓和层15的分离部分的内侧。由此，即使在使用偏移基板形成SiC半导体装置的情况下，也能够可靠地使电场缓和层15在元件分离层14的宽度内被分离为主单元区域Rm侧和感测单元区域Rs侧，能够得到第1实施方式所示的效果。
(第3实施方式)
对本申请的第3实施方式进行说明。本实施方式是针对第1实施方式变更元件分离层14的形成工序而成，关于其以外的部分由于与第1实施方式同样，因此仅对与第1实施方式不同的部分进行说明。
参照图6A～图6D对本实施方式的SiC半导体装置的制造方法进行说明。其中，关于本实施方式的SiC半导体装置的制造方法之中的、元件分离层14的形成工序以外，由于与第1实施方式同样，因此关于与第1实施方式相同的部分，参照图3A～图3C而省略说明。
首先，在图6A～图6C所示的工序中，进行与图3A～图3C同样的工序，在n+型基板1的表面形成n-型漂移层2之后，形成p型深层9以及电场缓和层15，进而形成p型基极区域3。并且，在图6D所示的工序中，在p型基极区域3之上配置未图示的掩膜，经过光刻工序使掩膜之中的元件分离层14的形成预定位置开口。然后，从掩膜之上注入n型杂质。此时，n型杂质的剂量被设定为p型基极区域3所包含的被翻转并离子注入p型杂质的区域成为i型或n型。由此，被离子注入的区域在局部上成为与p型基极区域3不同的导电型，从而构成元件分离层14。
如以上说明的那样，也能够通过离子注入来形成元件分离层14。这样的元件分离层14虽然不是由绝缘膜构成，但因其由作为与p型基极区域3不同的导电型的i型或n型的半导体层构成，所以能够进行主单元区域Rm与感测单元区域Rs之间的分离。
(其他实施方式)
本申请不限定于上述的实施方式，在权利要求书中记载的范围内能够进行适当变更。
例如，上述实施方式中，以将反转型的沟槽栅构造的MOSFET作为元件来形成的SiC半导体装置为例进行了说明，但不限于此，例如也可以是平面型的MOSFET，也可以是在p型基极区域3之中的位于n-型漂移层2与n+型源极区域4之间的部分的表面上形成的n型沟道层、构成沟道区域的积蓄型的MOSFET。此外，说明了使p型基极区域3在n-型漂移层2之上外延生长的情况，但也可以通过离子注入来形成。
进而，上述实施方式中，作为背面侧为高浓度杂质层、表面侧为与其相比为低杂质浓度的漂移层的半导体基板，以在n+型基板1的表面形成了n-型漂移层2的构造为例进行了说明。但是，这只不过是半导体基板的一例，例如也可以是通过向由n-型漂移层2构成的基板的背面侧离子注入n型杂质、或通过外延生长构成了高浓度杂质层的半导体基板。
此外，上述各实施方式中，以第1导电型为n型、第2导电型为p型的n沟道类型的MOSFET为例进行了说明，但对于使各构成要素的导电型反转的p沟道类型的MOSFET也能够适用本申请。

Claims (7)

1.一种碳化硅半导体装置，
在主单元区域(Rm)以及感测单元区域(Rs)分别具备MOSFET，即金属-氧化物半导体场效应晶体管，该MOSFET具有：
半导体基板(1、2)，由第1导电型的碳化硅构成，背面侧为高浓度杂质层(1)，并且表面侧为杂质浓度比所述高浓度杂质层低的漂移层(2)；
基极区域(3)，由在所述漂移层(2)之上形成的第2导电型的碳化硅构成；
源极区域(4)，形成于所述基极区域的上层部，由杂质浓度比所述漂移层高的第1导电型的碳化硅构成；
栅极绝缘膜(7)，形成于沟道区域的表面，所述沟道区域构成于所述基极区域之中的位于所述源极区域与所述漂移层之间的部分的表层部或表面上；
栅电极(8)，形成于所述栅极绝缘膜的表面；
源电极(10)，与所述源极区域电连接；以及
漏电极(12)，与所述半导体基板的背面侧的所述高浓度杂质层电连接，
并且，所述碳化硅半导体装置具有：
元件分离层(14)，在所述主单元区域与所述感测单元区域之间，从所述基极区域的表面形成至比所述基极区域更深，且分离为所述主单元区域侧和所述感测单元区域侧；以及
第2导电型的电场缓和层(15)，从所述基极区域的底部形成至比所述元件分离层更深的位置，
所述电场缓和层被分离为所述主单元区域侧和所述感测单元区域侧，在所述电场缓和层的分离部分的内侧配置有所述元件分离层的至少一部分。
2.如权利要求1记载的碳化硅半导体装置，
所述半导体基板的所述高浓度杂质层为具有偏移角的偏移基板，
所述漂移层以及所述基极区域在所述高浓度杂质层的表面侧依次外延生长，从而继承所述偏移角来形成，
设所述元件分离层的宽度为Wi、所述电场缓和层的分离部分的宽度为Wp、所述基极区域的厚度为Te、所述偏移角为θ时，所述元件分离层的宽度Wi以及所述电场缓和层的分离部分的宽度Wp的尺寸满足以下关系：
Wi＞2Te/tanθ－Wp＞0。
3.如权利要求1记载的碳化硅半导体装置，
所述碳化硅半导体装置构造为：所述元件分离层的宽度比所述电场缓和层的宽度大，在所述元件分离层的宽度内配置所述电场缓和层的分离部分，所述电场缓和层的分离部分的全部区域架构于所述元件分离层。
4.如权利要求1记载的碳化硅半导体装置，
所述碳化硅半导体装置构造为：所述元件分离层的底部的一部分配置在所述电场缓和层的分离部分的内侧，所述元件分离层的一方的角部被所述电场缓和层包围。
5.如权利要求1～4中任一项记载的碳化硅半导体装置，
所述元件分离层由绝缘膜构成。
6.如权利要求5记载的碳化硅半导体装置，
从所述源极区域的表面至比所述基极区域深的位置为止形成有沟槽(6)，在所述沟槽的内壁面形成有所述栅极绝缘膜，并且在所述沟槽内且在所述栅极绝缘膜的表面形成有所述栅电极，
所述元件分离层通过在与所述沟槽相同深度的沟槽内形成所述绝缘膜而构成。
7.如权利要求1～4中任一项记载的碳化硅半导体装置，
所述元件分离层通过向所述基极区域的一部分中离子注入与所述基极区域不同的导电型的杂质而构成。
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