JP5772842B2 - 炭化珪素半導体装置 - Google Patents
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Description
(数1)
Wi>2Te/tanθ−Wp>0
の関係を満たす寸法とされていることを特徴としている。
本発明の第1実施形態について説明する。ここでは半導体素子として、反転型のトレンチゲート構造のMOSFETが備えられるSiC半導体装置を例に挙げて説明する。
まず、n+型基板1を用意し、このn+型基板1の表面にSiCからなるn-型ドリフト層2をエピタキシャル成長させる。または、n+型基板1の表面に予めSiCからなるn-型ドリフト層2をエピタキシャル成長させた、いわゆるエピ基板を用意する。このようにして、裏面側がn+型基板1で構成される高濃度不純物層、表面側が高濃度不純物層よりも低不純物濃度とされたn-型ドリフト層2で構成される半導体基板を用意する。
n-型ドリフト層2の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層9および電界緩和層15の形成予定領域においてマスク20を開口させる。そして、マスク20上からp型不純物(例えばボロンやアルミニウム)をイオン注入し、その後、熱処理によって活性化を行うことで、p型ディープ層9および電界緩和層15を形成する。その後、マスク20を除去する。
p型ディープ層9および電界緩和層15の表面を含むn-型ドリフト層2の表面に、p型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。そして、図示していないが、p型ベース領域3の上に、例えばLTO等で構成されるマスクを成膜し、フォトリソグラフィ工程を経て、n+型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物(例えば窒素)をイオン注入する。続いて、先程使用したマスクを除去した後、再びマスクを成膜し、フォトリソグラフィ工程を経て、p+型コンタクト領域5の形成予定領域上においてマスクを開口させる。その後、p型不純物(例えばボロンやアルミニウム)をイオン注入する。そして、マスクを除去したのち、注入されたイオンを活性化することで、n+型ソース領域4やp+型コンタクト領域5を形成する。
n+型ソース領域4やp+型コンタクト領域5の表面を含むp型ベース領域3の表面に図示しないエッチングマスクを成膜したのち、素子分離層14の形成予定領域においてエッチングマスクを開口させる。また、図示していないが、これと同時にメインセル領域Rmやセンスセル領域Rs内においてトレンチ6の形成予定領域でもエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成すると同時に素子分離層14の形成予定位置にもトレンチ21を形成する。この後、エッチングマスクを除去する。
ゲート絶縁膜7の形成工程と素子分離層14の形成工程を同時に行う。具体的には、ウェット雰囲気を用いたパイロジェニック法による熱酸化を行ったのち、トレンチ6、21内を埋め込むようにCVD法によって酸化膜を成膜する。そして、図示しないマスクを配置すると共に、フォトリソグラフィ工程によってマスクのうちトレンチ6と対応する部分を開口させる。その後、マスクを用いて異方性エッチングを行うことで、トレンチ6の内部において酸化膜を部分的に除去する。これにより、トレンチ6の側面および底面に酸化膜が所望膜厚残され、ゲート絶縁膜7が構成される。このとき、マスクによってトレンチ21内に形成された酸化膜は覆われた状態になっていることから、トレンチ6内の酸化膜を部分的に除去した後にもトレンチ21内の酸化膜が残され、この酸化膜によって素子分離層14が構成される。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してさらにオフ基板を用いる場合の素子分離層14の形成方法を考慮したものであるが、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
x=Te/tanθ
また、素子分離層14と電界緩和層15の形成位置の関係が図2Aもしくは図2Bの関係を満たすには、ズレ量xが素子分離層14の中心と分離された電界緩和層15の間の中心までの距離の和よりも小さい必要がある。このため、メインセル領域Rmとセンスセル領域Rsの間において分離されている電界緩和層15の間隔をWpとし、素子分離層14の幅をWiとして、次式を満たすことが必要となる。
Wi/2>x−Wp/2>0
したがって、上記数式2、3より、素子分離層14の幅Wiが次式を満たすようにすれば、素子分離層14と電界緩和層15の形成位置の関係が図2Aもしくは図2Bの関係を満たすようにできる。
Wi>2Te/tanθ−Wp>0
このように、素子分離層14の幅Wiおよび電界緩和層15の分離部分の幅Wpについて、数式4を満たすように設定することで、素子分離層14のうちの少なくとも一部が電界緩和層15の分離部分の内側に配置されるようにできる。これにより、オフ基板を用いてSiC半導体装置を形成する場合においても、確実に電界緩和層15が素子分離層14の幅内においてメインセル領域Rm側とセンスセル領域Rs側とに分離されるようにでき、第1実施形態に示した効果を得ることができる。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して素子分離層14の形成工程を変更したものであり、それ以外の部分については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 p型ディープ層
10 ソース電極
12 ドレイン電極
14 素子分離層
15 電界緩和層
Claims (7)
- 裏面側が高濃度不純物層(1)とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度とされたドリフト層(2)とされ、第1導電型の炭化珪素にて構成された半導体基板(1、2)と、
前記ドリフト層(2)の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されたソース領域(4)と、
前記ベース領域のうち前記ソース領域と前記ドリフト層との間に位置する部分の表層部もしくは表面上に構成されるチャネル領域の表面に形成されたゲート絶縁膜(7)と、
前記ゲート絶縁膜の表面に形成されたゲート電極(8)と、
前記ソース領域に電気的に接続されるソース電極(10)と、
前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極(12)とを有するMOSFETをメインセル領域(Rm)およびセンスセル領域(Rs)にそれぞれ備え、
さらに、前記メインセル領域と前記センスセル領域との間において、前記ベース領域の表面から該ベース領域よりも深くまで形成され、前記メインセル領域側と前記センスセル領域側とに分離する素子分離層(14)と、
前記ベース領域の底部から前記素子分離層よりも深い位置まで形成された第2導電型の電界緩和層(15)とを有し、
前記電界緩和層は、前記メインセル領域側と前記センスセル領域側とに分離されており、該電界緩和層の分離部分の内側に前記素子分離層の少なくとも一部が配置されていることを特徴とする炭化珪素半導体装置。 - 前記半導体基板における前記高濃度不純物層は、オフ角を有するオフ基板であり、
前記ドリフト層および前記ベース領域は、前記高濃度不純物層の表面側に順にエピタキシャル成長させられることで前記オフ角を受け継いで形成されており、
前記素子分離層の幅をWi、前記電界緩和層の分離部分の幅をWp、前記ベース領域の厚みをTe、前記オフ角をθとして、前記素子分離層の幅Wiおよび前記電界緩和層の分離部分の幅Wpが、
(数1)
Wi>2Te/tanθ−Wp>0
の関係を満たす寸法とされていることを特徴とする請求項1に記載の炭化珪素半導体装置。 - 前記素子分離層の幅が前記電界緩和層の幅よりも大きく、前記素子分離層の幅内において前記電界緩和層の分離部分が配置され、該電界緩和層の分離部分の全域が前記素子分離層に架橋された構造となっていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
- 前記素子分離層の底部の一部が前記電界緩和層の分離部分の内側に配置され、前記素子分離層の一方の角部が前記電界緩和層に囲まれた構造となっていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
- 前記素子分離層は、絶縁膜によって構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。
- 前記ソース領域の表面から前記ベース領域よりも深くまでトレンチ(6)が形成されており、該トレンチの内壁面に前記ゲート絶縁膜が形成されていると共に、該トレンチ内において前記ゲート絶縁膜の表面に前記ゲート電極が形成されており、
前記素子分離層は、前記トレンチと同じ深さのトレンチ内に前記絶縁膜が形成されることによって構成されていることを特徴とする請求項5に記載の炭化珪素半導体装置。 - 前記素子分離層は、前記ベース領域に該ベース領域と異なる導電型の不純物がイオン注入されることで、前記ベース領域が異なる導電型層とされて構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。
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