JP7257927B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、トレンチ型のスイッチング素子および電流センス素子を備える半導体装置に関するものである。
パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が広く使用されている。電力制御用の縦型ＭＯＳＦＥＴの一つに、ゲート電極が半導体層に埋め込まれた構造を有するトレンチ型ＭＯＳＦＥＴがある。
電力制御用のＭＯＳＦＥＴは、大電流小電圧となるオン状態と、小電流大電圧となるオフ状態とを繰り返すように動作する。ＭＯＳＦＥＴがオン状態のときの損失である導通損失は、ドレイン－ソース間の電流とＭＯＳＦＥＴのオン抵抗とによって決まる。トレンチ型ＭＯＳＦＥＴはプレーナ型ＭＯＳＦＥＴに比べてチャネル幅密度を大きくできるため、単位面積当たりのオン抵抗を小さくできる。さらに、ＳｉＣのような六方晶系の材料を使用してトレンチ型ＭＯＳＦＥＴを形成した場合、電流経路がキャリア移動度の高いａ軸方向と一致するため、オン抵抗の大幅な低減が期待できる。
しかし、トレンチ型ＭＯＳＦＥＴには、トレンチ底部に電界が集中しやすく、電界集中に起因してゲート酸化膜の破壊に至りやすいという問題がある。そのため、トレンチ型ＭＯＳＦＥＴではトレンチ底部への電界集中を抑制することが重要である。例えば下記の特許文献１には、ＭＯＳＦＥＴのトレンチ底部に、ドリフト層とは逆の導電型を有する保護層を設ける技術が開示されている。トレンチ底部に保護層を設けることで、保護層からドリフト層へと空乏層を広げ、トレンチ底部にかかる電界を緩和することができる。
一般的な電力制御用のＭＯＳＦＥＴは、ＭＯＳＦＥＴの単位素子であるＭＯＳＦＥＴセルが複数個並列接続して配置され、オン状態における電流導通を担う活性領域と、活性領域の周囲を取り囲むように設けられ、ガードリングや金属配線などが配置される外周領域とを備えている。活性領域と外周領域との境界部分では電界分布が特異となり、外周領域の形状によっては、その特異な電界分布がＭＯＳＦＥＴの耐圧能力を低下させる原因となる。特許文献１には、外周領域にも活性領域と同様にトレンチおよび保護層を設けることで、ＭＯＳＦＥＴ全体の電界分布を平坦化し、ＭＯＳＦＥＴの耐圧能力を向上させる技術も開示されている。
また、何らかの原因によりＭＯＳＦＥＴが駆動する負荷が短絡状態となった場合、ＭＯＳＦＥＴは瞬間的に大電流大電圧の状態となることがある。この状態では、大電力による発熱によってＭＯＳＦＥＴが破壊されるおそれがある。このＭＯＳＦＥＴの破壊を防止する方法として、ＭＯＳＦＥＴに流れる電流を監視し、過電流が生じたときにＭＯＳＦＥＴをオフ状態にするという方法がある。ＭＯＳＦＥＴに流れる電流を監視する技術としては、電流センスと呼ばれる素子をＭＯＳＦＥＴに搭載させる技術が広く知られている。
電流センス素子は、一部のＭＯＳＦＥＴセルを活性領域から電気的に分離することで得られ、ＭＯＳＦＥＴに流れる電流の一部を過電流検出回路へと流すことで過電流の検知に寄与する。以下、電流センス素子として用いられるＭＯＳＦＥＴセルを「電流センスセル」と称し、電流センスセルが配置される領域を「電流センス領域」と称す。なお、特に説明のない限り、「ＭＯＳＦＥＴセル」は、電流センスセルではなく、活性領域のＭＯＳＦＥＴセルを指すものとする。
通常、電流センス領域は、活性領域と共に外周領域で囲まれた領域内に設けられる。また、電流センスセルとＭＯＳＦＥＴセルはドレイン電極を共有するが、電流センスセルのソース電極は、ＭＯＳＦＥＴセルのソース電極から絶縁される。その理由は、電流センスセルのソース電極とＭＯＳＦＥＴセルのソース電極とが電気的に接続されていると、活性領域を流れる電流の一部が電流センス領域に流入してノイズとなり、過電流を正しく検知できなくなるからである。
特許第６０９９７４９号公報
半導体装置に電流センス素子を搭載させる場合、電流センスセルが配置される電流センス領域とＭＯＳＦＥＴセルが配置される活性領域との境界部分では、活性領域と外周領域との境界部分と同様に電界分布が特異となりやすく、その特異な電界分布がＭＯＳＦＥＴの耐圧能力を低下させる原因となるおそれがある。
本発明は以上のような課題を解決するためになされたものであり、トレンチ型のスイッチング素子および電流センス素子を備える半導体装置の耐圧能力を向上させることを目的とする。
本発明に係る半導体装置は、第１導電型のドリフト層が形成された半導体層と、前記ドリフト層に達するように前記半導体層に形成された第１のトレンチ内にゲート電極が埋め込まれたトレンチ型のスイッチング素子と、前記ドリフト層に達するように前記半導体層に形成された第２のトレンチ内にゲート電極が埋め込まれたトレンチ型の電流センス素子と、前記スイッチング素子が形成された活性領域と前記電流センス素子が形成された電流センス領域との境界部分の前記半導体層に形成され、前記ドリフト層に達する第３のトレンチと、前記ドリフト層における前記第１のトレンチの下方に形成された第２導電型の第１の保護層と、前記ドリフト層における前記第２のトレンチの下方に形成された第２導電型の第２の保護層と、前記ドリフト層における前記第３のトレンチの下方に形成された第２導電型の第３の保護層と、を備え、前記第３の保護層は、前記活性領域から前記電流センス領域へ向かう第１方向に分断された分断部を有しており、前記第３のトレンチ内において、前記第３の保護層の前記分断部の上に、メサ状の前記半導体層が形成されている。
本発明に係る半導体装置によれば、第１のトレンチの下方に第１の保護層が設けられ、第２のトレンチの下方に第２の保護層が設けられることで、第１および第２のトレンチの底部に電界が集中することを抑制できる。また、活性領域と電流センス領域との境界部分に第３のトレンチおよび第３の保護層が設けられることで、活性領域と電流センス領域との境界部分の電界分布が特異になることが抑制される。さらに、第３の保護層が分離部を有することで、活性領域と電流センス領域との間が第３の保護層を通して短絡することが防止される。よって、電流センス領域を設けたこと起因する電界集中が抑制され、半導体装置の耐圧能力の向上に寄与できる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態１に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態２に係る半導体装置の製造における保護層の形成方法を説明するための図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について説明する。以下の説明では、第１導電型をＮ型、第２導電型をＰ型とするが、それとは逆に、第１導電型をＰ型、第２導電型をＮ型としてもよい。また、各実施の形態において、半導体装置が備えるスイッチング素子はＭＯＳＦＥＴとするが、スイッチング素子はトレンチ型の素子であればよく、例えばＩＧＢＴなどでもよい。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。図１のように、実施の形態１に係る半導体装置は、第１導電型の半導体基板１を用いて形成されている。本実施の形態では、半導体基板１として、炭化珪素（ＳｉＣ）半導体基板が用いられる。炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いて形成されたＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子は、次世代のスイッチング素子として注目されており、１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
半導体基板１の上には、炭化珪素のエピタキシャル成長層である半導体層２０が形成されている。図１のように、半導体基板１および半導体層２０には、ＭＯＳＦＥＴセルが形成される活性領域１０１と、電流センス素子のセルが形成される電流センス領域１０２と、活性領域１０１および電流センス領域１０２の周囲に設けられた外周領域１０３が規定されている。図１の断面図には、左から活性領域１０１、電流センス領域１０２、外周領域１０３の順に示されているが、各領域が並ぶ順番はこれに限られない。各領域のレイアウトや断面視する位置によっては、例えば、活性領域１０１、電流センス領域１０２、活性領域１０１、外周領域１０３のように、同じ領域が２回以上現れることもある。
半導体層２０には、活性領域１０１、電流センス領域１０２および外周領域１０３にわたって、第１導電型の領域であるドリフト層２が形成されている。ドリフト層２の第１導電型の不純物濃度は、半導体基板１よりも低く設定される。
活性領域１０１のドリフト層２の表層部には、ＭＯＳＦＥＴのベース領域として機能する第２導電型のベース領域３ａが形成されている。電流センス領域１０２のドリフト層２の表層部には、電流センス素子のベース領域として機能する第２導電型のベース領域３ｂが形成されている。本実施の形態では、ベース領域３ａ，３ｂは、同一のイオン注入工程で同時に形成されている。よって、ベース領域３ａ，３ｂの深さおよび不純物濃度は互いに同じである。
活性領域１０１のベース領域３ａの表層部には、ＭＯＳＦＥＴのソース領域として機能する第１導電型のソース領域４ａが形成されている。電流センス領域１０２のベース領域３ｂの表層部には、電流センス素子のソース領域として機能する第１導電型のソース領域４ｂが形成されている。本実施の形態では、ソース領域４ａ，４ｂは、同一のイオン注入工程で同時に形成されている。よって、ソース領域４ａ，４ｂの深さおよび不純物濃度は互いに同じである。
活性領域１０１の半導体層２０には、ベース領域３ａの下のドリフト層２に達するように、第１のトレンチであるトレンチ５ａが形成されており、トレンチ５ａ内に、ＭＯＳＦＥＴのゲート絶縁膜６ａおよびゲート電極７ａが埋め込まれている。ゲート絶縁膜６ａは、トレンチ５ａの内面（側面および底面）に形成されており、ゲート電極７ａは、ゲート絶縁膜６ａを介してソース領域４ａおよびベース領域３ａに向かい合うように配設されている。
同様に、電流センス領域１０２の半導体層２０には、ベース領域３ｂの下のドリフト層２に達するように、第２のトレンチであるトレンチ５ｂが形成されており、トレンチ５ｂ内に、電流センス素子のゲート絶縁膜６ｂおよびゲート電極７ｂが埋め込まれている。ゲート絶縁膜６ｂは、トレンチ５ｂの内面に形成されており、ゲート電極７ｂは、ゲート絶縁膜６ｂを介してソース領域４ｂおよびベース領域３ｂに向かい合うように配設されている。
活性領域１０１と電流センス領域１０２との境界部分の半導体層２０には、ドリフト層２に達するように、第３のトレンチであるトレンチ５ｃが、トレンチ５ａ，５ｂよりも広い幅で形成されている。このトレンチ５ｃは、活性領域１０１と電流センス領域１０２とを絶縁する役割を果たしている。また、外周領域１０３の半導体層２０には、ドリフト層２に達するように、第４のトレンチであるトレンチ５ｄが形成されている。
ドリフト層２内において、トレンチ５ａ～５ｄそれぞれの下方には、第２導電型の保護層８ａ～８ｄが形成されている。すなわち、ＭＯＳＦＥＴのゲート電極７ａが埋め込まれたトレンチ５ａの下方には、第１の保護層である保護層８ａが形成されている。電流センス素子のゲート電極７ｂが埋め込まれたトレンチ５ｂの下方には、第２の保護層である保護層８ｂが形成されている。また、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃの下方には、第３の保護層である保護層８ｃが形成されている。さらに、外周領域１０３のトレンチ５ｄの下方には、外周領域１０３の内周部分（すなわち、活性領域１０１あるいは電流センス領域１０２と隣接する部分）に第４の保護層である保護層８ｄが形成されており、外周領域１０３の保護層８ｄの外側に第２導電型のガードリング１３が形成されている。保護層８ａ～８ｄの不純物濃度は、ガードリング１３の不純物濃度よりも高いことが望ましい。
ここで、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃの下方に形成された保護層８ｃには、活性領域１０１から電流センス領域１０２へ向かう第１方向に分断された分断部１５が設けられている。上述のように、トレンチ５ｃは、活性領域１０１と電流センス領域１０２とを絶縁する役割を担っており、保護層８ｃに分断部１５が設けられることで、活性領域１０１と電流センス領域１０２とが保護層８ｃを通して短絡することが防止される。
本実施の形態では、トレンチ５ａ～５ｄは、同一のエッチング工程で同時に形成されており、トレンチ５ａ～５ｄの深さはいずれも同じである。また、ゲート絶縁膜６ａ，６ｂは、同一の絶縁膜形成工程で同時に形成されており、ゲート絶縁膜６ａ，６ｂの材料および厚さは互いに同じである。また、ゲート電極７ａ，７ｂは、同一の電極形成工程で同時に形成されており、ゲート電極７ａ，７ｂの材料は同じである。また、保護層８ａ～８ｄも同一のイオン注入工程で同時に形成されており、保護層８ａ～８ｄの深さおよび不純物濃度はいずれも同じである。なお、保護層８ａ～８ｄの形成工程の詳細については後述する。
半導体層２０の上には、ゲート電極７ａ，７ｂを覆うように、層間絶縁膜９が形成されている。また、活性領域１０１の層間絶縁膜９の上には、ＭＯＳＦＥＴのソース電極１０ａが形成されており、電流センス領域１０２の層間絶縁膜９の上には、電流センス素子のソース電極として機能する電流センス電極１０ｂが形成されている。ソース電極１０ａは、層間絶縁膜９に形成されたコンタクトホールを通して、ＭＯＳＦＥＴのベース領域３ａおよびソース領域４ａに接続しており、電流センス電極１０ｂは、層間絶縁膜９に形成されたコンタクトホールを通して、電流センス素子のベース領域３ｂおよびソース領域４ｂに接続している。ソース電極１０ａおよび電流センス電極１０ｂは、同一の電極形成工程で同時に形成されているが、ソース電極１０ａと電流センス電極１０ｂとの間が絶縁されるようにパターニングされている。
また、半導体基板１の裏面には、ドレイン電極１１が形成されている。ドレイン電極１１は、活性領域１０１および電流センス領域１０２にわたって連続的に形成されており、ＭＯＳＦＥＴと電流センス素子とによって共有される。
以上から分かるように、実施の形態１に係る半導体装置では、活性領域１０１に形成されたＭＯＳＦＥＴセルの構成と、電流センス領域１０２に形成された電流センスセルの構成とは、基本的に同じである。また、図示は省略するが、本実施の形態では、ＭＯＳＦＥＴセルと電流センスセルとは、平面視での構成も同じである。この場合、活性領域１０１を流れる電流に対する電流センス領域１０２に流れる電流の分流比は、活性領域１０１の配設されたＭＯＳＦＥＴセルの個数と電流センス領域１０２に配設された電流センスセルの個数との比によって概ね決まる。なお、所望の分流比を得るために、電流センス領域１０２に配置される電流センスセルの一部を、ソース領域４ｂまたはゲート電極７ｂを省略したダミーセルとしてもよい。
なお、平面視での活性領域１０１および電流センス領域１０２の構成は任意の構造でよく、例えば、四角形、六角形あるいは円形などの平面視形状を有するＭＯＳＦＥＴセルおよび電流センスセルが縦横に配列される格子型でもよいし、ＭＯＳＦＥＴセルおよび電流センスセルがストライプ状に配置されるストライプ型でもよい。
実施の形態１に係る半導体装置では、ＭＯＳＦＥＴのゲート電極７ａが埋め込まれたトレンチ５ａの下方に保護層８ａが設けられると共に、電流センス素子のゲート電極７ｂが埋め込まれたトレンチ５ｂの下方に保護層８ｂが設けられることで、トレンチ５ａ，５ｂの底部に電界が集中することが抑制される。また、活性領域１０１と電流センス領域１０２との境界部分にトレンチ５ｃおよび保護層８ｃが設けられることで、活性領域１０１と電流センス領域１０２との境界部分の電界分布が特異になることが抑制される。同様に、外周領域１０３にトレンチ５ｄおよび保護層８ｄが設けられることで、活性領域１０１と外周領域１０３との境界部分の電界分布あるいは電流センス領域１０２と外周領域１０３との境界部分の電界分布が特異になることが抑制される。よって、実施の形態１に係る半導体装置によれば、電流センス領域１０２を設けたこと起因する電界集中が抑制され、耐圧能力の向上に寄与できる。
上述したように、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃの下方に形成された保護層８ｃには、活性領域１０１から電流センス領域１０２へ向かう第１方向に分断された分断部１５が設けられており、それにより、活性領域１０１と電流センス領域１０２とが保護層８ｃを通して短絡することが防止される。ただし、保護層８ｃの分断部１５には、電界が集中しやすいため、耐圧能力をさらに向上させるために、分断部１５の幅を適切に設定することが好ましい。具体的には、保護層８ｃの分断部１５の幅は、ＭＯＳＦＥＴのゲート電極７ａが埋め込まれたトレンチ５ａ同士の間隔以下、且つ、電流センス素子のゲート電極７ｂが埋め込まれたトレンチ５ｂ同士の間隔以下であることが好ましい。すなわち、分断部１５の幅は、トレンチ５ａ同士あるいはトレンチ５ｂ同士の間に形成されるメサ状の半導体層の幅と同じか、それよりも小さいことが望ましい。
活性領域１０１において、トレンチ５ａ同士の間隔は保護層８ａ同士の間隔にほぼ等しく、電流センス領域１０２において、トレンチ５ｂ同士の間隔は保護層８ｂ同士の間隔にほぼ等しい。保護層８ａ同士の間隔はＭＯＳＦＥＴの耐圧能力に大きく影響し、その間隔が広いほど耐圧能力は低下する。保護層８ｂ同士の間隔は電流センス素子の耐圧能力に大きく影響し、その間隔が広いほど耐圧能力は低下する。
従って、分断部１５の幅を、トレンチ５ａ同士の間隔あるいはトレンチ５ｂ同士の間隔よりも広くすると、ＭＯＳＦＥＴおよび電流センス素子の耐圧能力が、分断部１５の影響を受けて低下するおそれがある。逆に言うと、分断部１５の幅を、トレンチ５ａ同士の間隔およびトレンチ５ｂ同士の間隔と同じか、それよりも小さくすることで、分断部１５における耐圧能力を活性領域１０１および電流センス領域１０２よりも高くすることができる。よって、電流センス領域１０２を設けたこと起因する耐圧能力の低下をさらに抑制することができる。
ここで、実施の形態１に係る半導体装置の製造方法を説明する。まず、第１導電型の半導体基板１の上に、半導体基板１よりも不純物濃度の低い第１導電型の半導体層２０をエピタキシャル成長により形成する。そして、フォトリソグラフィ技術で形成したマスクを用いた選択的なイオン注入により、半導体層２０の表層部に、第２導電型のベース領域３ａ，３ｂおよび第１導電型のソース領域４ａ，４ｂを形成する。このとき、ベース領域３ａ，３ｂおよびソース領域４ａ，４ｂが形成されずに残った半導体層２０の第１導電型の領域が、ドリフト層２となる。さらに、マスクを用いた選択的なエッチングにより、半導体層２０にトレンチ５ａ～５ｄを形成する。
その後、図２に示すように、保護層８ａ～８ｄの形成領域が開口されたレジストマスク９１を、トレンチ５ａ～５ｄが形成された半導体層２０上に形成し、当該レジストマスク９１を用いた選択的なイオン注入により、図３のように保護層８ａ～８ｄを形成する。このとき、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃの下方に形成される保護層８ｃが分断部１５を有するように、レジストマスク９１の一部はトレンチ５ｃ内に形成される。また、レジストマスク９１の他の一部は、外周領域１０３のトレンチ５ｄ内におけるガードリング１３の形成領域上に形成される。
レジストマスク９１を除去した後、マスクを用いた選択的なイオン注入により、トレンチ５ｄの下方に第２導電型のガードリング１３を形成する。続いて、トレンチ５ａ，５ｂ内にゲート絶縁膜６ａ，６ｂおよびゲート電極７ａ，７ｂを形成し、それらを覆うように層間絶縁膜９を形成する。そして、層間絶縁膜９に、ベース領域３ａ，３ｂおよびソース領域４ａ，４ｂに達するコンタクトホールを形成した後、層間絶縁膜９上にソース電極１０ａおよび電流センス電極１０ｂを形成する。さらに、半導体基板１の裏面にドレイン電極１１を形成することで、図１に示した構成の半導体装置が完成する。
実施の形態１に係る半導体装置の製造方法は、従来の半導体装置の製造方法に対し、活性領域１０１と電流センス領域１０２との境界部分にトレンチ５ｃが形成されるように、トレンチ５ａ～５ｄを形成する際のマスクの形状を変更し、さらに、トレンチ５ｃの下方に分断部１５を有する保護層８ｃが形成されるように、保護層８ａ～８ｄのパターンを規定するレジストマスク９１の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。よって、本実施の形態に係る半導体装置の製造方法によれば、製造コストの増加および耐圧能力の低下を伴うことなく、トレンチ型のスイッチング素子および電流センス素子を備える半導体装置を実現できる。
＜実施の形態２＞
図４は、実施の形態２に係る半導体装置の構成を示す断面図である。図４においては、図１に示したもの同様の要素には、それと同一の符号を付してある。
図４に示すように、実施の形態２に係る半導体装置では、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内において、保護層８ｃの分断部１５上に、半導体層２０の一部からなるメサ状の半導体層１６が立設されている。メサ状の半導体層１６の上層部には、ベース領域３ａ，３ｂと同様の第２導電型の領域が形成されていてもよい。以下、メサ状の半導体層１６を「メサ状半導体１６」と称す。その他の構成は図１と同様であるため、ここではそれらの説明は省略する。
ここで、実施の形態２に係る半導体装置の製造方法を説明する。まず、実施の形態１と同様に、第１導電型の半導体基板１の上に第１導電型の半導体層２０を形成し、選択的なイオン注入により、半導体層２０の表層部に、第２導電型のベース領域３ａ，３ｂおよび第１導電型のソース領域４ａ，４ｂを形成する。
続いて、図５のように、トレンチ５ａ～５ｄの形成領域が開口されたレジストマスク９２を半導体層２０上に形成する。このとき、メサ状半導体１６の形成領域上はレジストマスク９１で覆われる。そして、レジストマスク９２をマスクとして用いる選択的なエッチングにより、図６のように、半導体層２０にトレンチ５ａ～５ｄを形成する。このとき、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内に、メサ状半導体１６が形成される。
レジストマスク９２を除去した後、図７に示すように、保護層８ａ～８ｄの形成領域が開口されたレジストマスク９３を、トレンチ５ａ～５ｄが形成された半導体層２０上に形成する。レジストマスク９３の一部は、外周領域１０３のトレンチ５ｄ内におけるガードリング１３の形成領域上に形成される。そして、レジストマスク９３を用いた選択的なイオン注入により、図８のように保護層８ａ～８ｄを形成する。このとき、メサ状半導体１６の下方に保護層８ｃの分断部１５が形成される。よって、メサ状半導体１６の幅は、ＭＯＳＦＥＴのゲート電極７ａが埋め込まれたトレンチ５ａ同士の間隔以下、且つ、電流センス素子のゲート電極７ｂが埋め込まれたトレンチ５ｂ同士の間隔以下であることが好ましい。
その後、実施の形態１と同様に、トレンチ５ｄの下方に第２導電型のガードリング１３を形成する。続いて、トレンチ５ａ，５ｂ内にゲート絶縁膜６ａ，６ｂおよびゲート電極７ａ，７ｂを形成し、その上に層間絶縁膜９を形成する。そして、層間絶縁膜９に、ベース領域３ａ，３ｂおよびソース領域４ａ，４ｂに達するコンタクトホールを形成した後、層間絶縁膜９上にソース電極１０ａおよび電流センス電極１０ｂを形成する。さらに、半導体基板１の裏面にドレイン電極１１を形成することで、図４に示した構成の半導体装置が完成する。
実施の形態２に係る半導体装置の製造方法は、従来の半導体装置の製造方法に対し、活性領域１０１と電流センス領域１０２との境界部分にメサ状半導体１６を含むトレンチ５ｃが形成されるように、トレンチ５ａ～５ｄを形成する際のマスクとなるレジストマスク９２の形状を変更し、さらに、トレンチ５ｃの下方に保護層８ｃが形成されるように、保護層８ａ～８ｄのパターンを規定するレジストマスク９３の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。よって、本実施の形態に係る半導体装置の製造方法によれば、製造コストの増加および耐圧能力の低下を伴うことなく、トレンチ型のスイッチング素子および電流センス素子を備える半導体装置を実現できる。
また、図８と図４とを比較して分かるように、実施の形態２では、分断部１５の形成領域上にメサ状半導体１６が立設されているため、分断部１５の形成領域上に形成するレジストマスク９３の厚さは、実施の形態１で分断部１５の形成領域上に形成するレジストマスク９１の厚さよりも薄い。逆に言えば、実施の形態１で用いられるレジストマスク９１は、トレンチ５ｃの底に形成されるため、実施の形態２で用いられるレジストマスク９３よりも厚くなる。
一般に、フォトレジストは、その厚さが厚くなるほど加工制御性は低下する。そのため、実施の形態１のように厚いレジストマスク９１を用いて保護層８ｃの分断部１５の形状を規定すると、分断部１５の幅にばらつきが生じ、半導体装置の耐圧能力のばらつきや、活性領域１０１と電流センス領域１０２との分離不良が生じるおそれがある。また、分断部１５の幅は、ＭＯＳＦＥＴのゲート電極７ａが埋め込まれたトレンチ５ａ同士の間隔以下、且つ、電流センス素子のゲート電極７ｂが埋め込まれたトレンチ５ｂ同士の間隔以下であることが好ましいため、トレンチ５ｃの深さと分断部１５の幅との組み合わせによっては、分断部１５の形成領域上に設けるレジストマスク９１の縦横比が大きくなり、最悪の場合にはレジストマスク９１が倒伏することも考えられる。
それに対し、実施の形態２では、分断部１５の形状はメサ状半導体１６によって規定される。すなわち、メサ状半導体１６が、分断部１５を形成するためのイオン注入のマスクとしての役割を果たしている。メサ状半導体１６の幅の制御性は、フォトレジストの幅の制御性よりも高いため、実施の形態１よりも分断部１５の幅の制御性を向上させることができる。これにより、半導体装置の耐圧能力のばらつきや、活性領域１０１と電流センス領域１０２との分離不良を防止することができる。
上の説明では、トレンチ５ａ～５ｄを形成するためのエッチングのマスクとして、レジストマスク９２を用いたが、それに代えて、図９のように、酸化膜マスク９４を用いてもよい。この場合、図１０のように、トレンチ５ａ～５ｄは、酸化膜マスク９４をマスクとして用いる選択的なエッチングにより形成される。このとき、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内に、メサ状半導体１６が形成される。
その後、図１１に示すように、酸化膜マスク９４を残したまま、ガードリング１３の形成領域を覆うレジストマスク９５を、外周領域１０３のトレンチ５ｄ内に形成し、酸化膜マスク９４およびレジストマスク９５をマスクとして用いた選択的なイオン注入により、図１２のように保護層８ａ～８ｄを形成する。このとき、メサ状半導体１６の下方に保護層８ｃの分断部１５が形成される。
この方法によれば、トレンチ５ａ～５ｄを形成するエッチングのマスクとして用いた酸化膜マスク９４が、トレンチ５ａ～５ｄを形成するイオン注入のマスクとしても用いられるため、トレンチ５ａ～５ｄの底部に保護層８ａ～８ｄが自己整合的に形成される。よって、トレンチ５ａ～５ｄと保護層８ａ～８ｄとの位置合わせ精度を向上させることができる。
図９～図１２を用いて説明した半導体装置の製造方法は、従来の半導体装置の製造方法に対し、トレンチ５ａ～５ｄのパターンを規定する酸化膜マスク９４、および、保護層８ａ～８ｄのパターンを規定するレジストマスク９５の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。
＜実施の形態３＞
図１３は、実施の形態３に係る半導体装置の構成を示す断面図である。図１３においては、図１および図４に示したもの同様の要素には、それと同一の符号を付してある。
図１３に示すように、実施の形態３に係る半導体装置では、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内において、保護層８ｃの分断部１５およびその上のメサ状半導体１６が、活性領域１０１から電流センス領域１０２へ向かう第１方向に沿って複数設けられている。その他の構成は図４と同様であるため、ここではそれらの説明は省略する。
実施の形態２で説明したように、メサ状半導体１６は、フォトレジストに比べて加工制御性に優れている。しかし、活性領域１０１と電流センス領域１０２との境界の長さ（第１方向に直交する第２方向の長さ）が長い場合には、メサ状半導体１６も同様に長くなるため、トレンチ５ａ～５ｄを形成するエッチングの際にメサ状半導体１６の幅が部分的に狭く形成されてしまうことや、異物などの影響によりメサ状半導体１６が途切れてしまうことが懸念される。その場合、分断部１５の幅が部分的に狭くなったり、分断部１５が第２方向に途切れたりし、半導体装置の耐圧能力のばらつきや、活性領域１０１と電流センス領域１０２との分離不良を招く要因となる。
実施の形態３に係る半導体装置では、保護層８ｃの分断部１５およびその上のメサ状半導体１６が、活性領域１０１から電流センス領域１０２へ向かう第１方向に沿って複数設けられている。よって、例えば、複数の分断部１５のうちの一部に幅のばらつきや第２方向での途切れが生じたとしても、半導体装置の耐圧能力のばらつきや、活性領域１０１と電流センス領域１０２との分離不良を防止できる。
なお、メサ状半導体１６同士の間のトレンチには、図１３のように層間絶縁膜９が埋め込まれてもよいし、あるいは、ゲート絶縁膜６ａ，６ｂおよびゲート電極７ａ，７ｂと同じ絶縁膜および電極が埋め込まれてもよい。メサ状半導体１６同士の間のトレンチに絶縁膜および電極を埋め込む場合、当該電極は、ゲート電極７ａ，７ｂから絶縁されて、浮遊電位とすることが望ましい。また、その場合、メサ状半導体１６にはベース領域３ａ，３ｂと同じ第２導電型の領域を設け、ソース領域４ａ，４ｂのような第１導電型の領域は設けないことが望ましい。これは、メサ状半導体１６にＭＯＳＦＥＴが形成されて、意図しない動作を引き起こすことを防ぐためである。
実施の形態３に係る半導体装置の製造方法は、実施の形態２の半導体装置の製造方法に対し、トレンチ５ａ～５ｄのパターンを規定するレジストマスク９２（または酸化膜マスク９４）、および、保護層８ａ～８ｄのパターンを規定するレジストマスク９３（またはレジストマスク９５）の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。
なお、実施の形態３では、保護層８ｃの分断部１５およびメサ状半導体１６が第１方向に沿って複数設けられた構成を示したが、例えば実施の形態１のように分断部１５上にメサ状半導体１６を設けない構成において、分断部１５を第１方向に複数も受けてもよい。その場合も、分断部１５の幅のばらつきや第２方向での途切れが生じたときに、半導体装置の耐圧能力のばらつきや、活性領域１０１と電流センス領域１０２との分離不良が防止される効果は得られる。
＜実施の形態４＞
図１４は、実施の形態４に係る半導体装置の構成を示す断面図である。図１４においては、図１および図４に示したもの同様の要素には、それと同一の符号を付してある。
図１４に示すように、実施の形態４に係る半導体装置では、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内において、保護層８ｃの分断部１５およびその上のメサ状半導体１６が、活性領域１０１から電流センス領域１０２へ向かう第１方向に沿って複数設けられており、且つ、それらは活性領域１０１と電流センス領域１０２との間で等間隔に並べられている。その他の構成は図４と同様であるため、ここではそれらの説明は省略する。
メサ状半導体１６はトレンチ５ｃの深さと等しい高さを有するため、実施の形態２（図４）のようにメサ状半導体１６の数が１つの場合や、実施の形態３（図１３）のように複数のメサ状半導体１６の間隔が広い場合には、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ上に形成された層間絶縁膜９などの表面に、メサ状半導体１６の高さと同程度の段差が形成される。
それに対し、実施の形態４の半導体装置では、図１４のように、トレンチ５ｃの活性領域１０１側の端部から電流センス領域１０２側の端部にわたって、複数のメサ状半導体１６が一様に設けられ、メサ状半導体１６同士の間隔は狭くなっている。ここでは、メサ状半導体１６同士の間隔を、活性領域１０１のトレンチ５ａの幅および電流センス領域１０２のトレンチ５ｂの幅と同等である。その結果、トレンチ５ｃ上に形成された層間絶縁膜９の表面は平坦になる。
例えば、半導体装置に外部電極を実装して筐体内に封止してモジュール化する際、筐体内にゲルなどの柔らかい絶縁材料を充填するのであれば問題ない。しかし、樹脂などの硬い絶縁材料を充填する場合は、半導体装置の表面の平坦性が悪い部分に応力が集中するため、半導体装置の表面の段差はクラックの原因となる。本実施の形態の半導体装置は表面の平坦性が高いため、応力の集中を抑制することができ、半導体装置をモジュール化する際の不良率を低減することができる。
実施の形態４に係る半導体装置の製造方法は、実施の形態２の半導体装置の製造方法に対し、トレンチ５ａ～５ｄのパターンを規定するレジストマスク９２（または酸化膜マスク９４）、および、保護層８ａ～８ｄのパターンを規定するレジストマスク９３（またはレジストマスク９５）の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。
＜実施の形態５＞
図１５～図１７は、実施の形態５に係る半導体装置の構成を示す図である。図１５は当該半導体装置の平面図であり、図１６は図１５のＡ１－Ａ２線に沿った断面図、図１７は図１５のＢ１－Ｂ２線に沿った断面図である。これらの図においては、図１および図４に示したもの同様の要素には、それと同一の符号を付してある。なお、図１５には、半導体層２０の上面の構成が示されており、半導体層２０の上に形成された層間絶縁膜９、ソース電極１０ａおよび電流センス電極１０ｂなどの図示は省略されている。
実施の形態５に係る半導体装置では、図１５～図１７に示すように、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃ内に、メサ状半導体１６が、活性領域１０１から電流センス領域１０２へ向かう第１方向に直交する第２方向に複数並べて形成されている。また、メサ状半導体１６のそれぞれは、トレンチ５ｃの活性領域１０１側の端部付近から電流センス領域１０２側の端部付近にわたって連続的に形成されている。つまり、メサ状半導体１６の第１方向の長さは、トレンチ５ｃの幅よりも短いが、トレンチ５ｃの幅に近い長さである。
メサ状半導体１６の第１方向の長さは、第２方向の長さよりも長く、メサ状半導体１６は、第２方向に、ＭＯＳＦＥＴのセルの間隔と同じ間隔で設けられている。すなわち、メサ状半導体１６の第２方向の長さは、活性領域１０１のトレンチ５ａの間隔と等しく、メサ状半導体１６の第２方向の間隔は、活性領域１０１のトレンチ５ａの幅と等しい。
また、図１５および図１７に示すように、活性領域１０１と電流センス領域１０２との境界部分のトレンチ５ｃの下方に設けられる保護層８ｃの分断部１５は、保護層８ｃを第１方向に分断するように、メサ状半導体１６の下だけでなく、メサ状半導体１６同士の間の領域にも形成されている。その他の構成は図４と同様であるため、ここではそれらの説明は省略する。
実施の形態５に係る半導体装置によれば、メサ状半導体１６がトレンチ５ｃの活性領域１０１側の端部付近から電流センス領域１０２側の端部付近にわたって連続的に形成されており、メサ状半導体１６の第２方向の間隔は活性領域１０１のトレンチ５ａの幅と同程度に狭いため、トレンチ５ｃ上に形成される層間絶縁膜９の表面を平坦にでき、実施の形態４と同様の効果が得られる。
実施の形態４に係る半導体装置の製造方法は、実施の形態２の半導体装置の製造方法に対し、トレンチ５ａ～５ｄのパターンを規定するレジストマスク９２、および、保護層８ａ～８ｄのパターンを規定するレジストマスク９３の形状を変更することで得られる。つまり、従来の半導体装置の製造方法に対し、マスクの枚数や製造工数の増加は必要ない。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 半導体基板、２０ 半導体層、２ ドリフト層、３ａ，３ｂ ベース領域、４ａ，４ｂ ソース領域、５ａ～５ｄ トレンチ、６ａ，６ｂ ゲート絶縁膜、７ａ，７ ゲート電極、８ａ～８ｄ 保護層、９ 層間絶縁膜、１０ａ ソース電極、１０ｂ 電流センス電極、１１ ドレイン電極、１３ ガードリング、１５ 分断部、１６ メサ状半導体、９１，９２，９３，９５ レジストマスク、９４ 酸化膜マスク、１０１ 活性領域、１０２ 電流センス領域、１０３ 外周領域。

Claims (9)

  1. 第１導電型のドリフト層が形成された半導体層と、
    前記ドリフト層に達するように前記半導体層に形成された第１のトレンチ内にゲート電極が埋め込まれたトレンチ型のスイッチング素子と、
    前記ドリフト層に達するように前記半導体層に形成された第２のトレンチ内にゲート電極が埋め込まれたトレンチ型の電流センス素子と、
    前記スイッチング素子が形成された活性領域と前記電流センス素子が形成された電流センス領域との境界部分の前記半導体層に形成され、前記ドリフト層に達する第３のトレンチと、
    前記ドリフト層における前記第１のトレンチの下方に形成された第２導電型の第１の保護層と、
    前記ドリフト層における前記第２のトレンチの下方に形成された第２導電型の第２の保護層と、
    前記ドリフト層における前記第３のトレンチの下方に形成された第２導電型の第３の保護層と、
    を備え、
    前記第３の保護層は、前記活性領域から前記電流センス領域へ向かう第１方向に分断された分断部を有しており、
    前記第３のトレンチ内において、前記第３の保護層の前記分断部の上に、メサ状の前記半導体層が形成されている、
    半導体装置。
  2. 前記第３の保護層の前記分断部の幅は、前記第１のトレンチの間隔および前記第２のトレンチの間隔以下である、
    請求項１に記載の半導体装置。
  3. 前記第３の保護層の前記分断部は、前記第１方向に沿って複数設けられている、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第３の保護層の前記分断部および前記メサ状の前記半導体層は、前記第１方向に沿って複数設けられている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第３の保護層の前記分断部および前記メサ状の前記半導体層は、前記第１方向に沿って等間隔で設けられている、
    請求項４に記載の半導体装置。
  6. 第１導電型のドリフト層が形成された半導体層と、
    前記ドリフト層に達するように前記半導体層に形成された第１のトレンチ内にゲート電極が埋め込まれたトレンチ型のスイッチング素子と、
    前記ドリフト層に達するように前記半導体層に形成された第２のトレンチ内にゲート電極が埋め込まれたトレンチ型の電流センス素子と、
    前記スイッチング素子が形成された活性領域と前記電流センス素子が形成された電流センス領域との境界部分の前記半導体層に形成され、前記ドリフト層に達する第３のトレンチと、
    前記ドリフト層における前記第１のトレンチの下方に形成された第２導電型の第１の保護層と、
    前記ドリフト層における前記第２のトレンチの下方に形成された第２導電型の第２の保護層と、
    前記ドリフト層における前記第３のトレンチの下方に形成された第２導電型の第３の保護層と、
    を備え、
    前記第３の保護層は、前記活性領域から前記電流センス領域へ向かう第１方向に分断された分断部を有しており、
    前記第３のトレンチ内に、メサ状の前記半導体層が、前記第１方向に直交する第２方向に複数並べて形成されている、
    半導体装置。
  7. 前記メサ状の前記半導体層の前記第１方向の長さは、前記第２方向の長さよりも長い、
    請求項６に記載の半導体装置。
  8. 前記メサ状の前記半導体層は、前記第２方向に、前記スイッチング素子のセルの間隔と同じ間隔で設けられている、
    請求項７に記載の半導体装置。
  9. 前記活性領域および前記電流センス領域の周囲に設けられた外周領域の前記半導体層に形成され、前記ドリフト層に達する第４のトレンチと、
    前記ドリフト層における前記第４のトレンチの下方に形成された第２導電型の第４の保護層と、
    をさらに備える、
    請求項１から請求項８のいずれか一項に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410990B1 (en) * 2020-08-25 2022-08-09 Semiq Incorporated Silicon carbide MOSFET with optional asymmetric gate clamp
WO2022249397A1 (ja) * 2021-05-27 2022-12-01 三菱電機株式会社 半導体装置及び電力変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082220A (ja) 2009-10-02 2011-04-21 Toyota Motor Corp 半導体装置
JP2014150126A (ja) 2013-01-31 2014-08-21 Denso Corp 炭化珪素半導体装置
WO2015015808A1 (ja) 2013-08-01 2015-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018121020A (ja) 2017-01-27 2018-08-02 株式会社デンソー 炭化珪素半導体装置
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5633135B2 (ja) 2009-10-15 2014-12-03 トヨタ自動車株式会社 半導体装置
JP2016063107A (ja) 2014-09-19 2016-04-25 トヨタ自動車株式会社 半導体装置
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6835241B2 (ja) 2017-10-05 2021-02-24 富士電機株式会社 半導体装置
JP7073695B2 (ja) * 2017-12-06 2022-05-24 株式会社デンソー 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082220A (ja) 2009-10-02 2011-04-21 Toyota Motor Corp 半導体装置
JP2014150126A (ja) 2013-01-31 2014-08-21 Denso Corp 炭化珪素半導体装置
WO2015015808A1 (ja) 2013-08-01 2015-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018121020A (ja) 2017-01-27 2018-08-02 株式会社デンソー 炭化珪素半導体装置
JP2019106507A (ja) 2017-12-14 2019-06-27 富士電機株式会社 炭化シリコン半導体装置及びその製造方法

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