JP2016063107A - 半導体装置 - Google Patents

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Hideshi Takatani
秀史 高谷
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Jun Saito
順 斎藤
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Sachiko Aoi
佐智子 青井
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Yukihiko Watanabe
行彦 渡辺
真一朗 宮原
Shinichiro Miyahara
真一朗 宮原
水野　祥司
Shoji Mizuno
祥司 水野
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Abstract

【課題】メインセル領域とセンスセル領域との間の分離領域において高い耐圧特性を有する半導体装置を提供する。【解決手段】 半導体基板がメインセル領域とセンスセル領域を有し、半導体基板の上面にメイン第２半導体領域をセンス第２半導体領域から分離している分離トレンチが形成されており、前記第３半導体領域によって前記メイン第２半導体領域及び前記センス第２半導体領域から分離されている第２導電型の分離第４半導体領域をさらに有する半導体装置。【選択図】図４

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献１には、ＭＯＳＦＥＴを有する半導体装置が開示されている。この半導体装置には、複数のゲートトレンチが形成されており、トレンチ内にゲート絶縁膜及びゲート電極が形成されている。ＭＯＳＦＥＴがターンオフすると、ドリフト領域内に空乏層が広がる。ドリフト領域内に空乏層が広がることで、半導体装置の耐圧が確保される。
特開２０１３−１９１７３４号公報
主電流が流れるメインセル領域と、メインセル領域に比べて低い電流が流れるセンスセル領域を設ける場合がある。センスセル領域に流れる電流とメインセル領域に流れる電流の比率は、高い相関を有する。したがって、センスセル領域に流れる電流を検出することで、メインセル領域に流れる電流を測定することができる。このような半導体装置では、メインセル領域とセンスセル領域とを分離する分離領域の耐圧が問題となる。したがって、本明細書では、メインセル領域とセンスセル領域との間の分離領域において高い耐圧特性を有する半導体装置を提供する。
本明細書が開示する半導体装置は、半導体基板と、半導体基板の上面に形成されているメイン上部電極と、半導体基板の上面に形成されているセンス上部電極と、半導体基板の下面に形成されている下部電極を有する。前記半導体基板が、メインセル領域とセンスセル領域を有する。前記メインセル領域内の前記上面に、前記メインセル領域から前記センスセル領域に向かう第１方向に沿って伸びるメイントレンチが形成されている。前記メイントレンチ内に、メインゲート絶縁層と、前記メインゲート絶縁層によって前記半導体基板から絶縁されているメインゲート電極が配置されている。前記メインセル領域が、前記メイン上部電極に接しており、前記メインゲート絶縁層に接している第１導電型のメイン第１半導体領域と、前記メイン第１半導体領域の下側で前記メインゲート絶縁層に接している第２導電型のメイン第２半導体領域を有している。前記センスセル領域内の前記上面に、前記第１方向に沿って伸びるセンストレンチが形成されている。前記センストレンチ内に、センスゲート絶縁層と、前記センスゲート絶縁層によって前記半導体基板から絶縁されているセンスゲート電極が配置されている。前記センスセル領域が、前記センス上部電極に接しており、前記センスゲート絶縁層に接している第１導電型のセンス第１半導体領域と、前記センス第１半導体領域の下側で前記センスゲート絶縁層に接している第２導電型のセンス第２半導体領域を有している。前記上面に、前記第１方向とは異なる第２方向に沿って伸びており、前記メイン第２半導体領域を前記センス第２半導体領域から分離している分離トレンチが形成されている。前記分離トレンチ内に、前記メイン第２半導体領域と前記センス第２半導体領域に接している分離絶縁層が配置されている。前記半導体基板が、第３半導体領域と、第４半導体領域をさらに有する。第３半導体領域は、前記メインセル領域と前記センスセル領域に跨って配置されており、前記メイン第２半導体領域の下側で前記メインゲート絶縁層に接しており、前記センス第２半導体領域の下側で前記センスゲート絶縁層に接しており、前記メイン第２半導体領域の下側で前記分離絶縁層に接しており、前記センス第２半導体領域の下側で前記分離絶縁層に接している第１導電型の領域である。分離第４半導体領域は、前記分離絶縁層の下端部に接しており、前記第３半導体領域によって前記メイン第２半導体領域及び前記センス第２半導体領域から分離されている第２導電型の領域である。
この半導体装置では、メインセル領域及びセンスセル領域内の素子がオフすると、メイン第２半導体領域及びセンス第２半導体領域から第３半導体領域内に空乏層が伸展する。さらに、この半導体装置では、分離トレンチの下端に形成されている分離第４半導体領域からその周囲の第３半導体領域に空乏層が伸展する。分離第４半導体領域によって、分離トレンチの近傍での空乏層の伸展が促進される。このため、分離トレンチの近傍でも高い耐圧特性が実現される。
半導体装置１０の縦断面図（図３のＩ−Ｉ線における縦断面図）。 半導体装置１０の縦断面図（図３のＩＩ−ＩＩ線における縦断面図）。 半導体装置１０の上面図。 半導体装置１０の縦断面図（図３のＩＶ−ＩＶ線における縦断面図）。 実施例２の半導体装置の上面図。 実施例３の半導体装置の上面図。
図１、２に示すように、実施例１に係る半導体装置１０は、半導体基板１２と、半導体基板１２の上面及び下面に形成された電極、絶縁層等を有している。図３は、半導体装置１０の上面図を示している。但し、図３では、半導体基板１２上の電極、絶縁層の図示を省略している。また、図３では、図の見易さのため、トレンチを斜線ハッチングで示し、ソース領域をドットハッチングで示している。図３に示すように、半導体基板１２の上面１２ａを平面視したときに、半導体基板１２は、センスセル領域２０と、メインセル領域５０に区画されている。メインセル領域５０は、ＭＯＳＦＥＴの構造（より詳細には、ソース領域、ボディ領域及びゲート電極）が形成されている領域である。センスセル領域２０は、ＭＯＳＦＥＴ構造（より詳細には、ソース領域、ボディ領域及びゲート電極）が形成されている領域であり、メインセル領域５０よりも小さい面積を有する領域である。センスセル領域２０とメインセル領域５０は、センスセル領域２０の周囲を囲むように伸びる分離トレンチ７０によって区画されている。以下では、半導体基板１２の上面１２ａに平行な一方向をＸ方向（図３の左右方向）といい、半導体基板１２の上面１２ａに平行であり、Ｘ方向に直交する方向をＹ方向（図３の上下方向）といい、半導体基板１２の厚み方向をＺ方向という。
半導体基板１２は、４Ｈ型のＳｉＣにより構成されている。半導体基板１２の厚み方向（すなわち、Ｚ方向）は、六方晶のｃ軸と平行である。したがって、半導体基板１２の上面１２ａ及び下面１２ｂと平行な平面（すなわち、Ｘ方向及びＹ方向と平行な平面）は、六方晶のｃ面（ａ１軸、ａ２軸及びａ３軸と平行な平面）と平行である。
図１、２に示すように、半導体基板１２の上面１２ａには、センスソース電極８０、メインソース電極８２が形成されている。センスソース電極８０は、センスセル領域２０内に形成されている。センスソース電極８０は、センスセル領域２０内の上面１２ａの略全域を覆っている。メインソース電極８２は、メインセル領域５０内に形成されている。メインソース電極８２は、メインセル領域５０内の上面１２ａの略全域を覆っている。分離トレンチ７０上において、センスソース電極８０は、メインソース電極８２から分離されている。半導体基板１２の下面１２ｂには、ドレイン電極８４が形成されている。ドレイン電極８４は、半導体基板１２の下面１２ｂの略全域を覆っている。図示していないが、センスソース電極８０の上部には、ボンディング用のパッドが形成されている。但し、センスソース電極８０に対するパッドを別の場所に形成し、センスソース電極８０を引出線によってパッドに接続してもよい。
センスセル領域２０内の半導体基板１２の上面１２ａには、複数のトレンチ３４が形成されている。図３に示すように、各トレンチ３４は、半導体基板１２の上面１２ａを平面視したときに、Ｙ方向に沿って互いに平行に伸びている。図１に示すように、各トレンチ３４内には、ボトム絶縁層３４ａと、ゲート絶縁膜３４ｂと、ゲート電極３４ｃが形成されている。ボトム絶縁層３４ａは、トレンチ３４の底部に形成された厚い絶縁層である。ボトム絶縁層３４ａの上側のトレンチ３４の側面は、ゲート絶縁膜３４ｂによって覆われている。ボトム絶縁層３４ａの上側のトレンチ３４内には、ゲート電極３４ｃが形成されている。ゲート電極３４ｃは、ゲート絶縁膜３４ｂ及びボトム絶縁層３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｃの上面は、層間絶縁膜３４ｄによって覆われている。ゲート電極３４ｃは、層間絶縁膜３４ｄによってセンスソース電極８０から絶縁されている。
センスセル領域２０内には、ソース領域２２、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、底部領域３２が形成されている。
ソース領域２２は、センスセル領域２０内に複数個形成されている。ソース領域２２は、ｎ型領域である。ソース領域２２は、半導体基板１２の上面１２ａに露出する範囲に形成されている。ソース領域２２は、センスソース電極８０に対して、オーミック接続により接続されている。ソース領域２２は、ゲート絶縁膜３４ｂに接している。
ボディ領域２６は、ソース領域２２の側方及び下側に形成されており、ソース領域２２に接している。ボディ領域２６は、ｐ型領域である。ボディ領域２６は、ソース領域２２が形成されていない位置において半導体基板１２の上面１２ａに露出している。ボディ領域２６は、センスソース電極８０に対して、オーミック接続により接続されている。ボディ領域２６は、ソース領域２２の下側でゲート絶縁膜３４ｂに接している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６に接しており、ボディ領域２６によってソース領域２２から分離されている。ドリフト領域２８は、ボディ領域２６の下側でゲート絶縁膜３４ｂに接している。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６から分離されている。ドレイン領域３０は、半導体基板１２の下面１２ｂに露出する範囲に形成されている。ドレイン領域３０は、ドレイン電極８４に対してオーミック接続により接続されている。
底部領域３２は、ｐ型領域である。底部領域３２は、各トレンチ３４の底面（すなわち、ボトム絶縁層３４ａの下端）に接する範囲に形成されている。半導体基板１２の上面１２ａを図３に示すように平面視したときに、底部領域３２はトレンチ３４に沿って伸びている。図１に示すように、底部領域３２の周囲は、ドリフト領域２８に囲まれている。各底部領域３２は、ドリフト領域２８によって、互いに分離されている。また、各底部領域３２は、ドリフト領域２８によって、ボディ領域２６から分離されている。
図１、２に示すように、メインセル領域５０内の半導体基板１２の上面１２ａには、複数のトレンチ６４が形成されている。図３に示すように、各トレンチ６４は、半導体基板１２の上面１２ａを平面視したときに、Ｙ方向に沿って互いに平行に伸びている。図１、２に示すように、各トレンチ６４内には、各トレンチ３４内と同様にして、ボトム絶縁層６４ａと、ゲート絶縁膜６４ｂと、ゲート電極６４ｃが形成されている。すなわち、ボトム絶縁層６４ａは、トレンチ６４の底部に形成された厚い絶縁層である。ボトム絶縁層６４ａの上側のトレンチ６４の側面は、ゲート絶縁膜６４ｂによって覆われている。ボトム絶縁層６４ａの上側のトレンチ６４内には、ゲート電極６４ｃが形成されている。ゲート電極６４ｃは、ゲート絶縁膜６４ｂ及びボトム絶縁層６４ａによって、半導体基板１２から絶縁されている。ゲート電極６４ｃの上面は、層間絶縁膜６４ｄによって覆われている。ゲート電極６４ｃは、層間絶縁膜６４ｄによってメインソース電極８２から絶縁されている。
図３に示すように、センスセル領域２０に対してＹ方向に隣接する位置のトレンチ６４は、センスセル領域２０内のトレンチ３４と繋がっている。すなわち、トレンチ３４とトレンチ６４が繋がって、直線状のトレンチが形成されている。
図１、２に示すように、メインセル領域５０内には、ソース領域５２、ボディ領域５６、ドリフト領域２８、ドレイン領域３０、底部領域６２が形成されている。
ソース領域５２は、メインセル領域５０内に複数個形成されている。メインセル領域５０内のソース領域５２は、センスセル領域２０内のソース領域２２と略同様に形成されている。すなわち、ソース領域５２は、ｎ型領域である。ソース領域５２は、半導体基板１２の上面１２ａに露出する範囲に形成されている。ソース領域５２は、メインソース電極８２に対して、オーミック接続により接続されている。ソース領域５２は、ゲート絶縁膜６４ｂに接している。
メインセル領域５０内のボディ領域５６は、センスセル領域２０内のボディ領域２６と略同様に形成されている。すなわち、ボディ領域５６は、ソース領域５２の側方及び下側に形成されており、ソース領域５２に接している。ボディ領域５６は、ｐ型領域である。ボディ領域５６は、ソース領域５２が形成されていない位置において半導体基板１２の上面１２ａに露出している。ボディ領域５６は、メインソース電極８２に対して、オーミック接続により接続されている。ボディ領域５６は、ソース領域５２の下側でゲート絶縁膜６４ｂに接している。
上述したドリフト領域２８は、メインセル領域５０内にも形成されている。すなわち、ドリフト領域２８は、センスセル領域２０とメインセル領域５０に跨って形成されている。ドリフト領域２８のｎ型不純物濃度は、ソース領域５２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域５６の下側に形成されている。ドリフト領域２８は、ボディ領域５６に接しており、ボディ領域５６によってソース領域５２から分離されている。ドリフト領域２８は、ボディ領域５６の下側でゲート絶縁膜６４ｂに接している。
上述したドレイン領域３０は、メインセル領域５０内にも形成されている。すなわち、ドレイン領域３０は、センスセル領域２０とメインセル領域５０に跨って形成されている。メインセル領域５０内でも、ドレイン領域３０はドレイン電極８４に接続されている。
メインセル領域５０内の底部領域６２は、ｐ型領域である。底部領域６２は、センスセル領域２０内の底部領域３２と略同様に形成されている。すなわち、底部領域６２は、各トレンチ６４の底面（すなわち、ボトム絶縁層６４ａの下端）に接する範囲に形成されている。半導体基板１２の上面１２ａを図３に示すように平面視したときに、底部領域６２はトレンチ６４に沿って伸びている。図１、２に示すように、底部領域６２の周囲は、ドリフト領域２８に囲まれている。各底部領域６２は、ドリフト領域２８によって、互いに分離されている。また、各底部領域６２は、ドリフト領域２８によって、ボディ領域５６から分離されている。
図３に示すように、分離トレンチ７０は、センスセル領域２０の周囲を囲む環状の矩形状に形成されている。分離トレンチ７０は、Ｘ方向に沿って伸びる第１分離トレンチ７０ａと、Ｙ方向に沿って伸びる第２分離トレンチ７０ｂを有している。
図１、２、４に示すように、分離トレンチ７０内には、各トレンチ３４内と同様にして、ボトム絶縁層７４ａと、ゲート絶縁膜７４ｂと、ゲート電極７４ｃが形成されている。すなわち、ボトム絶縁層７４ａは、分離トレンチ７０の底部に形成された厚い絶縁層である。ボトム絶縁層７４ａの上側の分離トレンチ７０の側面は、ゲート絶縁膜７４ｂによって覆われている。ボトム絶縁層７４ａの上側の分離トレンチ７０内には、ゲート電極７４ｃが形成されている。ゲート電極７４ｃは、ゲート絶縁膜７４ｂ及びボトム絶縁層７４ａによって、半導体基板１２から絶縁されている。ゲート電極７４ｃの上面は、層間絶縁膜７４ｄによって覆われている。
図３に示すように、第１分離トレンチ７０ａは、Ｙ方向に隣接するセンスセル領域２０とメインセル領域５０との間を区画している。第１分離トレンチ７０ａは、トレンチ３４とトレンチ６４により形成された直線状のトレンチと交差している。すなわち、第１分離トレンチ７０ａは、トレンチ３４及びトレンチ６４と繋がっている。第２分離トレンチ７０ｂは、Ｘ方向に隣接するセンスセル領域２０とメインセル領域５０との間を区画している。なお、各トレンチ３４、６４及び７０ｂのＸ方向における間隔は略等しい。第２分離トレンチ７０ｂは、対応するトレンチ６４と繋がっている。分離トレンチ７０とトレンチ３４とトレンチ６４の接続部では、ボトム絶縁層３４ａ、６４ａ、７４ａが互いに繋がっており、ゲート電極３４ｃ、６４ｃ、７４ｃが互いに繋がっており、層間絶縁膜３４ｄ、６４ｄ、７４ｄが互いに繋がっている。また、ゲート絶縁膜３４ｂ、６４ｂ、７４ｂは、ゲート電極３４ｃ、６４ｃ、７４ｃを半導体基板１２から絶縁するように、トレンチ３４、６４、７０の内面を覆っている。
図１、２、４に示すように、分離トレンチ７０のセンスセル領域２０側のゲート絶縁膜７４ｂは、センスセル領域２０内のボディ領域２６に接している。分離トレンチ７０のメインセル領域５０側のゲート絶縁膜７４ｂは、メインセル領域５０内のボディ領域５６に接している。すなわち、分離トレンチ７０は、ボディ領域２６をボディ領域５６から分離している。ドリフト領域２８は、ボディ領域２６、５６の下側で、分離トレンチ７０のゲート絶縁膜７４ｂに接している。また、分離トレンチ７０に隣接する位置には、ソース領域は形成されていない。
分離トレンチ７０の底面（すなわち、ボトム絶縁層７４ａの下端）に接する範囲には、底部領域７２が形成されている。底部領域７２は、ｐ型領域である。半導体基板１２の上面１２ａを図３に示すように平面視したときに、底部領域７２は分離トレンチ７０に沿って伸びている。図１、２、４に示すように、底部領域７２の周囲は、ドリフト領域２８に囲まれている。底部領域７２は、ドリフト領域２８によって、他の底部領域３２、６２から分離されている。また、各底部領域７２は、ドリフト領域２８によって、ボディ領域２６、５６から分離されている。分離トレンチ７０とトレンチ３４とトレンチ６４の接続部では、底部領域３２、６２、７２が互いに繋がっている。
次に、半導体装置１０の動作について説明する。半導体装置１０を動作させる際には、ドレイン電極８４に、メインソース電極８２及びセンスソース電極８０よりも高い電位を印加する。さらに、ゲート電極３４ｃ、６４ｃに閾値以上の電位を印加すると、センスセル領域２０内のＭＯＳＦＥＴ及びメインセル領域５０内のＭＯＳＦＥＴがオンする。すなわち、センスセル領域２０内では、ゲート絶縁膜３４ｂに接する範囲のボディ領域２６にチャネルが形成される。これにより、センスソース電極８０から、ソース領域２２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。メインセル領域５０内では、ゲート絶縁膜６４ｂに接する範囲のボディ領域５６にチャネルが形成される。これにより、メインソース電極８２から、ソース領域５２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。ここで、分離トレンチ７０内のゲート絶縁膜７４ｂに接する位置には、ソース領域が形成されていない。このため、分離トレンチ７０の近傍では、センスセル領域２０内にも、メインセル領域５０内にも、電子が流れない。これによって、センスセル領域２０内のソース領域２２からメインセル領域５０内のドリフト領域２８に向かって電子が流れること、及び、メインセル領域５０内のソース領域５２からセンスセル領域２０内のドリフト領域２８に向かって電子が流れることが抑制される。すなわち、メインセル領域５０とセンスセル領域２０の間で電流が干渉することが抑制される。また、半導体装置１０では、深い分離トレンチ７０によってセンスセル領域２０とメインセル領域５０が区画されており、分離トレンチ７０によっても電流干渉が抑制される。このように電流干渉が抑制されることによって、メインセル領域５０とセンスセル領域２０の電流比率を安定させることができる。このため、センスセル領域２０に流れる電流を検出することで、メインセル領域５０に流れる電流を正確に測定することができる。
ゲート電極３４ｃ、６４ｃの電位を閾値未満の電位に低下させると、チャネルが消失し、センスセル領域２０内及びメインセル領域５０内のＭＯＳＦＥＴがオフする。すると、ボディ領域２６、５６とドリフト領域２８の境界部のｐｎ接合からドリフト領域２８内に空乏層が広がる。
センスセル領域２０内では、ボディ領域２６からドリフト領域２８内に伸びる空乏層が底部領域３２に到達する。すると、底部領域３２からドリフト領域２８内にも空乏層が広がる。これによって、２つの底部領域３２の間のドリフト領域２８が効果的に空乏化される。このため、センスセル領域２０内における電界集中が抑制される。
メインセル領域５０内では、ボディ領域５６からドリフト領域２８内に伸びる空乏層が底部領域６２に到達する。すると、底部領域６２からドリフト領域２８内にも空乏層が広がる。これによって、２つの底部領域６２の間のドリフト領域２８が効果的に空乏化される。このため、メインセル領域５０内における電界集中が抑制される。
図１に示す第２分離トレンチ７０ｂの近傍では、センスセル領域２０内のボディ領域２６からドリフト領域２８内に伸びる空乏層とメインセル領域５０内のボディ領域５６からドリフト領域２８内に伸びる空乏層が、第２分離トレンチ７０ｂの下端部の底部領域７２に到達する。すると、この底部領域７２からドリフト領域２８内にも空乏層が広がる。これによって、第２分離トレンチ７０ｂの下端部の底部領域７２とセンスセル領域２０内の底部領域３２の間のドリフト領域２８、及び、第２分離トレンチ７０ｂの下端部の底部領域７２とメインセル領域５０内の底部領域６２の間のドリフト領域２８が効果的に空乏化される。このため、第２分離トレンチ７０ｂ近傍における電界集中が抑制される。
図４に示す第１分離トレンチ７０ａの近傍では、センスセル領域２０内のボディ領域２６からドリフト領域２８内に伸びる空乏層とメインセル領域５０内のボディ領域５６からドリフト領域２８内に伸びる空乏層が、第１分離トレンチ７０ａの下端部の底部領域７２に到達する。すると、この底部領域７２からドリフト領域２８内にも空乏層が広がる。これによって、第１分離トレンチ７０ａの下端部の底部領域７２とセンスセル領域２０内の底部領域３２の間のドリフト領域２８、及び、第１分離トレンチ７０ａの下端部の底部領域７２とメインセル領域５０内の底部領域６２の間のドリフト領域２８が効果的に空乏化される。このため、第１分離トレンチ７０ａ近傍における電界集中が抑制される。
以上に説明したように、半導体装置１０では、センスセル領域２０内、メインセル領域５０内、及び、分離トレンチ７０の近傍において、電界集中が抑制される。これによって、半導体装置１０の高い耐圧特性が実現される。
上述したように、半導体装置１０では、センスセル領域２０とメインセル領域５０の境界に分離トレンチ７０と底部領域７２が形成されている。底部領域７２によって分離トレンチ７０の近傍における空乏層の伸展が促進されるため、分離トレンチ７０近傍における耐圧特性が向上させることができる。特に、分離トレンチ７０と底部領域７２が、センスセル領域２０の周囲を囲むように形成されているので、センスセル領域２０の周囲の全域で、境界部の耐圧特性を向上させることができる。特に、センスセル領域２０は面積が小さいので、その角部（すなわち、第１分離トレンチ７０ａと第２分離トレンチ７０ｂの接続部近傍）の曲率が小さく、角部近傍で電界が特に集中しやすい。上記の構造によれば、電界が集中しやすい角部でも、空乏層の進展を促進することができ、角部での電界集中を抑制できる。なお、上述したように、半導体基板１２は、その厚み方向（Ｚ方向）がｃ軸と一致するＳｉＣにより構成されている。ＳｉＣは、ｃ軸方向の絶縁破壊電界が、ａ軸方向（ｃ軸に直交する方向、すなわち、半導体基板１２の横方向）の絶縁破壊電界よりも高い。すなわち、半導体基板１２は、横方向（Ｘ方向及びＹ方向）の電界に対して弱い。しかしながら、半導体装置１０では、分離トレンチ７０の下端部の底部領域７２によって、分離トレンチ７０近傍において空乏層の横方向への伸展が促進される。これによって、横方向においても高い耐圧特性が実現されている。すなわち、底部領域７２を有する耐圧構造は、ＳｉＣ基板に対して特に有効である。
また、上述した分離トレンチ７０と底部領域７２による分離構造は、極めて狭いスペースで形成することができる。したがって、半導体装置１０の小型化が可能である。
なお、半導体装置１０では分離トレンチ７０及び底部領域７２がセンスセル領域２０の周囲を囲むように形成されていた。しかしながら、Ｘ方向における耐圧がそれほど問題とならない場合には、第１分離トレンチ７０ａを形成し、第２分離トレンチ７０ｂを形成しなくてもよい。第２分離トレンチ７０ｂに代えて、別の構造によりセンスセル領域２０とメインセル領域５０とを区画することができる。また、底部領域７２は、第１分離トレンチ７０ａの下端部にのみ形成してもよい。
また、上述した半導体装置１０では、センスセル領域２０内のトレンチ３４とメインセル領域５０内のトレンチ６４が直線状に繋がっており、センスセル領域２０とメインセル領域５０とでゲート電極３４ｃ、６４ｃが繋がっていた。これによって、センスセル領域２０とメインセル領域５０のゲート電圧を同時に制御することができる。また、トレンチ内でゲート電極３４ｃ、６４ｃが繋がっているので、半導体基板１２の上面１２ａ上にこれらを接続する配線を設ける必要がない。したがって、配線による耐圧低下等が生じない。
また、上述した半導体装置１０では、分離トレンチ７０に接する位置にソース領域が形成されていなかった。また、分離トレンチ７０の隣のトレンチ３４の分離トレンチ７０側の側面に接する位置、及び、分離トレンチ７０の隣のトレンチ６４の分離トレンチ７０側の側面に接する位置にも、ソース領域が形成されていなかった。このように、分離トレンチ７０の近傍にソース領域を形成しないことで、センスセル領域２０とメインセル領域５０の間での電流干渉を抑制することができる。但し、電流干渉がそれほど問題とならない場合には、これらの位置にソース領域を形成してもよい。
また、上述した半導体装置１０では、分離トレンチ７０内に、ゲート電極７４ｃが形成されていた。このように分離トレンチ７０内にゲート電極７４ｃを形成することで、底部領域７２からその周囲により空乏層が伸びやすくなる。また、このような構成によれば、分離トレンチ７０内の構造がトレンチ３４、６４内の構造と同じになる。このため、分離トレンチ７０内の構造をトレンチ３４、６４内の構造と同時に形成することができる。したがって、半導体装置１０を効率よく製造することが可能となる。但し、他の実施形態においては、分離トレンチ７０内に必ずしもゲート電極が形成されている必要はない。例えば、分離トレンチ７０の内部全体に絶縁層が充填されていてもよい。
また、上述した半導体装置１０では、センスセル領域２０及びメインセル領域５０内にＭＯＳＦＥＴが形成されていたが、これらの領域にＩＧＢＴが形成されていてもよい。上述したドレイン領域３０に代えて、ｐ型のコレクタ領域を形成することで、ＩＧＢＴを構成することができる。
また、上述した半導体装置１０において、ｐ型領域とｎ型領域が逆に配置されていてもよい。この場合、センスセル領域２０及びメインセル領域５０内のＭＯＳＦＥＴが、ｐチャネルＭＯＳＦＥＴになる。
図５は、実施例２の半導体装置の図１に対応する上面図を示している。実施例２の半導体装置は、分離トレンチ７０がトレンチ３４、６４から分離されている点で実施例１の半導体装置１０と異なる。実施例２の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。
図５に示すように、実施例２の半導体装置では、センスセル領域２０内のトレンチ３４がメインセル領域５０内のトレンチ６４から分離されている。すなわち、センスセル領域２０内のゲート電極３４ｃがメインセル領域５０内のゲート電極６４ｃから分離されている。分離トレンチ７０は、センスセル領域２０内のトレンチ３４とメインセル領域５０内のトレンチ６４の両方から分離されている。このような構成でも、上述した実施例１と同様にして、分離トレンチ７０の下端部の底部領域７２によって分離トレンチ７０近傍において空乏層の伸展を促進することができる。なお、図５の構成をさらに変更し、分離トレンチ７０が、トレンチ３４とトレンチ６４のいずれか一方と繋がっていてもよい。
図６は、実施例３の半導体装置の図１に対応する上面図を示している。実施例３の半導体装置は、上面側から見たときの第１分離トレンチ７０ａの配置が実施例１の半導体装置１０とは異なる。実施例３の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。
図６に示すように、実施例３の半導体装置では、第１分離トレンチ７０ａが、Ｙ方向に位置をシフトしながら伸びている。以下では、センスセル領域２０内のトレンチに挟まれた領域を、領域９１〜９５と呼ぶ。図５において右側から数えて奇数番目の領域９１、９３、９５内に形成されている第１分離トレンチ７０ａは、偶数番目の領域９２、９４内に形成されている第１分離トレンチ７０ａよりも図６における上側にシフトしている。したがって、奇数番目の領域９１、９３、９５内の第１分離トレンチ７０ａがＹ方向に伸びるトレンチ３４、６４と交差する位置が、偶数番目の領域９２、９４内の第１分離トレンチ７０ａがＹ方向に伸びるトレンチ３４、６４と交差する位置と一致しない。すなわち、第１分離トレンチ７０ａとトレンチ３４、６４との交点が、三差路状となっており、四差路状になっていない。このような構成によれば、トレンチ形成時において交点に加工不良が生じることを抑制することができる。例えば、エッチングによるトレンチの形成時に交点において局所的にトレンチが深くなる現象を抑制することができる。
上述した実施例に係る半導体装置と請求項に係る半導体装置との対応関係について説明する。実施例のトレンチ６４は請求項のメイントレンチの一例である。実施例のゲート絶縁膜６４ｂとボトム絶縁層６４ａは、請求項のメインゲート絶縁層の一例である。実施例のゲート電極６４ｃは、請求項のメインゲート電極の一例である。実施例のソース領域５２は、請求項のメイン第１半導体領域の一例である。実施例のボディ領域５６は、請求項のメイン第２半導体領域の一例である。実施例のトレンチ３４は、請求項のセンストレンチの一例である。実施例のゲート絶縁膜３４ｂ及びボトム絶縁層３４ａは、請求項のセンスゲート絶縁層の一例である。実施例のゲート電極３４ｃは、請求項のセンスゲート電極の一例である。実施例のソース領域２２は、請求項のセンス第１半導体領域の一例である。実施例のボディ領域２６は、請求項のセンス第２半導体領域の一例である。実施例の第１分離トレンチ７０ａは、請求項の分離トレンチの一例である。実施例の分離トレンチ７０は、請求項の環状トレンチの一例である。実施例のゲート絶縁膜７４ｂ及びボトム絶縁層７４ａは、請求項の分離絶縁層の一例である。実施例のドリフト領域２８及びドレイン領域３０は、請求項の第３半導体領域の一例である。実施例の底部領域６２は、請求項のメイン第４半導体領域の一例である。実施例の底部領域３２は、請求項のセンス第４半導体領域の一例である。実施例の底部領域７２は、請求項の分離第４半導体領域の一例である。実施例のＹ方向は、請求項１の第１方向の一例である。実施例のＸ方向は、請求項の第２方向の一例である。
上述した実施例の半導体装置の構成は以下のように表すことができる。
半導体基板が、メイン第４半導体領域と、センス第４半導体領域を有する。メイン第４半導体領域は、メインゲート絶縁層の下端部に接しており、第３半導体領域によってメイン第２半導体領域から分離されている第２導電型の領域である。センス第４半導体領域は、センスゲート絶縁層の下端部に接しており、第３半導体領域によってセンス第２半導体領域から分離されている第２導電型の領域である。
このような構成によれば、分離第４半導体領域、メイン第４半導体領域及びセンス第４半導体領域によって第３半導体領域内に効果的に空乏層を伸展させることができる。これにより、半導体装置の耐圧をより向上させることができる。
半導体基板の上面に、センスセル領域の周囲を一巡するように伸びる環状トレンチが形成されていてもよい。環状トレンチ内に、絶縁層が配置されていてもよい。環状トレンチの下端部に、環状トレンチに沿って伸びる第２導電型の環状領域が形成されていてもよい。分離トレンチが、環状トレンチの一部であり、分離絶縁層が、環状トレンチ内の絶縁層の一部であり、分離第４半導体領域が、環状領域の一部であってもよい。
このような構成によれば、センスセル領域の周囲の全域で電界集中を抑制することができる。
メイントレンチとセンストレンチと分離トレンチが互いに繋がっており、メインゲート電極とセンスゲート電極が互いに繋がっていてもよい。
このような構成によれば、メインゲート電極とセンスゲート電極を同時に制御することができる。
半導体基板が、厚み方向にｃ軸を有する六方晶の結晶構造を有するＳｉＣ基板であってもよい。
このような構成によれば、電界に弱い半導体基板の横方向において耐圧特性を向上させることができる。
分離絶縁層に隣接する位置に、半導体基板の上面に露出する第１導電型の半導体領域が形成されていなくもてよい。
このような構成によれば、センスセル領域とメインセル領域の間での電流干渉を抑制することができる。
分離トレンチ内に、分離絶縁層によって半導体基板から絶縁されている電極が配置されていてもよい。
このような構成によれば、分離第４半導体領域からの空乏層の伸びを促進することができる。
半導体装置は、メイントレンチとセンストレンチを複数個有していてもよい。各メイントレンチと各センストレンチが互いに繋がって直線状のトレンチを形成しており、分離トレンチが、直線状のトレンチの各々と繋がっており、直線状のトレンチが、第１トレンチと、第１トレンチに隣接する第２トレンチと、第２トレンチに隣接する第３トレンチを有しており、第１トレンチと第２トレンチとに繋がる分離トレンチの第２トレンチに対する接続部の位置が、第２トレンチと第３トレンチに繋がる分離トレンチの第２トレンチに対する接続部の位置と異なっていてもよい。
このような構成によれば、トレンチの接続部における加工不良の発生を抑制することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：半導体装置
１２：半導体基板
２０：センスセル領域
２２、５２：ソース領域
２６、５６：ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２、６２、７２：底部領域
３４、６４、７４：トレンチ
３４ａ、６４ａ、７４ａ：ボトム絶縁層
３４ｂ、６４ｂ、７４ｂ：ゲート絶縁膜
３４ｃ、６４ｃ、７４ｃ：ゲート電極
３４ｄ、６４ｄ、７４ｄ：層間絶縁膜
５０：メインセル領域
７０：分離トレンチ
８０：センスソース電極
８２：メインソース電極
８４：ドレイン電極

Claims (8)

  1. 半導体基板と、半導体基板の上面に形成されているメイン上部電極と、半導体基板の上面に形成されているセンス上部電極と、半導体基板の下面に形成されている下部電極を有する半導体装置であって、
    前記半導体基板が、メインセル領域とセンスセル領域を有し、
    前記メインセル領域内の前記上面に、前記メインセル領域から前記センスセル領域に向かう第１方向に沿って伸びるメイントレンチが形成されており、
    前記メイントレンチ内に、メインゲート絶縁層と、前記メインゲート絶縁層によって前記半導体基板から絶縁されているメインゲート電極が配置されており、
    前記メインセル領域が、
    前記メイン上部電極に接しており、前記メインゲート絶縁層に接している第１導電型のメイン第１半導体領域と、
    前記メイン第１半導体領域の下側で前記メインゲート絶縁層に接している第２導電型のメイン第２半導体領域、
    を有しており、
    前記センスセル領域内の前記上面に、前記第１方向に沿って伸びるセンストレンチが形成されており、
    前記センストレンチ内に、センスゲート絶縁層と、前記センスゲート絶縁層によって前記半導体基板から絶縁されているセンスゲート電極が配置されており、
    前記センスセル領域が、
    前記センス上部電極に接しており、前記センスゲート絶縁層に接している第１導電型のセンス第１半導体領域と、
    前記センス第１半導体領域の下側で前記センスゲート絶縁層に接している第２導電型のセンス第２半導体領域、
    を有しており、
    前記上面に、前記第１方向とは異なる第２方向に沿って伸びており、前記メイン第２半導体領域を前記センス第２半導体領域から分離している分離トレンチが形成されており、
    前記分離トレンチ内に、前記メイン第２半導体領域と前記センス第２半導体領域に接している分離絶縁層が配置されており、
    前記半導体基板が、
    前記メインセル領域と前記センスセル領域に跨って配置されており、前記メイン第２半導体領域の下側で前記メインゲート絶縁層に接しており、前記センス第２半導体領域の下側で前記センスゲート絶縁層に接しており、前記メイン第２半導体領域の下側で前記分離絶縁層に接しており、前記センス第２半導体領域の下側で前記分離絶縁層に接している第１導電型の第３半導体領域と、
    前記分離絶縁層の下端部に接しており、前記第３半導体領域によって前記メイン第２半導体領域及び前記センス第２半導体領域から分離されている第２導電型の分離第４半導体領域、
    をさらに有する、
    半導体装置。
  2. 前記半導体基板が、
    前記メインゲート絶縁層の下端部に接しており、前記第３半導体領域によって前記メイン第２半導体領域から分離されている第２導電型のメイン第４半導体領域と、
    前記センスゲート絶縁層の下端部に接しており、前記第３半導体領域によって前記センス第２半導体領域から分離されている第２導電型のセンス第４半導体領域、
    をさらに有する、
    請求項１の半導体装置。
  3. 前記上面に、前記センスセル領域の周囲を一巡するように伸びる環状トレンチが形成されており、
    前記環状トレンチ内に、絶縁層が配置されており、
    前記環状トレンチの下端部に、前記環状トレンチに沿って伸びる第２導電型の環状領域が形成されており、
    前記分離トレンチが、前記環状トレンチの一部であり、
    前記分離絶縁層が、前記環状トレンチ内の前記絶縁層の一部であり、
    前記分離第４半導体領域が、前記環状領域の一部である、
    請求項１または２の半導体装置。
  4. 前記メイントレンチと前記センストレンチと前記分離トレンチが互いに繋がっており、
    前記メインゲート電極と前記センスゲート電極が互いに繋がっている、
    請求項１〜３のいずれか一項の半導体装置。
  5. 前記半導体基板が、厚み方向にｃ軸を有する六方晶の結晶構造を有するＳｉＣ基板である請求項１〜４のいずれか一項の半導体装置。
  6. 前記分離絶縁層に隣接する位置に、前記上面に露出する第１導電型の半導体領域が形成されていないことを特徴とする請求項１〜５のいずれか一項の半導体装置。
  7. 前記分離トレンチ内に、前記分離絶縁層によって前記半導体基板から絶縁されている電極が配置されている請求項１〜６のいずれか一項の半導体装置。
  8. 前記メイントレンチと前記センストレンチを複数個有しており、
    各メイントレンチと各センストレンチが互いに繋がって直線状のトレンチを形成しており、
    前記分離トレンチが、前記直線状のトレンチの各々と繋がっており、
    前記直線状のトレンチが、第１トレンチと、前記第１トレンチに隣接する第２トレンチと、前記第２トレンチに隣接する第３トレンチを有しており、
    前記第１トレンチと前記第２トレンチとに繋がる前記分離トレンチの前記第２トレンチに対する接続部の位置が、前記第２トレンチと前記第３トレンチに繋がる前記分離トレンチの前記第２トレンチに対する接続部の位置と異なる請求項１〜７のいずれか一項の半導体装置。
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