JPH1117179A - 半導体装置 - Google Patents
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- JPH1117179A JPH1117179A JP16728297A JP16728297A JPH1117179A JP H1117179 A JPH1117179 A JP H1117179A JP 16728297 A JP16728297 A JP 16728297A JP 16728297 A JP16728297 A JP 16728297A JP H1117179 A JPH1117179 A JP H1117179A
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- 238000010586 diagram Methods 0.000 description 4
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】本発明は、電流検出素子領域の周囲をトレンチ
ゲート領域で囲むようにしたことを最も主要な特徴とす
る。 【解決手段】Ｐ型半導体基板１、Ｎ型ドリフト領域２、
Ｐ型ベース領域３、Ｎ型ソース領域４、トレンチゲート
領域５、ゲート絶縁膜６、ゲート電極７、絶縁膜８、主
電流電極（主電流エミッタ電極）９、電流検出電極１
０、コレクタ電極１１、フローティング領域１３を有
し、主電流素子領域と電流検出素子領域とからなり、電
流検出素子領域の周囲が３重のトレンチゲート領域５で
取り囲まれている。
ゲート領域で囲むようにしたことを最も主要な特徴とす
る。 【解決手段】Ｐ型半導体基板１、Ｎ型ドリフト領域２、
Ｐ型ベース領域３、Ｎ型ソース領域４、トレンチゲート
領域５、ゲート絶縁膜６、ゲート電極７、絶縁膜８、主
電流電極（主電流エミッタ電極）９、電流検出電極１
０、コレクタ電極１１、フローティング領域１３を有
し、主電流素子領域と電流検出素子領域とからなり、電
流検出素子領域の周囲が３重のトレンチゲート領域５で
取り囲まれている。
Description
【０００１】
【発明の属する技術分野】この発明はトレンチゲートＭ
ＯＳ型電流検出機能を有する半導体装置の電流検出素子
部の構造に係り、特に電流検出素子部の構造に関する。
ＯＳ型電流検出機能を有する半導体装置の電流検出素子
部の構造に係り、特に電流検出素子部の構造に関する。
【０００２】
【従来の技術】図７は従来のトレンチゲート型電流検出
機能付きＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）の一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。図において、１は半導体基板、２はドリフト領域、
３はベース領域、４はソース領域、５はトレンチゲート
領域、６はゲート絶縁膜、７はゲート電極、８は絶縁
膜、９は主電流電極（主電流エミッタ電極）、１０は電
流検出電極、１１はコレクタ電極である。
機能付きＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）の一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。図において、１は半導体基板、２はドリフト領域、
３はベース領域、４はソース領域、５はトレンチゲート
領域、６はゲート絶縁膜、７はゲート電極、８は絶縁
膜、９は主電流電極（主電流エミッタ電極）、１０は電
流検出電極、１１はコレクタ電極である。
【０００３】従来、バイポーラ動作する主電流素子領域
と電流検出素子領域との分離は、ベース領域を形成する
際の拡散孔を分離してベース領域３を互いに分離して形
成し、それぞれの電極を分けて取り出すことによって行
われていた。良好な電流検出特性を得るためには、主電
流素子領域と電流検出素子領域との間の分離抵抗値を極
力大きくする必要がある。従来の分離方法で分離抵抗値
を大きくするには、それぞれの領域の間隔を広げる方法
が用いられる。しかし、ベース領域の間隔を広げ過ぎる
と耐圧が低下してしまう。
と電流検出素子領域との分離は、ベース領域を形成する
際の拡散孔を分離してベース領域３を互いに分離して形
成し、それぞれの電極を分けて取り出すことによって行
われていた。良好な電流検出特性を得るためには、主電
流素子領域と電流検出素子領域との間の分離抵抗値を極
力大きくする必要がある。従来の分離方法で分離抵抗値
を大きくするには、それぞれの領域の間隔を広げる方法
が用いられる。しかし、ベース領域の間隔を広げ過ぎる
と耐圧が低下してしまう。
【０００４】このため、さらに従来では、図８（ａ）、
（ｂ）に示すように主電流素子領域と電流検出素子領域
のベース領域３の間にフローティング領域１３を設ける
構造が一般に用いられている。
（ｂ）に示すように主電流素子領域と電流検出素子領域
のベース領域３の間にフローティング領域１３を設ける
構造が一般に用いられている。
【０００５】
【発明が解決しようとする課題】ところが、図８に示し
たような構造を持つＩＧＢＴにキャリアライフタイム制
御を行うと、主電流素子と電流検出素子の電流比率が大
幅に変わってしまう。この原因はライフタイムが長く、
少数キャリアが十分注入されている場合にはｇｍが大き
く、電流検出素子のエミッタ電極に直列に接続される検
出抵抗の影響を受けにくいために主電流素子と電流検出
素子のチャネル幅の比率と電流比率とが同等になるが、
ライフタイム制御を行って少数キャリアの注入量が少な
くなるとｇｍが低下し、電流検出素子が検出抵抗の影響
を受けてさらにｇｍが低下してしまうため、電流検出素
子に流れる電流が減少することによる。
たような構造を持つＩＧＢＴにキャリアライフタイム制
御を行うと、主電流素子と電流検出素子の電流比率が大
幅に変わってしまう。この原因はライフタイムが長く、
少数キャリアが十分注入されている場合にはｇｍが大き
く、電流検出素子のエミッタ電極に直列に接続される検
出抵抗の影響を受けにくいために主電流素子と電流検出
素子のチャネル幅の比率と電流比率とが同等になるが、
ライフタイム制御を行って少数キャリアの注入量が少な
くなるとｇｍが低下し、電流検出素子が検出抵抗の影響
を受けてさらにｇｍが低下してしまうため、電流検出素
子に流れる電流が減少することによる。
【０００６】さらに、通常、キャリアライフタイム制御
に使用される電子線照射、重金属拡散、軽イオン照射等
で形成された欠陥によるライフタイムには温度特性があ
り、温度が上がるとライフタイムが長くなってしまう。
前述したように、電流検出素子の出力電流がキャリアラ
イフタイムに大きく依存するため、結果的に電流検出特
性の温度特性が悪化してしまうという問題があった。
に使用される電子線照射、重金属拡散、軽イオン照射等
で形成された欠陥によるライフタイムには温度特性があ
り、温度が上がるとライフタイムが長くなってしまう。
前述したように、電流検出素子の出力電流がキャリアラ
イフタイムに大きく依存するため、結果的に電流検出特
性の温度特性が悪化してしまうという問題があった。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、キャリアライフタイム
制御を行った場合であっても電流検出素子に流れる電流
値の減少を抑制でき、もって電流検出素子における検出
電圧の温度特性を改善することができる半導体装置を提
供することである。
されたものであり、その目的は、キャリアライフタイム
制御を行った場合であっても電流検出素子に流れる電流
値の減少を抑制でき、もって電流検出素子における検出
電圧の温度特性を改善することができる半導体装置を提
供することである。
【０００８】
【課題を解決するための手段】請求項１に係る半導体装
置は、トレンチゲート構造を有し、バイポーラ動作する
主電流素子と電流検出素子とが同一チップに形成されて
いる半導体装置において、電流検出素子が形成されてい
る領域の周囲をトレンチゲート領域で囲むように構成し
たことを特徴とする。
置は、トレンチゲート構造を有し、バイポーラ動作する
主電流素子と電流検出素子とが同一チップに形成されて
いる半導体装置において、電流検出素子が形成されてい
る領域の周囲をトレンチゲート領域で囲むように構成し
たことを特徴とする。
【０００９】請求項２に係る半導体装置は、電流検出素
子領域を少なくとも１つのトレンチゲート領域で囲んで
おり、その周囲にはさらに１つ以上のトレンチゲート領
域が形成されていることを特徴とする。
子領域を少なくとも１つのトレンチゲート領域で囲んで
おり、その周囲にはさらに１つ以上のトレンチゲート領
域が形成されていることを特徴とする。
【００１０】請求項３に係る半導体装置は、電流検出素
子領域の周辺に形成されたトレンチゲート領域に挟まれ
た領域に、主電流素子と電流検出素子のベース領域と同
じ導電型の領域が形成されていることを特徴とする。
子領域の周辺に形成されたトレンチゲート領域に挟まれ
た領域に、主電流素子と電流検出素子のベース領域と同
じ導電型の領域が形成されていることを特徴とする。
【００１１】請求項４に係る半導体装置は、電流検出素
子領域が複数設けられていることを特徴とする。請求項
５に係る半導体装置は、ドリフト領域中の少数キャリア
に対するライフタイム制御を行うようにしたことを特徴
とする。
子領域が複数設けられていることを特徴とする。請求項
５に係る半導体装置は、ドリフト領域中の少数キャリア
に対するライフタイム制御を行うようにしたことを特徴
とする。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明をトレンチ
ゲート型電流検出機能付きＮチャネル型ＩＧＢＴに実施
した第１の実施の形態による一部の素子構造を示してお
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′線に沿
った断面図を示している。図において、１はＰ型半導体
基板、２はＮ型ドリフト領域、３はＰ型ベース領域、４
はＮ型ソース領域、５はトレンチゲート領域、６はゲー
ト絶縁膜、７はゲート電極、８は絶縁膜、９は主電流電
極（主電流エミッタ電極）、１０は電流検出電極、１１
はコレクタ電極、１３はフローティング領域である。
実施の形態により説明する。図１はこの発明をトレンチ
ゲート型電流検出機能付きＮチャネル型ＩＧＢＴに実施
した第１の実施の形態による一部の素子構造を示してお
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′線に沿
った断面図を示している。図において、１はＰ型半導体
基板、２はＮ型ドリフト領域、３はＰ型ベース領域、４
はＮ型ソース領域、５はトレンチゲート領域、６はゲー
ト絶縁膜、７はゲート電極、８は絶縁膜、９は主電流電
極（主電流エミッタ電極）、１０は電流検出電極、１１
はコレクタ電極、１３はフローティング領域である。
【００１３】上記Ｎ型ドリフト領域２は、上記半導体基
板１の一方の主面上に所望する耐圧に応じた不純物濃度
と厚さで形成されている。また、上記Ｐ型ベース領域３
は、上記ドリフト領域２の表面に所定の深さで選択的に
形成されている。さらに上記Ｎ型ソース領域４は、上記
ベース領域３内に所定の深さで選択的に形成されてい
る。そして上記ソース領域４、ベース領域３を貫通して
上記ドリフト領域２に達する深さでトレンチゲート領域
５が形成されており、このトレンチゲート領域５では各
トレンチ内にゲート絶縁膜６を介してゲート電極７が設
けられている。また、主電流電極９はバイポーラ動作す
る主電流素子領域のソース領域４及びベース領域３に電
気的に接続され、電流検出電極１０は電流検出素子領域
のソース領域４及びベース領域３に電気的に接続され、
コレクタ電極１１はＰ型半導体基板１の他方の主面に電
気的に接続されている。
板１の一方の主面上に所望する耐圧に応じた不純物濃度
と厚さで形成されている。また、上記Ｐ型ベース領域３
は、上記ドリフト領域２の表面に所定の深さで選択的に
形成されている。さらに上記Ｎ型ソース領域４は、上記
ベース領域３内に所定の深さで選択的に形成されてい
る。そして上記ソース領域４、ベース領域３を貫通して
上記ドリフト領域２に達する深さでトレンチゲート領域
５が形成されており、このトレンチゲート領域５では各
トレンチ内にゲート絶縁膜６を介してゲート電極７が設
けられている。また、主電流電極９はバイポーラ動作す
る主電流素子領域のソース領域４及びベース領域３に電
気的に接続され、電流検出電極１０は電流検出素子領域
のソース領域４及びベース領域３に電気的に接続され、
コレクタ電極１１はＰ型半導体基板１の他方の主面に電
気的に接続されている。
【００１４】また、図示するように、電流検出素子領域
の周囲は多重（この例では３重）のトレンチゲート領域
５で取り囲まれている。このような構造とすることによ
り、電流検出素子領域を主電流素子領域のベース領域３
と電気的に分離するとともに、これらのトレンチゲート
領域５を過剰少数キャリアの蓄積層として機能させ、電
流検出素子領域周辺の少数キャリア量を増加させること
で、キャリアライフタイムの検出出力特性に与える影響
を少なくすることができるため、主電流と検出電流比率
のキャリアライフタイム依存性及び電流検出特性の温度
特性を改善することができる。
の周囲は多重（この例では３重）のトレンチゲート領域
５で取り囲まれている。このような構造とすることによ
り、電流検出素子領域を主電流素子領域のベース領域３
と電気的に分離するとともに、これらのトレンチゲート
領域５を過剰少数キャリアの蓄積層として機能させ、電
流検出素子領域周辺の少数キャリア量を増加させること
で、キャリアライフタイムの検出出力特性に与える影響
を少なくすることができるため、主電流と検出電流比率
のキャリアライフタイム依存性及び電流検出特性の温度
特性を改善することができる。
【００１５】なお、上記実施の形態ではＮチャネル型の
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図２はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第２の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
１のものと比べて、Ｐ型半導体基板１上に直接Ｎ型ドリ
フト領域２を形成せずに、Ｎ型バッファ領域１２を介し
て前記ドリフト領域２を形成するようにした点が異なっ
ている。
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図２はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第２の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
１のものと比べて、Ｐ型半導体基板１上に直接Ｎ型ドリ
フト領域２を形成せずに、Ｎ型バッファ領域１２を介し
て前記ドリフト領域２を形成するようにした点が異なっ
ている。
【００１６】この実施の形態によるＩＧＢＴの場合に
も、電流検出素子領域の周囲を多重のトレンチゲート領
域５で取り囲こんだ構造としているので、前記と同様の
理由により主電流と検出電流比率のキャリアライフタイ
ム依存性及び電流検出特性の温度特性を改善することが
できる。
も、電流検出素子領域の周囲を多重のトレンチゲート領
域５で取り囲こんだ構造としているので、前記と同様の
理由により主電流と検出電流比率のキャリアライフタイ
ム依存性及び電流検出特性の温度特性を改善することが
できる。
【００１７】なお、上記実施の形態でもＮチャネル型の
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図３はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第３の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
２のものと比べて、電流検出素子領域の周囲を１つのト
レンチゲート領域５で取り囲むことにより、主電流素子
領域のベース領域３と分離し、かつその外側に複数の直
線状のトレンチゲート領域５（環状になっていない）を
配置するようにした点が異なっている。
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図３はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第３の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
２のものと比べて、電流検出素子領域の周囲を１つのト
レンチゲート領域５で取り囲むことにより、主電流素子
領域のベース領域３と分離し、かつその外側に複数の直
線状のトレンチゲート領域５（環状になっていない）を
配置するようにした点が異なっている。
【００１８】この実施の形態によるＩＧＢＴの場合に
も、電流検出素子領域の周囲をトレンチゲート領域５で
取り囲こんだ構造としているので、前記と同様の理由に
より主電流と検出電流比率のキャリアライフタイム依存
性及び電流検出特性の温度特性を改善することができ
る。
も、電流検出素子領域の周囲をトレンチゲート領域５で
取り囲こんだ構造としているので、前記と同様の理由に
より主電流と検出電流比率のキャリアライフタイム依存
性及び電流検出特性の温度特性を改善することができ
る。
【００１９】なお、上記実施の形態でもＮチャネル型の
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図４はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第３の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
２のものと比べて、電流検出素子領域を複数（この例で
は２個）形成し、それぞれの電流検出素子領域の周囲を
多重（この例では２重）のトレンチゲート領域５で取り
囲むようにした点が異なっている。
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図４はこの発明をトレンチゲート型電流検出機能付
きＮチャネル型ＩＧＢＴに実施した第３の実施の形態に
よる一部の素子構造を示しており、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図を示してい
る。この実施の形態によるＮチャネル型ＩＧＢＴは、図
２のものと比べて、電流検出素子領域を複数（この例で
は２個）形成し、それぞれの電流検出素子領域の周囲を
多重（この例では２重）のトレンチゲート領域５で取り
囲むようにした点が異なっている。
【００２０】この実施の形態によるＩＧＢＴの場合に
も、各電流検出素子領域の周囲をトレンチゲート領域５
で取り囲こんだ構造としているので、前記と同様の理由
により主電流と検出電流比率のキャリアライフタイム依
存性及び電流検出特性の温度特性を改善することができ
る。
も、各電流検出素子領域の周囲をトレンチゲート領域５
で取り囲こんだ構造としているので、前記と同様の理由
により主電流と検出電流比率のキャリアライフタイム依
存性及び電流検出特性の温度特性を改善することができ
る。
【００２１】なお、上記実施の形態でもＮチャネル型の
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図５は本発明におけるＩＧＢＴの検出電流比率（主
電流／検出電流）とキャリアライフタイムとの関係を従
来のものと比較して示す特性図である。本発明によれ
ば、電流検出素子領域の周囲をトレンチゲート領域で取
り囲むようにしているので、従来と比べて検出電流比率
のキャリアライフタイム依存性が大幅に改善されている
ことがわかる。
ＩＧＢＴの場合を説明したが、これは導電型を逆にする
ことでＰチャネル型ＩＧＢＴにも実施することができ
る。図５は本発明におけるＩＧＢＴの検出電流比率（主
電流／検出電流）とキャリアライフタイムとの関係を従
来のものと比較して示す特性図である。本発明によれ
ば、電流検出素子領域の周囲をトレンチゲート領域で取
り囲むようにしているので、従来と比べて検出電流比率
のキャリアライフタイム依存性が大幅に改善されている
ことがわかる。
【００２２】図６は本発明におけるＩＧＢＴの検出電流
値と温度との関係を従来のものと比較して示す特性図で
ある。本発明によれば、電流検出素子領域の周囲をトレ
ンチゲート領域で取り囲むようにしているので、検出電
流値は温度にかかわらずに一定となる。しかし、従来の
ものでは温度によって検出電流値が変化している。
値と温度との関係を従来のものと比較して示す特性図で
ある。本発明によれば、電流検出素子領域の周囲をトレ
ンチゲート領域で取り囲むようにしているので、検出電
流値は温度にかかわらずに一定となる。しかし、従来の
ものでは温度によって検出電流値が変化している。
【００２３】上記した検出電流比率のキャリアライフタ
イム依存性及び検出電流値の温度特性は電流検出素子領
域の周囲を取り囲むトレンチゲート領域の数、あるいは
電流検出素子領域の外側に配置されたトレンチゲート領
域の数によって調整することができ、上記した各実施の
形態では２重、３重の例をあげているが、１重が適正な
場合もあり、あるいは３重以上が適正な場合もあるが、
ほとんどの場合はトレンチパターンの変更で簡単に対応
可能である。本発明の構造を採用することによって、従
来品と同等のコストで電流検出精度が向上したＩＧＢＴ
を得ることができる。
イム依存性及び検出電流値の温度特性は電流検出素子領
域の周囲を取り囲むトレンチゲート領域の数、あるいは
電流検出素子領域の外側に配置されたトレンチゲート領
域の数によって調整することができ、上記した各実施の
形態では２重、３重の例をあげているが、１重が適正な
場合もあり、あるいは３重以上が適正な場合もあるが、
ほとんどの場合はトレンチパターンの変更で簡単に対応
可能である。本発明の構造を採用することによって、従
来品と同等のコストで電流検出精度が向上したＩＧＢＴ
を得ることができる。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
キャリアライフタイム制御を行った場合であっても電流
検出素子に流れる電流値の減少を抑制でき、もって電流
検出素子における検出電圧の温度特性を改善することが
できる半導体装置を提供することができる。
キャリアライフタイム制御を行った場合であっても電流
検出素子に流れる電流値の減少を抑制でき、もって電流
検出素子における検出電圧の温度特性を改善することが
できる半導体装置を提供することができる。
【図１】第１の実施の形態によるＩＧＢＴの一部の素子
構造を示し、（ａ）は平面図、（ｂ）は断面図。
構造を示し、（ａ）は平面図、（ｂ）は断面図。
【図２】第２の実施の形態によるＩＧＢＴの一部の素子
構造を示し、（ａ）は平面図、（ｂ）は断面図。
構造を示し、（ａ）は平面図、（ｂ）は断面図。
【図３】第３の実施の形態によるＩＧＢＴの一部の素子
構造を示し、（ａ）は平面図、（ｂ）は断面図。
構造を示し、（ａ）は平面図、（ｂ）は断面図。
【図４】第４の実施の形態によるＩＧＢＴの一部の素子
構造を示し、（ａ）は平面図、（ｂ）は断面図。
構造を示し、（ａ）は平面図、（ｂ）は断面図。
【図５】本発明におけるＩＧＢＴの検出電流比率（主電
流／検出電流）とキャリアライフタイムとの関係を従来
のものと比較して示す特性図。
流／検出電流）とキャリアライフタイムとの関係を従来
のものと比較して示す特性図。
【図６】本発明におけるＩＧＢＴの検出電流値と温度と
の関係を従来のものと比較して示す特性図。
の関係を従来のものと比較して示す特性図。
【図７】従来のＩＧＢＴの一部の素子構造を示し、
（ａ）は平面図、（ｂ）は断面図。
（ａ）は平面図、（ｂ）は断面図。
【図８】図７と異なる従来のＩＧＢＴの一部の素子構造
を示し、（ａ）は平面図、（ｂ）は断面図。
を示し、（ａ）は平面図、（ｂ）は断面図。
１…Ｐ型半導体基板、 ２…Ｎ型ドリフト領域、 ３…Ｐ型ベース領域、 ４…Ｎ型ソース領域、 ５…トレンチゲート領域、 ６…ゲート絶縁膜、 ７…ゲート電極、 ８…絶縁膜、 ９…主電流電極（主電流エミッタ電極）、 １０…電流検出電極、 １１…コレクタ電極、 １２…Ｎ型バッファ領域、 １３…フローティング領域。
Claims (5)
- 【請求項１】 トレンチゲート構造を有し、バイポーラ
動作する主電流素子と電流検出素子とが同一チップに形
成されている半導体装置において、 上記電流検出素子が形成されている領域の周囲をトレン
チゲート領域で囲むように構成したことを特徴とする半
導体装置。 - 【請求項２】 前記電流検出素子領域を少なくとも１つ
のトレンチゲート領域で囲んでおり、その周囲にはさら
に１つ以上のトレンチゲート領域が形成されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記電流検出素子領域の周辺に形成され
たトレンチゲート領域に挟まれた領域に、前記主電流素
子と前記電流検出素子のベース領域と同じ導電型の領域
が形成されていることを特徴とする請求項２に記載の半
導体装置。 - 【請求項４】 前記電流検出素子領域が複数設けられて
いることを特徴とする請求項１、２、３のうちのいずれ
か１つに記載の半導体装置。 - 【請求項５】 ドリフト領域中の少数キャリアに対する
ライフタイム制御を行うようにしたことを特徴とする請
求項１、２、３、４のうちのいずれか１つに記載の半導
体装置。
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