JP4498796B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4498796B2
JP4498796B2 JP2004096785A JP2004096785A JP4498796B2 JP 4498796 B2 JP4498796 B2 JP 4498796B2 JP 2004096785 A JP2004096785 A JP 2004096785A JP 2004096785 A JP2004096785 A JP 2004096785A JP 4498796 B2 JP4498796 B2 JP 4498796B2
Authority
JP
Japan
Prior art keywords
region
gate
floating
semiconductor device
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004096785A
Other languages
English (en)
Other versions
JP2005286042A (ja
Inventor
秀史 高谷
恭輔 宮城
康嗣 大倉
規仁 戸倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2004096785A priority Critical patent/JP4498796B2/ja
Publication of JP2005286042A publication Critical patent/JP2005286042A/ja
Application granted granted Critical
Publication of JP4498796B2 publication Critical patent/JP4498796B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
本出願人は，この問題を解決したトレンチゲート型半導体装置として，図１１に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ドレイン−ソース間（以下，「ＤＳ間」とする）の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
このようなトレンチゲート型半導体装置では，耐圧が低下する部位が幾つか存在する。例えば，トレンチゲート型半導体装置は，図１２に示すようにセルエリア内（図１２中の破線枠Ｖ内）のゲートトレンチ２１がストライプ状に設けられている。そして，終端エリア内（図１２中の破線枠Ｖ外）の終端トレンチ６２がセルエリアを取り囲むように形成される。さらに，終端エリア内の終端トレンチ６２は，セルエリア内のゲートトレンチ２１と交差しないように形成される。従って，ゲートトレンチ２１の切れ目が存在する。その切れ目の付近（図１２中の実線枠Ｗ内）では，終端トレンチ６２とゲートトレンチ２１との間隔にばらつきが生じる。その結果，耐圧が低下するおそれがある。
また，図１３に示すように終端エリアの終端トレンチ６２とセルエリアのゲートトレンチ２１とを繋ぎ合わせるように各トレンチを形成することもある。各トレンチをこのように配置することで，トレンチの切れ目をなくすことができる。しかしながらこの配置では，終端エリアの終端トレンチ６２とセルエリアのゲートトレンチ２１との繋ぎ目部分とそれ以外の部分とでエッチングガスの入りやすさが異なるため，トレンチの深さが不均一となる。すなわち，Ｐフローティング領域５１の深さが不均一となり，耐圧が低下するおそれがある。
この点，図１４に示すようにゲートトレンチ２１および終端トレンチ６２を同心円状に形成することで耐圧の低下を抑制することができる。すなわち，ゲートトレンチ２１の切れ目や繋ぎ目をなくすことで耐圧の低下を抑制することができる。このようにゲートトレンチ２１を同心円状に形成した半導体装置としては，例えば特許文献１や特許文献２に開示されているものがある。
特開２００１−３３２７２７号公報 特開平１１−２３３７６５号公報
しかしながら，前述した同心円状のトレンチゲート型半導体装置であっても，まだ他に耐圧が低下する部位があった。すなわち，図１４に示したように同心円状に形成した各トレンチを跨ぐようにゲート配線２８を配置した場合，図１５の断面図（図１４のＤ−Ｄ断面）に示すように最小径のゲートトレンチ２１の内側の領域（図１５中の中心エリア）に形成されたＰ- ボディ領域４１とコンタクトをとることができない。そのため，中心エリアでは，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所からは空乏層が殆ど形成されない。そのため，中心エリアで電界の集中の緩和を図ることが困難となり，その結果として耐圧が低下してしまう。
なお，図１５に示した半導体装置９００であれば，中心エリアと隣接するセルエリアから広がる空乏層がセルエリアのＰフローティング領域５１を介して中心エリアに向けて広がることで中心エリア内の空乏化を図ることができる。しかしながら，半導体基板の厚さ方向の断面（図１５）から見て，隣り合うＰフローティング領域５１の間隔が広いと，空乏層が十分に広がりきらないことがある。従って，耐圧の低下を確実に抑制するまでには至っていない。
本発明は，前記した従来のトレンチゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを確実に図ることができる絶縁ゲート型半導体装置およびその製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面からボディ領域を貫通し，その底部がフローティング領域内に位置し，ゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置であって，フローティング領域は，ゲートトレンチ部の底部に位置する第１フローティング領域と，半導体基板の板面方向に対して隣り合う第１フローティング領域間に位置し，ゲートトレンチ部の底部に位置しない第２フローティング領域とを有し，第１フローティング領域の間隔のうち，その間に第２フローティング領域が形成されている間隔は，第２フローティング領域が形成されていない間隔と比べて広い間隔であることを特徴としている。
すなわち，本発明の絶縁ゲート型半導体装置では，ゲートトレンチ部の下方にフローティング領域を設けることにより厚さ方向の高耐圧化が図られている。また，本発明の絶縁ゲート型半導体装置では，隣り合うゲートトレンチ部の下方に設けられたフローティング領域間にもフローティング領域が設けられている。例えば，ゲートトレンチ部の間隔が他のゲートトレンチ部の間隔よりも広い領域が存在する，すなわちゲートトレンチ部の底部に位置するフローティング領域の間隔が他の場所の間隔と比べて広い領域が存在する場合に，その領域内にフローティング領域を設ける。このフローティング領域に対して，ゲートトレンチ部の下方のフローティング領域から板面方向に広がる空乏層が到達することで，ゲートトレンチ部間の領域の電界集中を緩和することができる。さらに，そのフローティング領域からも空乏層を広げることができ，その領域の空乏化を確実に図ることができる。よって，半導体装置全体の高耐圧化を図ることができる。
なお，絶縁ゲート型半導体装置では，後述するようにゲートトレンチ部の他にも幾つかトレンチ部が設けられることがある。しかしながら，ここではゲート電極を内蔵するゲートトレンチ部を対象とし，板面方向に対して隣り合うフローティング領域の間はゲートトレンチ部下に位置するフローティング領域の間を対象としている。また，フローティング領域が半導体基板の板面方向に対して隣り合うとは，半導体基板を断面から見た状態でフローティング領域が隣り合っていればよく，両フローティング領域が厚さ方向から見て接続されている領域であってもよい。
また，本発明の別の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面からボディ領域を貫通し，その底部がフローティング領域内に位置し，ゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置であって，ゲートトレンチ部の底部に位置する同心環状構造を有するフローティング領域のうち，最小径のフローティング領域に囲まれる位置にフローティング領域を有するものである。
すなわち，同心環状に形成されたゲートトレンチ部のうち，最小径のゲートトレンチ部の直径に相当する距離は，通常のゲートトレンチ部の間隔と比べて大きいことがある。また，最小径のゲートトレンチ部の環内領域では，コンタクトがとれないことが多い。そのため，最小径のゲートトレンチ部の直径が大きい，すなわち隣り合うゲートトレンチ部の間隔が広い領域である環内領域では，耐圧が低下しやすい。そこで，そのような環状領域内にフローティング領域を設けることは，高耐圧化を図る点で特に有効である。
また，本発明の絶縁ゲート型半導体装置は，半導体基板の板面方向に対して隣り合い，且つ，ゲートトレンチ部の底部に位置する，フローティング領域の間隔のうち，その間にフローティング領域が形成されている間隔は，フローティング領域が形成されていない間隔と比べて広い間隔であることとするとよりよい。すなわち，ゲートトレンチ部の底部に位置するフローティング領域の間隔が広い場所では耐圧が低下し易い。そのため，そのような場所にフローティング領域を設けることにより，フローティング領域の間隔を短くすることができる。従って，ゲートトレンチ部の底部に位置するフローティング領域の間隔が広い場所にフローティング領域を設けることは，高耐圧化を図る点で特に有効である。
例えば，ゲートトレンチ部が環状に形成された半導体装置であって，ゲートトレンチ部の底部に位置し同心環状構造を有する最小径のフローティング領域の内径は，ゲートトレンチ部の底部に形成された同心環状構造を有する，ゲートトレンチ部の底部に位置し板面方向に対して隣り合う，フローティング領域の間隔より広いこととするとよい。すなわち，最小径のフローティング領域の内径が広いとその内径領域内の耐圧が低下し易い。従って，そのような場所にフローティング領域を設けることは，高耐圧化を図る点で特に有効である。
また，本発明の絶縁ゲート型半導体装置は，半導体基板の板面方向に対して隣り合い，且つ，ゲートトレンチ部の底部に位置するフローティング領域の間の距離が最も広い領域にフローティング領域を有することとするとよりよい。すなわち，ゲートトレンチ部の底部に位置するフローティング領域の間隔が最も広い領域が最も耐圧が低下し易い。従って，そのような場所にフローティング領域を設けることは高耐圧化を図る点で特に有効である。
また，本発明の絶縁ゲート型半導体装置は，ゲートトレンチ部の底部に位置するフローティング領域と半導体基板の板面方向に対して隣り合い，且つ，セル領域の外部領域である周辺領域の位置にフローティング領域を有することとするとよりよい。すなわち，セル領域の周辺領域，例えば終端領域にもフローティング領域を設ける。これにより，セルエリアの周辺領域についても高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置は，半導体基板の上面から，ゲートトレンチ部の底部に位置し半導体基板の板面方向に対して隣り合う，フローティング領域間に形成されたフローティング領域まで貫通し，内部が誘電体で充填された補助トレンチ部を有することとするとよりよい。すなわち，補助トレンチ部を設けることで，補助トレンチ部の底部からイオン注入を行うことができる。よって，エピタキシャル層の形成後，ゲートトレンチ部の下方のフローティング領域とともに隣り合うゲートトレンチ部下のフローティング領域の間に位置するフローティング領域を形成することができる。従って，製作工程が簡便になる。
例えば，セル領域の周辺領域にフローティング領域を有する半導体装置であって，半導体基板の上面から，周辺領域の位置にあるフローティング領域まで貫通し，内部が誘電体で充填された補助トレンチ部を有することとするとよりよい。
また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域の下面より下方に位置しゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置の製造方法であって，ドリフト領域およびボディ領域が形成された半導体基板内に，所定の間隔で同心環状にゲートトレンチ部を形成するとともに，半導体基板の板面方向に対して最小径のゲートトレンチ部に囲まれる位置に補助トレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成されたゲートトレンチ部および補助トレンチ部の各底部から不純物を注入する不純物注入工程と，不純物注入工程にて不純物を注入した後に，ゲートトレンチ部内および補助トレンチ部内に絶縁物を堆積させる絶縁物堆積工程と，絶縁物堆積工程にて絶縁物を堆積させた後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含んでいる。
すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，エピタキシャル成長等によりドリフト領域およびボディ領域が形成済みの半導体基板を出発材としている。そして，トレンチ部形成工程にて，ボディ領域を貫通するゲートトレンチ部および補助トレンチ部を形成している。そして，フローティング領域形成工程にて，それらのトレンチ部から不純物を注入することによりフローティング領域を形成している。すなわち，フローティング領域がドリフト領域およびボディ領域の形成後に形成されるため，フローティング領域の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，フローティング領域を有する絶縁ゲート型半導体装置を簡便に作製することができる。
本発明によれば，耐圧が低下する部位であるゲートトレンチ部とゲートトレンチ部との間隔が広い領域にフローティング領域を設けることで，その領域の空乏化が図られている。すなわち，電界集中を緩和することができ，確実に高耐圧化が図られている。よって，高耐圧化と低オン抵抗化とを確実に図ることができ，かつ簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
本形態の半導体装置１００には，図１に示すようにセルエリア（図１中の破線枠Ｘ内）に複数のゲートトレンチ２１が，終端エリア（図１中の破線枠Ｘ外）に複数の終端トレンチ６２がそれぞれ設けられている。さらに，各トレンチは同心円状に形成されている。そのため，トレンチの交差点や分岐点は設けられていない。従って，本形態の半導体装置１００では，各ゲートトレンチ２１および各トレンチ６２の深さの不均一は生じていない。
また，半導体装置１００には，ゲート配線２８が各ゲートトレンチ２１を跨ぐように配置されている。また，各ゲートトレンチ２１のうち，セルエリアの板面方向の中心部分であって，コンタクトがとれない領域（以下，「中心エリア」とする）には，終端トレンチ６２と同様の構造を有する耐圧保持トレンチ２７が形成されている。
図２は，図１に示した半導体装置１００のＡ−Ａ部の断面を示す図である。本形態の半導体装置１００では，図２中の半導体基板の上面側にソース電極３０が，下面側にドレイン電極１０がそれぞれ設けられている。また，半導体基板内には，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１とが設けられている。ソース電極３０と半導体基板との間には，層間絶縁膜３５が設けられている。また，層間絶縁膜３５を貫通するコンタクトホール３６を介してソース電極３０とＮ+ ソース領域３１とのコンタクトをとっている。また，Ｎ+ ソース領域３１とＮ+ ドレイン領域１１との間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１，終端トレンチ６２，および耐圧保持トレンチ２７が形成されている。各トレンチの深さはおよそ３．２μｍであり，各トレンチはＰ- ボディ領域４１を貫通している。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に，本形態の堆積絶縁層２３は，ゲートトレンチ２１の底部からおよそ１．７μｍの高さの位置まで酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。また，終端トレンチ６２および耐圧保持トレンチ２７内は，酸化シリコン等の絶縁物で充填されている。
さらに，半導体基板には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３，５７が形成されている。なお，Ｐフローティング領域５１はゲートトレンチ２１の底面から，Ｐフローティング領域５３は終端トレンチ６２の底面から，Ｐフローティング領域５７は耐圧保持トレンチ２７の底面から，それぞれ不純物を注入することにより形成された領域である。各Ｐフローティング領域の作製手順の詳細については後述する。各Ｐフローティング領域の断面は，各トレンチの底部を中心とした半径０．６μｍの略円形形状となっている。なお，隣り合うＰフローティング領域５１，５１間には，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。
また，各Ｐフローティング領域５１の半径（およそ０．６μｍ）は，堆積絶縁層２３の厚さ（およそ１．７μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。そのため，素子特性には影響がない。
また，図２中のＬ１は，セルエリア内のゲートトレンチ２１のうち，最小径のゲートトレンチ２１の内径を示している。本形態の内径Ｌ１は，およそ９．０μｍである。また，図２中のＬ２は，隣り合うゲートトレンチ２１，２１の間隔を示している。本形態の間隔Ｌ２は，およそ３．０μｍである。すなわち，半導体装置１００の厚さ方向の断面から見て，最小径のゲートトレンチ２１の内径Ｌ１は，セルエリアのゲートトレンチ２１の間隔Ｌ２と比較して大きい。また，図２中のＬ３は，最小径のゲートトレンチ２１と最大径の耐圧保持トレンチ２７との間隔を示している。本形態の間隔Ｌ３は，およそ２．５μｍである。すなわち，間隔Ｌ３は，セルエリアのゲートトレンチ２１の間隔Ｌ２と比較して狭い。また，図２中のＬ４は，隣り合う耐圧保持トレンチ２７，２７の間隔を示している。本形態の間隔Ｌ４は，およそ２．０μｍである。すなわち，ゲートトレンチ２１の間隔Ｌ２よりも狭い間隔で形成されている。また，図２中のＬ５は，隣り合う終端トレンチ６２，６２の間隔を示している。本形態の間隔Ｌ５は，およそ２．０μｍである。すなわち，ゲートトレンチ２１の間隔Ｌ２よりも狭い間隔で形成されている。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
次に，半導体装置１００の製造プロセスを説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。
次に，Ｐ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１，終端トレンチ６２，および耐圧保持トレンチ２７をそれぞれ形成する。その後，熱酸化処理を行うことにより，各トレンチの壁面に厚さが５０ｎｍ程度の酸化膜を形成する。次に，各トレンチの底面からイオン注入を行う。酸化膜の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。イオン注入後は，各トレンチ内の酸化膜を除去する。
次に，各トレンチ内にＣＶＤ法にて絶縁物（シリコン酸化膜等）２３を堆積する。その後，絶縁物の焼きしめとＰフローティング領域５１，５３，５７の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１，５３，５７がそれぞれ形成される。次に，終端トレンチ６２および耐圧保持トレンチ２７をマスクした状態でエッチングを行う。これにより，ゲートトレンチ２１内の絶縁物の一部が除去され，ゲート電極２２を形成するためのスペースが確保される。
次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，ゲート電極２２が形成される。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。そして，最後にソース電極３０およびドレイン電極１０を形成することにより，図２に示すような絶縁ゲート型半導体装置，すなわち半導体装置１００が作製される。
本形態の半導体装置１００では，中心エリア，すなわちコンタクトがとれないエリアに，終端エリアと同様の構成となるように耐圧保持トレンチ２７およびＰフローティング領域５７を設けることで，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時に，コンタクトがとれているセルエリアのＮ- ドリフト領域１２内では，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。ここで，ＤＳ間の印加電圧が高い場合には，セルエリアに形成された空乏層がセルエリアのＰフローティング領域５１にまで到達する。これにより，セルエリアでは電界の集中が緩和される。
一方，コンタクトがとれていない中心エリアのＮ- ドリフト領域１２内では，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が殆ど形成されない。ここで，ＤＳ間の印加電圧が高い場合には，前述したようにＰフローティング領域５１とのＰＮ接合箇所から空乏層が形成される。そのため，中心エリアに最も近い位置にあるＰフローティング領域５１からは中心エリアに向けても空乏層が広がることとなる。この中心エリアに向けて広がる空乏層は中心エリアのＰフローティング領域５７に到達し，そのＰフローティング領域５７とのＰＮ接合箇所からもさらに中心部分に向けて空乏層が形成される。これにより，中心エリアのＮ- ドリフト領域１２が空乏化され，中心エリアでも電界集中を緩和することができる。
この中心エリアの空乏化の際，中心エリアの最大径のＰフローティング領域５７とセルエリアの最小径のＰフローティング領域５１との間隔がＰフローティング領域５１，５１の間隔と比較して狭い。すなわち，Ｐフローティング領域５１とＰフローティング領域５７との間の最短距離は，Ｐフローティング領域５１，５１間の最短距離と比べて短い。また，隣り合うＰフローティング領域５７，５７の間隔もＰフローティング領域５１，５１の間隔と比較して狭い。そのため，セルエリアから延びる空乏層を確実に繋げることができ，中心エリアを確実に空乏化できる。従って，中心エリア，すなわちコンタクトがとれないエリアについても高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
［第２の形態］
第２の形態の半導体装置２００では，図３に示すように各トレンチが四隅を丸めた正方形であって同心環状に形成されている。この点，同心円状に形成されている第１の形態の半導体装置１００と異なる。なお，その他の部分は第１の形態と同様である。すなわち，セルエリア（図３中の破線枠Ｙ内）に複数のゲートトレンチ２１が，終端エリア（図３中の破線枠Ｙ外）に複数の終端トレンチ６２がそれぞれ設けられている。また，中心エリアには，終端トレンチ６２と同様の構造を有する耐圧保持トレンチ２７が設けられている。
本形態の半導体装置２００では，各トレンチが正方形形状であるため，チャネル形成面の板面方向の面方位がほぼ一定である。すなわち，第１の形態の半導体装置１００では，各トレンチが円状に形成されていることから各トレンチとシリコン単結晶との結晶方位が場所により異なる。そのため，電流が流れ易い部分と流れ難い部分とが偏在し，素子特性を十分に発揮できないことがある。そこで，本形態の半導体装置２００のようにチャネル形成面を一定にすることで，素子特性をよりよく発揮できる。なお，四隅を直角に形成するとトレンチの深さが不均一となり電界が集中する可能性がある。そのため，角部は曲率をつけることが好ましい。
［第３の形態］
第３の形態の半導体装置３００では，図４に示すように各トレンチが四隅を丸めた長方形であって同心環状に形成されている。この点，正方形に形成されている第２の形態の半導体装置２００と異なる。すなわち，セルエリア（図４中の破線枠Ｚ内）に複数のゲートトレンチ２１が，終端エリア（図４中の破線枠Ｚ外）に複数の終端トレンチ６２がそれぞれ設けられている。また，本形態の半導体装置３００には，セルエリアの中心部分にデッドスペースとなる領域がない。そのため，耐圧保持トレンチが設けられていない点も第１の形態の半導体装置１００，および第２の形態の半導体装置２００と異なる。
本形態の半導体装置３００では，中心部分に形成されたソース電極と容易にコンタクトをとることができる。よって，中心部分に耐圧保持トレンチを設けることなく，その部位をセルエリアとして利用することができる。すなわち，第１の形態の半導体装置１００または第２の形態の半導体装置２００では，中心エリアに電流経路が設けられていない。そのため，オン抵抗が高い。一方，本形態の半導体装置３００では，中心部分にも電流経路が設けられているため，オン抵抗が低い。
なお，素子特性の安定化を図るには，各トレンチの四隅の丸みを小さくすればよい。すなわち，各トレンチとシリコン単結晶との結晶方位をできるだけ揃えるとよい。しかし，丸みが小さいほど四隅に電界が集中しやすく耐圧が低下する。一方，高耐圧化を図るには，図５に示すように四隅の丸みを大きくすればよい。すなわち，四隅の電界の集中を緩和すればよい。しかし，丸みが大きいほど素子特性を十分に発揮できない。つまり，素子特性の安定化と高耐圧化とはトレードオフの関係にある。
［第４の形態］
第４の形態の半導体装置４００では，図６に示すようにセルエリアにストライプ状のゲートトレンチ２１が，終端エリアに環状の終端トレンチ６２がそれぞれ設けられている。この点，各トレンチが同心環状に形成されている他の形態とは異なる。半導体装置４００では，各ゲートトレンチ２１に切れ目が存在している。さらに，ゲートトレンチ２１と終端トレンチ６２との間隔がセルエリアのゲートトレンチ２１，２１のピッチよりも広い部位については，耐圧保持トレンチ６８が設けられている。そして，耐圧保持トレンチ６８の下方には，図７に示すようにＰフローティング領域５８が設けられている。
本形態の半導体装置４００では，ゲートトレンチ２１と終端トレンチ６２との間隔がゲートトレンチ２１，２１のピッチよりも広い部位に耐圧保持トレンチ６８およびＰフローティング領域５８を設けている。これにより，ゲートトレンチ２１下のＰフローティング領域と終端トレンチ６２下のＰフローティング領域との間隔が広い部位については，耐圧保持トレンチ６８下のＰフローティング領域５８によって一旦電界の集中を緩和することができる。よって，セルエリアと終端エリアとの境界領域についても確実に高耐圧化が図られている。
以上詳細に説明したように第１の形態の半導体装置１００では，ゲートトレンチ２１，２１の間隔が狭いセルエリアと，ゲートトレンチ２１，２１の間隔が広い中心エリアとが存在している。そして，中心エリア内に耐圧保持トレンチ２７およびＰフローティング領域５７を形成することとしている。すなわち，コンタクトがとれない中心エリアには，そのエリア内に終端エリアと同様の構成を設けている。また，この中心エリアのＰフローティング領域５７とセルエリアのＰフローティング領域５１との最短距離は，セルエリアのゲートトレンチ２１，２１の最短距離よりも短い。また，隣り合うＰフローティング領域５７，５７間の距離も，セルエリアのゲートトレンチ２１，２１間の距離よりも短い。そのため，ゲート電圧のスイッチオフ時に中心エリアに隣接するＰフローティング領域５１から中心エリアに向けて形成される空乏層を，中心エリアのＮ- ドリフト領域１２内に確実に広げることができる。よって，Ｎ- ドリフト領域１２が確実に空乏化されるとともに中心エリアエリアでの電界の集中を緩和することができる。また，ゲートトレンチ２１および終端トレンチ６２を同心円状に形成することとしている。すなわち，半導体装置１００には，耐圧低下の要因となるトレンチの切れ目や繋ぎ目がない。これにより，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が実現されている。
また，第１の形態の半導体装置１００では，１回のエピタキシャル成長工程によりエピタキシャル層（Ｎ- ドリフト領域１２）を形成することとしている。そして，そのエピタキシャル層を有する半導体基板に対してゲートトレンチ２１等を形成し，各トレンチの底部からイオン注入等を行うことによりＰフローティング領域５１，５３，５７を形成することとしている。すなわち，各Ｐフローティング領域を形成するに際し，エピタキシャル成長工程は１回のみでよい。よって，第１の形態の半導体装置１００は，従来の半導体装置と比較して簡便に作製することができている。
また，第２の形態の半導体装置２００では，各トレンチを正方形であって同心環状に形成することとしている。これにより，チャネルを構成する部分の面方位のばらつきを低減している。よって，素子特性を十分に発揮することができている。また，第３の形態の半導体装置３００では，各トレンチを長方形であって同心環状に形成することとしている。これにより，セルエリア全体に電流経路が設けられ，セルエリアの中心部分に終端エリアと同様の構造を有するエリアを設ける必要なく高耐圧化を図ることができる。また，素子特性をよりよく発揮できるとともに低オン抵抗化を図ることができている。
また，第４の形態の半導体装置４００では，ゲートトレンチ２１と終端トレンチ６２との間隔が，ゲートトレンチ２１，２１の間隔より広い部位に耐圧保持トレンチ６８およびＰフローティング領域５８を設けることとしている。これにより，終端エリアとセルエリアとの境界周辺領域の空乏化を確実に図ることができる。よって，終端エリアについても確実に高耐圧化を図ることができる。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
また，図１に示した半導体装置１００や図３に示した半導体装置２００では，中心エリアがデッドスペースであることには変わりない。そのため，図８の平面透視図および図９の断面図（図８のＣ−Ｃ断面）に示すように例えばゲートパッド２９を配置することでそのスペースを有効に利用することができる。また，ゲートパッドに限るものではなく，温度センサ等を配置してもよい。なお，半導体装置の中心に温度センサを配置することは，温度を正確にモニタするためにも好都合である。
また，本実施の形態では，耐圧保持トレンチおよびその下方のＰフローティング領域を環状に設けたゲートトレンチの中心エリア，あるいはセルエリアと終端エリアとの界面近傍に設けているがこれに限るものではない。すなわち，半導体装置の厚さ方向から見て，隣り合うゲートトレンチ２１，２１の間隔が，ゲートトレンチ２１のピッチよりも幅が広く，コンタクトがとれない領域であれば本発明を適用可能である。
また，本実施の形態では，耐圧が低下するおそれがある部位，例えば，中心エリアや終端エリアに絶縁物が充填されたトレンチを設け，そのトレンチの底部にＰフローティング領域を設けているがこれに限るものではない。すなわち，Ｐフローティング領域は，必ずしもトレンチの底部を囲む必要はなく，図１０に示すように完全にＮ- ドリフト領域１２に囲まれたＰフローティング領域５７を設けてもよい。すなわち，隣り合うゲートトレンチ２１，２１の下方のＰフローティング領域５１，５１の間隔よりもＰフローティング領域５１までの間隔が広い領域に耐圧保持トレンチを有しないＰフローティング領域５７を設けてもよい。この状態であっても実施の形態と同様の効果が得られる。また，終端領域についても同様に完全にＮ- ドリフト領域１２に囲まれたＰフローティング領域５３を設けてもよい。この状態であっても実施の形態と同様の効果が得られる。
第１の形態にかかる絶縁ゲート型半導体装置の構造を示す平面透視図である。 図１に示した絶縁ゲート型半導体装置のＡ−Ａ断面を示す図である。 第２の形態にかかる絶縁ゲート型半導体装置の構造を示す平面透視図である。 第３の形態にかかる絶縁ゲート型半導体装置の構造を示す平面透視図である。 第３の形態にかかる絶縁ゲート型半導体装置の構造（角部の曲率大）を示す平面透視図である。 第４の形態にかかる絶縁ゲート型半導体装置の構造を示す平面透視図である。 図６に示した絶縁ゲート型半導体装置のＢ−Ｂ断面を示す図である。 図１に示した絶縁ゲート型半導体装置にゲートパッドを配置した構造を示す平面透視図である。 図８に示した絶縁ゲート型半導体装置のＣ−Ｃ断面を示す図である。 変形例にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の構造（切れ目有り）を示す平面図である。 従来の絶縁ゲート型半導体装置の構造（繋ぎ目有り）を示す平面図である。 従来の絶縁ゲート型半導体装置の構造（同心円状）を示す平面透視図である。 図１４に示した絶縁ゲート型半導体装置のＤ−Ｄ断面を示す図である。
符号の説明
１０ ドレイン電極
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（ゲートトレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
２７ 耐圧保持トレンチ（補助トレンチ部）
２８ ゲート配線
３０ ソース電極
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
５３ Ｐフローティング領域（フローティング領域）
５７ Ｐフローティング領域（フローティング領域）
５８ Ｐフローティング領域（フローティング領域）
６２ 終端トレンチ
６８ 耐圧保持トレンチ（補助トレンチ部）
１００ 絶縁ゲート型半導体装置

Claims (9)

  1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面から前記ボディ領域を貫通し，その底部が前記フローティング領域内に位置し，ゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置において，
    前記フローティング領域は，前記ゲートトレンチ部の底部に位置する第１フローティング領域と，半導体基板の板面方向に対して隣り合う前記第１フローティング領域間に位置し，前記ゲートトレンチ部の底部に位置しない第２フローティング領域とを有し，
    前記第１フローティング領域の間隔のうち，その間に前記第２フローティング領域が形成されている間隔は，前記第２フローティング領域が形成されていない間隔と比べて広い間隔であることを特徴とする絶縁ゲート型半導体装置。
  2. 請求項１に記載する絶縁ゲート型半導体装置において，
    前記第１フローティング領域間の距離が最も広い領域に前記第２フローティング領域を有することを特徴とする絶縁ゲート型半導体装置。
  3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記第１フローティング領域間に形成された前記第２フローティング領域まで貫通し，内部が誘電体で充填された補助トレンチ部を有することを特徴とする絶縁ゲート型半導体装置。
  4. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面から前記ボディ領域を貫通し，その底部が前記フローティング領域内に位置し，ゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置において，
    ゲートトレンチ部の底部に位置する同心環状構造を有するフローティング領域のうち，最小径のフローティング領域に囲まれる位置にフローティング領域を有することを特徴とする絶縁ゲート型半導体装置。
  5. 請求項４に記載する絶縁ゲート型半導体装置において，
    ゲートトレンチ部の底部に位置し同心環状構造を有する最小径のフローティング領域の内径は，ゲートトレンチ部の底部に形成された同心環状構造を有する，ゲートトレンチ部の底部に位置し板面方向に対して隣り合う，フローティング領域の間隔より広いことを特徴とする絶縁ゲート型半導体装置。
  6. 請求項４または請求項５に記載する絶縁ゲート型半導体装置において，
    半導体基板の上面から，ゲートトレンチ部の底部に位置し同心環状構造を有するフローティング領域のうち最小径のフローティング領域に囲まれる位置に形成された，フローティング領域まで貫通し，内部が誘電体で充填された補助トレンチ部を有することを特徴とする絶縁ゲート型半導体装置。
  7. 請求項１から請求項３のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第１フローティング領域と半導体基板の板面方向に対して隣り合い，且つ，セル領域の外部領域である周辺領域に位置する第３フローティング領域を有することを特徴とする絶縁ゲート型半導体装置。
  8. 請求項７に記載する絶縁ゲート型半導体装置において，
    半導体基板の上面から，周辺領域の位置にある前記第３フローティング領域まで貫通し，内部が誘電体で充填された補助トレンチ部を有することを特徴とする絶縁ゲート型半導体装置。
  9. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置しゲート電極を内蔵するゲートトレンチ部とを有する絶縁ゲート型半導体装置の製造方法において，
    前記ドリフト領域および前記ボディ領域が形成された半導体基板内に，所定の間隔で同心環状にゲートトレンチ部を形成するとともに，半導体基板の板面方向に対して最小径のゲートトレンチ部に囲まれる位置に補助トレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にて形成されたゲートトレンチ部および補助トレンチ部の各底部から不純物を注入する不純物注入工程と，
    前記不純物注入工程にて不純物を注入した後に，ゲートトレンチ部内および補助トレンチ部内に絶縁物を堆積させる絶縁物堆積工程と，
    前記絶縁物堆積工程にて絶縁物を堆積させた後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
JP2004096785A 2004-03-29 2004-03-29 絶縁ゲート型半導体装置およびその製造方法 Expired - Fee Related JP4498796B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004096785A JP4498796B2 (ja) 2004-03-29 2004-03-29 絶縁ゲート型半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004096785A JP4498796B2 (ja) 2004-03-29 2004-03-29 絶縁ゲート型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005286042A JP2005286042A (ja) 2005-10-13
JP4498796B2 true JP4498796B2 (ja) 2010-07-07

Family

ID=35184097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004096785A Expired - Fee Related JP4498796B2 (ja) 2004-03-29 2004-03-29 絶縁ゲート型半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4498796B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US7939886B2 (en) * 2005-11-22 2011-05-10 Shindengen Electric Manufacturing Co., Ltd. Trench gate power semiconductor device
JP4735235B2 (ja) * 2005-12-19 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
DE102006036347B4 (de) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
EP2003694B1 (en) * 2007-06-14 2011-11-23 Denso Corporation Semiconductor device
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6160477B2 (ja) * 2013-12-25 2017-07-12 トヨタ自動車株式会社 半導体装置
JP2017050358A (ja) * 2015-08-31 2017-03-09 トヨタ自動車株式会社 半導体装置
JP6696328B2 (ja) * 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6583169B2 (ja) * 2016-07-19 2019-10-02 株式会社豊田自動織機 トレンチゲート型半導体装置
US9972681B2 (en) 2016-08-30 2018-05-15 Power Integrations, Inc. High voltage vertical semiconductor device with multiple pillars in a racetrack arrangement
CN106409911A (zh) * 2016-08-31 2017-02-15 吉林华微电子股份有限公司 具有内场板结构与p型栅结合的耐压漂移区的半导体器件
JP6677613B2 (ja) * 2016-09-15 2020-04-08 株式会社東芝 半導体装置
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
JP7143575B2 (ja) * 2017-07-18 2022-09-29 富士電機株式会社 半導体装置
ES2745740B2 (es) * 2018-08-31 2020-07-30 Consejo Superior Investigacion Transistor de efecto de campo de union, metodo de obtencion y uso del mismo
CN112164720A (zh) * 2020-10-09 2021-01-01 杨信佳 功率半导体装置
CN117558748A (zh) * 2023-09-04 2024-02-13 杭州芯迈半导体技术有限公司 一种沟槽型半导体功率器件及版图

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05506335A (ja) * 1991-01-31 1993-09-16 シリコニックス・インコーポレイテッド 電力用ｍｏｓ電界効果トランジスタ
JPH08167711A (ja) * 1994-12-13 1996-06-25 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH1117179A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JPH11330466A (ja) * 1998-05-19 1999-11-30 Toshiba Corp 絶縁ゲート型半導体装置
JP2003069017A (ja) * 2001-08-30 2003-03-07 Shindengen Electric Mfg Co Ltd トランジスタ、ダイオード

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05506335A (ja) * 1991-01-31 1993-09-16 シリコニックス・インコーポレイテッド 電力用ｍｏｓ電界効果トランジスタ
JPH08167711A (ja) * 1994-12-13 1996-06-25 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH1117179A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JPH11330466A (ja) * 1998-05-19 1999-11-30 Toshiba Corp 絶縁ゲート型半導体装置
JP2003069017A (ja) * 2001-08-30 2003-03-07 Shindengen Electric Mfg Co Ltd トランジスタ、ダイオード

Also Published As

Publication number Publication date
JP2005286042A (ja) 2005-10-13

Similar Documents

Publication Publication Date Title
JP4498796B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US20220392891A1 (en) Semiconductor device
JP4721653B2 (ja) 絶縁ゲート型半導体装置
JP5188037B2 (ja) 半導体装置
KR100965354B1 (ko) 트렌치 구조 반도체 장치
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2006269720A (ja) 半導体素子及びその製造方法
US10256229B2 (en) Semiconductor device and manufacturing method
JP4404709B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2008124346A (ja) 電力用半導体素子
JP2006128507A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2010040973A (ja) 半導体装置およびその製造方法
JP4735235B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4500530B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US10964809B2 (en) Semiconductor device and manufacturing process therefor
JP2007189192A (ja) 半導体装置
JP2009176772A (ja) 半導体装置
US10714611B2 (en) Silicon carbide semiconductor device
US20190259748A1 (en) Semiconductor device
US11362207B2 (en) Semiconductor device
US11189703B2 (en) Semiconductor device with trench structure having differing widths
JP2023040134A (ja) 半導体装置
WO2019098270A1 (ja) 半導体装置
JP2008306022A (ja) 半導体装置
JP4735237B2 (ja) 絶縁ゲート型半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100414

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees