JP6139356B2 - 半導体装置 - Google Patents

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Description

本明細書に開示する技術は、半導体装置に関する。
特許文献１には、半導体基板に素子領域及び終端領域が形成された半導体装置が開示されている。素子領域には、複数の直線状のトレンチゲート電極が形成されており、終端領域には、複数のトレンチゲート電極の周囲を一巡する複数の終端トレンチが形成されている。終端トレンチの底面にはｐ型のフローティング領域が形成されている。フローティング領域の周囲はｎ型のドリフト領域によって囲まれている。この半導体装置は、隣接するフローティング領域間の距離を最適化することにより、終端領域における耐圧の均一性を向上している。
特開２００８−１３５５２２号公報
近年、低損失の半導体装置の開発が望まれている。半導体装置を低損失化する１つの手段として、オン抵抗を低減することが挙げられる。オン抵抗を低減するためには、ドリフト領域における不純物濃度を高くすることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、素子領域及び終端領域における耐圧がそれぞれ低下する虞がある。終端領域の耐圧が素子領域の耐圧以下となると、アバランシェ降伏は終端領域で発生する。一般に、終端領域は素子領域よりも面積が小さいため、終端領域に降伏電流が流れると、終端領域は容易に高温となり好ましくない。従って、終端領域の耐圧を素子領域の耐圧より高くして、アバランシェ降伏が発生する箇所を素子領域にしたいという要望がある。
本明細書では、ドリフト領域の不純物濃度が比較的に高い場合においても、終端領域で耐圧を保持することができる技術を提供する。
本明細書が開示する半導体装置は、半導体基板を備える。半導体基板は、素子領域と、素子領域を取り囲む終端領域を有する。素子領域には、第１導電型の第１ボディ領域と、第２導電型の第１ドリフト領域と、複数の第１導電型の第１フローティング領域が形成されている。第１ボディ領域は、半導体基板の上面に臨む範囲に配置されている。第１ドリフト領域は、第１ボディ領域の下面に接している。第１フローティング領域は、その周囲が第１ドリフト領域によって囲まれている。終端領域には、複数の第１導電型のＦＬＲ領域と、第２導電型の第２ドリフト領域と、複数の第１導電型の第２フローティング領域が形成されている。ＦＬＲ領域は、半導体基板の上面に臨む範囲に配置されており、素子領域の外周を取り囲んでいる。第２ドリフト領域は、ＦＬＲ領域に接するとともにＦＬＲ領域を取り囲んでいる。第２フローティング領域は、その周囲が第２ドリフト領域によって囲まれている。第２フローティング領域は、素子領域の外周を取り囲んでいる。最も素子領域側に配置されているＦＬＲ領域の内周側の側面より素子領域側には、少なくとも１つの第２フローティング領域が配置されている。
上記の半導体装置では、終端領域に複数のＦＬＲ領域及び複数の第２フローティング領域が形成されている。ＦＬＲ領域は半導体基板の上面に臨む範囲に形成されている。第２フローティング領域は半導体基板の内部に形成されている。この半導体装置に逆バイアス電圧を印加すると、ＦＬＲ領域と第２ドリフト領域との接合面、及び第２フローティング領域と第２ドリフト領域との接合面から空乏層が広がる。このため、終端領域の電界分布を、ＦＬＲ領域と第２フローティング領域の２層で制御することができる。従って、半導体基板の内部から上面にかけて、等電位線を均等に配置することができ、半導体基板の内部及び上面の電界強度を低減できる。結果として、終端領域の耐圧を向上することができる。また、一般に、素子領域と終端領域の境界から、終端構造の最も素子領域側までの範囲（以下、境界領域とも称する）は、電界が集中して電界強度が高くなり易い。この半導体装置では、最も素子領域側に配置されているＦＬＲ領域の内周側の側面より素子領域側（即ち、境界領域）に、少なくとも１つの第２フローティング領域を配置している。このため、境界領域の電界集中を緩和でき、境界領域の電界強度を低減することができる。上記の構成によると、終端領域の耐圧を素子領域の耐圧よりも相対的に高くすることができ、ドリフト領域の不純物濃度が比較的に高い場合においても、終端領域で耐圧を保持することができる。
本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び、実施例にて詳しく説明する。
実施例１の半導体装置の平面図を示す。 実施例１の半導体装置の縦断面図を示す。 実施例１の半導体基板に形成されたＦＬＲ領域の拡大図を示す。 図３の比較例であり、従来のＦＬＲ領域の拡大図を示す。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１） 本明細書が開示する半導体装置では、終端領域にはさらに、半導体基板の上面に臨む範囲に配置されると共に素子領域側に部分的に配置され、第１ボディ領域から連続する第１導電型の第２ボディ領域が形成されていてもよい。ＦＬＲ領域は第２ボディ領域から離間していてもよい。第２ドリフト領域は、第２ボディ領域の下面及び側面に接しており、第２ボディ領域とＦＬＲ領域を分離していてもよい。半導体基板を平面視したときに、複数の第２フローティング領域の少なくとも１つが、第２ボディ領域と重なる部分を有していてもよい。
特徴１によると、第２ボディ領域が境界領域に形成されている。このため、境界領域に第２ボディ領域が形成されていない構成と比較して、境界領域における耐圧低下を抑制することができる。また、特徴１によると、複数の第２フローティング領域の少なくとも１つが、半導体基板を平面視したときに、第２ボディ領域と重なる部分を有する（以下では、この第２フローティング領域を第２ボディ領域下方第２フローティング領域とも称する）。これにより、第２ボディ領域下方第２フローティング領域が形成された部位においては、半導体基板の厚み方向における電界を、第２ボディ領域と、第２ボディ領域下方第２フローティング領域との２箇所で分担することができる。このため、境界領域の電界強度をより低減することができる。
（特徴２） 本明細書が開示する半導体装置では、第１フローティング領域が、半導体基板の厚み方向における所定の深さに、素子領域側から終端領域側に向かって所定の間隔を空けて配置されていてもよい。第２ボディ領域下方第２フローティング領域は上記の所定の深さに配置されていてもよい。第２ボディ領域下方第２フローティング領域のうち最も外周側の第２フローティング領域と、その第２ボディ領域下方第２フローティング領域の反素子領域側に隣接する第２フローティング領域との間隔ｂ０は、上記の所定の間隔の２分の１以下であってもよい。
半導体装置に逆バイアス電圧を印加すると、第１ボディ領域と第１ドリフト領域のｐｎ接合、並びに第２ボディ領域と第２ドリフト領域のｐｎ接合から空乏層が広がる。特徴２によると、空乏層が第１フローティング領域及び第２ボディ領域下方第２フローティング領域に到達するタイミングがほぼ同時となる。また、隣接する第１フローティング領域からそれぞれ広がる空乏層がつながるよりも先に、最も外周側に位置する第２ボディ領域下方第２フローティング領域から広がる空乏層が、その外周側で隣接する第２フローティング領域に到達する。このため、終端領域の耐圧を優先的に保持することができる。
（特徴３） 本明細書が開示する半導体装置では、ＦＬＲ領域はｎ個（ｎは自然数）形成されていてもよい。第２ボディ領域下方第２フローティング領域を除く第２フローティング領域はｍ個（ｍは自然数）形成されていてもよい。内周側から外周側に向かってｉ番目（ｉ＝１〜ｎ−１）のＦＬＲ領域とｉ＋１番目のＦＬＲ領域との間隔をｃｉとし、第２ボディ領域と１番目のＦＬＲ領域との間隔をｃ０とし、ｍ個の第２フローティング領域を内周側から外周側に向かって数えてｊ番目（ｊ＝１〜ｍ−１）の第２フローティング領域とｊ＋１番目の第２フローティング領域との間隔をｂｊとしたときに、次の関係式；
ｃ０＜ｂ０、ｃｉ＜ｂｊ（但し、ｉ＝ｊであり、ｉの上限値はｎ−１，ｍ−１のうち小さい方とする）が成立してもよい。
特徴３によると、ＦＬＲ領域間の方が、第２フローティング領域間よりも早く空乏化する。このため、終端領域では、半導体基板の上面の耐圧を半導体基板の内部の耐圧よりも相対的に高くすることができる。別言すれば、終端領域の耐圧は、半導体基板の内部の終端構造（即ち、第２フローティング領域）によって決定される。従って、外来電荷により半導体基板の上面の電界が乱されても、これを原因として終端領域の耐圧が低下することを抑制することができる。外来電荷の影響を受け難い半導体装置を実現できる。
（特徴４） 本明細書が開示する半導体装置では、ＦＬＲ領域の数は、第２ボディ領域下方第２フローティング領域を除く第２フローティング領域の数よりも多くてもよい。特徴４によると、終端領域では、半導体基板の上面の耐圧を半導体基板の内部の耐圧よりも相対的に高くすることができる。
（特徴５） 本明細書が開示する半導体装置では、半導体基板の厚み方向におけるＦＬＲ領域の厚みは、上記厚み方向における第２フローティング領域の厚みよりも大きくてもよい。特徴５によると、半導体基板の厚み方向におけるＦＬＲ領域の側面の長さが長くなる。このため、ＦＬＲ領域の側面から空乏層が広がり易くなり、ＦＬＲ領域の側面での電界集中を緩和することができる。従って、終端領域では、半導体基板の上面の耐圧を半導体基板の内部の耐圧よりも相対的に高くすることができる。
（特徴６） 本明細書が開示する半導体装置では、半導体基板を平面視したときに、終端領域は素子領域の少なくとも１つの辺と半導体基板の端辺との間に形成されていてもよい。素子領域の上記１つの辺と半導体基板の端辺との間では、素子領域から半導体基板の端辺に向かう方向のＦＬＲ領域の幅が、素子領域から半導体基板の端辺に向かう方向の第２フローティング領域の幅よりも大きくてもよい。特徴６によると、空乏層は、第２フローティング領域からよりも、ＦＬＲ領域からのほうが広がり易くなる。このため、ＦＬＲ領域近傍での電界集中をより緩和することができる。
（特徴７） 本明細書が開示する半導体装置では、素子領域にはさらに、ゲート電極と、絶縁体が形成されていてもよい。ゲート電極は、第１ボディ領域を貫通して第１ドリフト領域にまで延びるゲートトレンチ内に配置され、第１ボディ領域と対向していてもよい。絶縁体は、ゲート電極とゲートトレンチの内壁との間に配置されていてもよい。素子領域における第１フローティング領域は、ゲートトレンチの底部を囲んでいてもよい。
（特徴８） 本明細書が開示する半導体装置では、終端領域にダミートレンチと、ダミートレンチ内に配置されている絶縁体が形成されていてもよい。ダミートレンチは、第２ボディ領域を貫通して第２ドリフト領域にまで延びていてもよい。ダミートレンチは、素子領域の外周を取り囲んでいてもよい。少なくとも１つの第２フローティング領域は、ダミートレンチの底部を囲んでいてもよい。特徴８によると、ダミートレンチを形成することにより終端領域の耐圧をより向上できる。
実施例１の半導体装置１０について図１、２を参照して説明する。図１では図を見易くするために半導体基板１１上の絶縁膜及び電極の図示を省略している。また、図１、２はそれぞれ図を見易くするために縮尺を変更して図示している。このため、図１と図２の縮尺は一致していないことに注意されたい。また、図１では後述するゲート電極１６及びダミートレンチ２５にハッチをかけている。図１に示すように、半導体装置１０は半導体基板１１に形成されている。半導体基板１１には、素子領域１２と、終端領域１４が形成されている。素子領域１２は、半導体基板１１を平面視したときに略矩形状を有する。終端領域１４は素子領域１２を取り囲んでいる。別言すれば、終端領域１４は、素子領域１２を構成する４つの辺と、半導体基板１１の端辺との間に形成されている。以下では、終端領域１４のうち、後述するＦＬＲ領域４１ａの内周側の側面より素子領域１２側の領域を特に境界領域１４ａと称する。半導体基板１１にはＳｉＣ基板が用いられる。
素子領域１２には、６つのゲート電極１６が形成されている。６つのゲート電極１６は、図１のｙ方向に延びており、図１のｘ方向に所定の間隔を空けて配列されている。終端領域１４には１つのダミートレンチ２５及び６つのＦＬＲ領域４１が形成されている。ダミートレンチ２５は、素子領域１２の周囲を一巡しており、６つのＦＬＲ領域４１はダミートレンチ２５の周囲を一巡している。
ここで、素子領域１２の構成について説明する。図２に示すように、素子領域１２には、絶縁ゲート型半導体素子が形成されている。即ち、素子領域１２には、半導体基板１１の上面に臨む領域に、ｎ＋型のソース領域４０とｐ＋型のボディコンタクト領域３８が形成されている。ボディコンタクト領域３８は、ソース領域４０に接するように形成されている。
ソース領域４０とボディコンタクト領域３８の下側には、ｐ−型のボディ領域３６ａが形成されている。ボディ領域３６ａの不純物濃度は、ボディコンタクト領域３８の不純物濃度より低くされている。ボディ領域３６ａは、ソース領域４０及びボディコンタクト領域３８に接している。このため、ソース領域４０は、ボディ領域３６ａ及びボディコンタクト領域３８によって囲まれている。ボディ領域は、終端領域１４の一部にまで形成されている。以下では、終端領域１４に形成されているｐ−型のボディ領域を「ボディ領域３６ｂ」と称し、ボディ領域３６ａとボディ領域３６ｂをまとめて「ボディ領域３６」と称する。ボディ領域３６ａとボディ領域３６ｂは連続した領域であり、一体的に形成される。このため、ボディ領域３６ａの下面とボディ領域３６ｂの下面とは、ｚ方向の同じ高さに位置している。なお、ｐ−型のボディ領域３６ａ及びボディコンタクト領域３８は「第１ボディ領域」の一例に相当し、ボディ領域３６ｂ及びボディコンタクト領域３９（後述）は「第２ボディ領域」の一例に相当する。
ボディ領域３６ａの下側には、ｎ−型のドリフト領域３２ａが形成されている。ドリフト領域は、半導体基板１１の全面に形成されている。以下では、終端領域１４に形成されているｎ−型のドリフト領域を、「ドリフト領域３２ｂ」と称し、ドリフト領域３２ａとドリフト領域３２ｂをまとめて「ドリフト領域３２」と称する。ドリフト領域３２ａとドリフト領域３２ｂは連続した領域であり、一体的に形成される。ドリフト領域３２ａは、ボディ領域３６ａの下面に接している。ドリフト領域３２ａは、ボディ領域３６ａによってソース領域４０から分離されている。ドリフト領域３２ａ内には、後述するゲートトレンチ２４の底部を囲む範囲にｐ−型の拡散領域３４が形成されている。拡散領域３４は、ゲート電極１６の下方（即ち、ゲートトレンチ２４の底部）の絶縁体２６に接している。拡散領域３４の周囲は、ドリフト領域３２ａに囲まれている。これによって、拡散領域３４は、ボディ領域３６ａから分離されている。拡散領域３４は、ボディ領域３６ａの下面から深さｄ１の位置に、間隔ａを空けて形成されている。なお、ｎ−型のドリフト領域３２ａは「第１ドリフト領域」の一例に相当し、ドリフト領域３２ｂは「第２ドリフト領域」の一例に相当し、拡散領域３４は「第１フローティング領域」の一例に相当する。
半導体基板１１の下面に臨む範囲には、ｎ＋型のドレイン領域３０が形成されている。ドレイン領域３０は半導体基板１１の全面に形成されている。ドレイン領域３０の不純物濃度は、ドリフト領域３２中の不純物濃度より高くされている。ドレイン領域３０は、ドリフト領域３２の下面に接している。ドレイン領域３０は、ドリフト領域３２によってボディ領域３６から分離されている。
半導体基板１１の上面にはゲートトレンチ２４が形成されている。ゲートトレンチ２４は、ソース領域４０及びボディ領域３６ａを貫通し、その下端はドリフト領域３２ａまで延びている。ゲートトレンチ２４内には、ゲート電極１６が形成されている。ゲート電極１６は、その下端がボディ領域３６ａの下面より僅かに深くなるように形成されている。ゲートトレンチ２４の壁面とゲート電極１６の間（即ち、ゲート電極１６の側方及び下方）には絶縁体２６が充填されている。このため、ゲート電極１６は、絶縁体２６を介してボディ領域３６ａ及びソース領域４０に対向している。また、ゲート電極１６の上面には、キャップ絶縁膜４５が形成されている。
半導体基板１１の下面にはドレイン電極２８が形成されている。ドレイン電極２８は、半導体基板１１の全面に形成されている。ドレイン電極２８は、ドレイン領域３０とオーミック接触している。半導体基板１１の上面には、ソース電極４６が形成されている。ソース電極４６は、素子領域１２、及び終端領域１４の一部に形成されている。素子領域１２では、ソース電極４６はソース領域４０及びボディコンタクト領域３８とオーミック接触している。終端領域１４では、ソース電極４６はボディコンタクト領域３９とオーミック接触している。ソース電極４６は、キャップ絶縁膜４５によってゲート電極１６から絶縁されている。
次に、終端領域１４について説明する。図２に示すように、終端領域１４には、１つのダミートレンチ２５、６つのＦＬＲ領域４１、及び６つの拡散領域３７が形成されている。終端領域１４の一部には、半導体基板１１の上面に臨む範囲にボディコンタクト領域３９が形成されている。ボディコンタクト領域３９の下側には、ボディ領域３６ｂが形成されている。ボディ領域３６ｂはボディコンタクト領域３９の下面及び側面に接している。ボディ領域３６ｂの下側には、ドリフト領域３２ｂが形成されている。ドリフト領域３２ｂはボディ領域３６ｂの下面及び側面に接している。ダミートレンチ２５は、ボディコンタクト領域３９及びボディ領域３６ｂを貫通し、その下端がドリフト領域３２ｂまで延びている。ダミートレンチ２５の下端は、ゲートトレンチ２４の下端と同一の深さとなっている。ダミートレンチ２５内には、絶縁体２７が充填されている。
終端領域１４には、ドリフト領域３２ｂ内に、６つのｐ−型の拡散領域３７が形成されている。以下では、各拡散領域３７を、ｘ方向に向かって順に、拡散領域３７ａ、拡散領域３７ｂ、・・・、拡散領域３７ｆと称する。拡散領域３７ａ〜３７ｆは略同一の大きさである。拡散領域３７は、素子領域１２から半導体基板１１の端辺に向かう方向（図２のｘ方向）の幅がｗ２、半導体基板１１の厚み方向（図２のｚ方向）の厚みがｔ２となるように形成されている。拡散領域３７のうち拡散領域３７ａは、ダミートレンチ２５の底部を囲む範囲に形成されている。拡散領域３７の周囲は、ドリフト領域３２ｂに囲まれている。本実施例では、拡散領域３７ａ〜３７ｆは拡散領域３４と略同一の深さ（即ち、深さｄ１）に形成されており、素子領域１２の外周を取り囲んでいる。なお、拡散領域３７は、「第２フローティング領域」の一例に相当する。
拡散領域３７のうち拡散領域３７ａ、３７ｂは、終端領域１４の境界領域１４ａに配置されている。より具体的には、拡散領域３７ａ、３７ｂは、ボディ領域３６ｂの下方に配置されている。別言すると、拡散領域３７ａ、３７ｂは、半導体基板１１を平面視したときに、ボディ領域３６ｂと重なっている。このため、本実施例では、６つの拡散領域３７のうち、２つの拡散領域３７ａ，３７ｂがボディ領域３６ｂの下方に配置されており、４つの拡散領域３７ｃ〜３７ｆがボディ領域３６ｂの外周側に配置されている。なお、拡散領域３７ａ，３７ｂは「第２ボディ領域下方第２フローティング領域」の一例に相当する。
ここで、拡散領域３７ｂと拡散領域３７ｃとの間隔をｂ０とし、拡散領域３７ｂから外周側に向かってｊ番目（ｊ＝１〜３）の拡散領域３７とｊ＋１番目の拡散領域３７との間隔をｂｊとすると、ｂ０、ｂｊ、ｂｊ＋１の間には、ｂ０＜ｂｊ＜ｂｊ＋１の関係が成立する。また、上述したように、隣接する拡散領域３４は間隔ａを空けて均等に配置されている。間隔ａと間隔ｂ０との間には、２×ｂ０≦ａの関係が成り立っている。
また、拡散領域３７ａは、素子領域１２の最も終端領域１４側に形成されている拡散領域３４（以下では、端部側拡散領域３４ａとも称する）から、間隔ｅ１を空けて形成されている。本実施例では、ｅ１＝ａとされているが、これに限られず、例えばｅ１＜ａであってもよい。また、拡散領域３７ｂは、拡散領域３７ａから間隔ｅ２を空けて形成されている。本実施例では、ｅ２＜ａとされているが、これに限られず、例えばｅ２＝ａであってもよい。
次に、ＦＬＲ領域４１について説明する。上述したように、終端領域１４には、半導体基板１１の上面に臨む範囲に６つのｐ＋型のＦＬＲ領域４１が形成されている。ＦＬＲ領域４１の不純物濃度は、ボディ領域３６ｂの不純物濃度より高くされている。以下では、各ＦＬＲ領域４１を、ｘ方向に向かって順に、ＦＬＲ領域４１ａ、ＦＬＲ領域４１ｂ、・・・、ＦＬＲ領域４１ｆと称する。ＦＬＲ領域４１ａ〜ＦＬＲ領域４１ｆは略同一の大きさである。ＦＬＲ領域４１は、素子領域１２から半導体基板１１の端辺に向かう方向の幅がｗ１、半導体基板１１の厚み方向の厚みがｔ１となるように形成されている。ドリフト領域３２ｂは、ＦＬＲ領域４１に接するとともにＦＬＲ領域４１を取り囲んでいる。ＦＬＲ領域４１ａは、ボディ領域３６ｂから間隔ｃ０を開けて形成されている。ここで、間隔ｃ０は、厳密には、ボディ領域３６ｂの反素子領域１２側（ｘ方向側）の側面と、ＦＬＲ領域４１ａの素子領域１２側（−ｘ方向側）の側面との間隔を指すことに注意されたい。ボディ領域３６ｂとＦＬＲ領域４１ａの間には、ドリフト領域３２ｂが配置されている。別言すれば、ドリフト領域３２ｂは、ボディ領域３６ｂとＦＬＲ領域４１ａを分離している。図２から明らかなように、ＦＬＲ領域４１ａの内周側の側面より素子領域１２側には、２つの拡散領域３７ａ、３７ｂが配置されている。
ここで、内周側から外周側に向かってｉ番目（ｉ＝１〜５）のＦＬＲ領域４１とｉ＋１番目のＦＬＲ領域４１との間隔をｃｉとすると、ｃ０、ｃｉ、ｃｉ＋１の間には、ｃ０＜ｃｉ＜ｃｉ＋１の関係が成立する。
また、間隔ｂ０〜ｂ３と間隔ｃ０〜ｃ３との間には、ｃ０＜ｂ０、ｃ１＜ｂ１、ｃ２＜ｂ２、ｃ３＜ｂ３の関係がそれぞれ成立する。さらに、ＦＬＲ領域４１の幅ｗ１と拡散領域３７の幅ｗ２との間には、ｗ１＞ｗ２の関係が成立し、ＦＬＲ領域４１の厚みｔ１と拡散領域３７の厚みｔ２との間には、ｔ１＞ｔ２の関係が成立する。
また、上述したように、ＦＬＲ領域４１は６つ形成されている。一方、拡散領域３７のうちボディ領域３６ｂの下方に配置されていない拡散領域３７は４つ形成されている。即ち、ＦＬＲ領域４１の数は、ボディ領域３６ｂの下方に配置されていない拡散領域３７（即ち、拡散領域３７ｃ〜３７ｆ）の数よりも多い。
終端領域１４の半導体基板１１の上面には絶縁膜４４が形成されている。絶縁膜４４は、ボディコンタクト領域３９の上面の一部及びボディ領域３６ｂの上面の一部と、ドリフト領域３２ｂの上面を覆っている。
上述した半導体装置１０を使用するときは、ドレイン電極２８が電源電位に接続され、ソース電極４６がグランド電位に接続される。ゲート電極１６に印加される電位が閾値電位未満である場合は、半導体装置１０はオフしている。半導体装置１０がオフした状態では、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がる。上記のｐｎ接合から広がる空乏層がＦＬＲ領域４１ａに到達すると、ＦＬＲ領域４１ａとドリフト領域３２ｂとのｐｎ接合から空乏層が広がる。同様に、上記のｐｎ接合（ボディ領域３６とドリフト領域３２とのｐｎ接合）から広がる空乏層が拡散領域３４、３７ａ，３７ｂに到達すると、拡散領域３４とドリフト領域３２ａとのｐｎ接合、及び拡散領域３７ａ，３７ｂとドリフト領域３２ｂとのｐｎ接合からそれぞれ空乏層が広がる。
ゲート電極１６に印加される電位が閾値電位以上となると、半導体装置１０はオンする。半導体装置１０がオンすると、絶縁体２６に接している範囲のボディ領域３６ａにチャネルが形成される。これによって、電子が、ソース電極４６からソース領域４０、ボディ領域３６ａのチャネル、ドリフト領域３２ａ、及びドレイン領域３０を通ってドレイン電極２８に流れる。即ち、ドレイン電極２８からソース電極４６に電流が流れる。
次に、実施例１の半導体装置１０の利点を説明する。図２に示されるように、半導体装置１０の終端領域１４には拡散領域３７及びＦＬＲ領域４１が形成されている。拡散領域３７は、半導体基板１１の内部（詳細には、ボディ領域３６の下面から深さｄ１の位置）に形成されており、ＦＬＲ領域４１は半導体基板１１の上面に臨む範囲に形成されている。これにより、半導体装置１０に逆バイアス電圧を印加すると、等電位線は隣接する拡散領域３７間及び隣接するＦＬＲ領域４１間に均等に配置される。このため、終端領域１４では、半導体基板１１の内部における電界の集中を抑制できると共に、上面における電界の集中も抑制することができる。従って、終端領域１４において局所的に電界強度が高くなることがなくなり、終端領域１４全体の電界強度を低減することができる。この結果、終端領域１４の耐圧を向上することができ、終端領域１４の面積を縮小できる。また、一般に、境界領域１４ａに相当する領域は、電界が集中して電界強度が高くなり易く、耐圧が低下し易い。本実施例では、境界領域１４ａに拡散領域３７ａ，３７ｂを配置している。これにより、境界領域１４ａの電界強度を、素子領域１２の電界強度以下に抑えることができる。このように、終端領域１４に複数のＦＬＲ領域４１及び拡散領域３７を形成し、一部の拡散領域３７を境界領域１４ａに配置することにより、終端領域１４の耐圧を素子領域１２の耐圧よりも相対的に高くすることができる。従って、ドリフト領域３２の不純物濃度が比較的に高い場合においても、終端領域１４で耐圧を保持することができる。結果として、アバランシェ降伏が発生する箇所を素子領域１２とすることができる。素子領域１２は終端領域１４と比較して広い面積を有するため、温度が上がり難く、大きな降伏電流を許容できる。このため、半導体装置１０のアバランシェ耐量を増加することができる。
また、本実施例では終端領域１４の一部（即ち、境界領域１４ａ）にもボディ領域３６ｂを形成している。ボディ領域３６ｂは、ダミートレンチ２５より半導体基板１１の端部側（ｘ方向）にまで及んでいる。トレンチには電界が集中し易いため、上記のようにボディ領域３６ｂを形成することにより、ダミートレンチ２５への電界集中を抑制することができる。ダミートレンチ２５が形成されていない場合は、最も終端領域１４側のゲートトレンチ２４への電界集中を抑制することができる。また、本実施例では、拡散領域３７ａ、３７ｂがボディ領域３６ｂの下方に配置されている。一般に、半導体装置１０に逆バイアス電圧を印加すると、ボディ領域３６ｂとドリフト領域３２ｂとのｐｎ接合に電界が集中し、このｐｎ接合の耐圧が低下し易い。しかしながら、拡散領域３７ａ、３７ｂを配置することにより、上記ｐｎ接合の電界集中を緩和し、耐圧低下を抑制することができる。
さらに、本実施例では、６つの拡散領域３４を同一の深さｄ１に、間隔ａを空けて配置している。また、２つの拡散領域３７ａ，３７ｂも拡散領域３４と同一の深さｄ１に配置している。逆バイアス電圧を印加すると、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がる。拡散領域３４，３７ａ，３７ｂを同一の深さに配置することにより、空乏層はこれらの拡散領域３４，３７ａ，３７ｂにほぼ同じタイミングで到達する。空乏層が拡散領域３４，３７ａ，３７ｂに到達すると、拡散領域３４とドリフト領域３２ａとのｐｎ接合、及び拡散領域３７ａ，３７ｂとドリフト領域３２ｂとのｐｎ接合からもそれぞれ空乏層が広がる。空乏層は拡散領域３４及び拡散領域３７ａ，３７ｂからほぼ等速度で広がる。６つの拡散領域３４は均等に配置されているため、隣接する拡散領域３４から広がる空乏層がつながるタイミングは、各拡散領域３４間でほぼ同時となる。このタイミングを第１タイミングとする。空乏層は隣接する拡散領域３４間のほぼ中央でつながる。一方、拡散領域３７ｂ（即ち、拡散領域３７ａ，３７ｂのうち外周側の拡散領域３７）から広がる空乏層は、その外周側で拡散領域３７ｂに隣接する拡散領域３７ｃに到達する。このタイミングを第２タイミングとする。本実施例では、拡散領域３７ｂと拡散領域３７ｃとの間隔ｂ０を、隣接する拡散領域３４同士の間隔ａの２分の１以下に設定している。このため、第２タイミングの方が第１タイミングよりも先に訪れる。即ち、拡散領域３７ｂと拡散領域３７ｃの間は、隣接する拡散領域３４の間よりも早く空乏化する。従って、終端領域１４の耐圧を優先的に保持することができ、終端領域１４の耐圧を素子領域１２の耐圧よりも相対的に高くすることができる。また、本実施例では端部側拡散領域３４ａと拡散領域３７ａとの間隔ｅ１を間隔ａと同一としているため、隣接する拡散領域３４の間が空乏化するのとほぼ同時に、端部側拡散領域３４ａと拡散領域３７ａの間が空乏化する。また、拡散領域３７ａと拡散領域３７ｂとの間隔ｅ２を間隔ａより短くしているため、隣接する拡散領域３４の間が空乏化するよりも早く拡散領域３７ａと拡散領域３７ｂとの間が空乏化する。このため、終端領域１４の耐圧をより適切に保持することができる。
拡散領域３７ａに空乏層が到達すると、拡散領域３７ａから空乏層が広がり、拡散領域３７ｂに到達する。すると、拡散領域３７ｂから空乏層が広がり、拡散領域３７ｃに到達する。こうして空乏層は拡散領域３７ｆまで広がっていく。また、ボディ領域３６ｂの側面とドリフト領域３２ｂとのｐｎ接合から広がる空乏層は、ＦＬＲ領域４１ａにも到達する。ＦＬＲ領域４１ａに空乏層が到達すると、ＦＬＲ領域４１ａから空乏層が広がり、ＦＬＲ領域４１ｂに到達する。すると、ＦＬＲ領域４１ｂから空乏層が広がり、ＦＬＲ領域４１ｃに到達する。こうして空乏層はＦＬＲ領域４１ｆまで広がっていく。本実施例では、間隔ｂ０〜ｂ３と間隔ｃ０〜ｃ３との間には、ｃ０＜ｂ０、ｃ１＜ｂ１、ｃ２＜ｂ２、ｃ３＜ｂ３の関係がそれぞれ成立する。一般に、ボディ領域の側面からは空乏層が広がり難い。しかしながら、ｃ０＜ｂ０とすることにより、ボディ領域３６ｂの下面から広がる空乏層が拡散領域３７ｂを経て拡散領域３７ｃに到達するよりも先に、ボディ領域３６ｂの側面から広がる空乏層がＦＬＲ領域４１ａに到達し易くなる。また、ｃ１＜ｂ１とすることにより、空乏層は拡散領域３７ｄに到達するよりも先に、ＦＬＲ領域４１ｂに到達し易くなる。同様に、ｃ２＜ｂ２、ｃ３＜ｂ３とすることにより、空乏層は拡散領域３７ｆに到達するよりも先に、ＦＬＲ領域４１ｄに到達し易くなる。このため、ＦＬＲ領域４１ａ〜４１ｄ間の方が、拡散領域３７ｂ〜３７ｆ間よりも早く空乏化し易い。従って、終端領域１４では、半導体基板１１の上面の耐圧（即ち、ＦＬＲ領域４１が形成されている範囲の耐圧）を、半導体基板１１の内部の耐圧（即ち、拡散領域３７が形成されている範囲の耐圧）よりも高くすることができる。別言すれば、拡散領域３７の耐圧の値が、終端領域１４の耐圧の値となる。この結果、例えば外来電荷により半導体基板１１の上面の電界が乱されて、上面の電界強度が若干低下したとしても、その電界強度が拡散領域３７近傍の電界強度を下回らない限り、外来電荷の付着を原因として終端領域１４の耐圧が低下することを抑制することができる。即ち、外来電荷の影響を受け難く、耐圧劣化が小さい終端構造を実現できる。
一般に、隣接する拡散領域３７間の間隔ｂが短くなるほど、一方の拡散領域３７から広がる空乏層は、隣接する他方の拡散領域３７に早く到達する。しかしながら、これらの拡散領域３７による耐圧保持力は低下してしまう。一方、間隔ｂが長くなるほど、一方の拡散領域３７から広がる空乏層が隣接する他方の拡散領域３７に到達するのは遅くなるが、これらの拡散領域３７による耐圧保持力は上昇する。本実施例では、隣接する拡散領域３７ｂ〜３７ｆ間の間隔ｂ０〜ｂ３は、ｂ０＜ｂ１＜ｂ２＜ｂ３とされている。このため、拡散領域３７ｂから広がる空乏層は、拡散領域３７ｃ・・・３７ｆへと速やかに広がる。従って、例えばｂ０＞ｂ１＞ｂ２＞ｂ３である構成と比較して、拡散領域３７ｂ〜３７ｆ間を早く空乏化することができる。同時に、比較的に間隔ｂが広くとられている外周側の拡散領域３７（例えば拡散領域３７ｄ〜３７ｆ）では、高い耐圧保持力を発揮できる。このため、例えばｂ０＝ｂ１＝ｂ２＝ｂ３である構成と比較して、拡散領域３７による耐圧保持力を向上することができる。
また、本実施例では、ＦＬＲ領域４１の数（６つ）は、拡散領域３７のうちボディ領域３６ｂの下方に位置していない拡散領域３７の数（４つ）よりも多くされている。一般に、ＦＬＲ領域４１の数が多いほど半導体基板１１の上面の耐圧が向上し、拡散領域３７の数が多いほど半導体基板１１の内部の耐圧が向上する。このため、上記の構成とすることにより、終端領域１４では、半導体基板１１の上面の耐圧を内部の耐圧よりも相対的に高くすることができる。
また、本実施例では、ｚ方向のＦＬＲ領域４１の厚みｔ１は、同方向の拡散領域３７の厚みｔ２よりも大きくされている。この構成の利点を図３，４を参照して説明する。図３のＦＬＲ領域４１のｚ方向の厚みｔ１は、図４のＦＬＲ領域１４１のｚ方向の厚みｔ２よりも大きくされている。このため、ＦＬＲ領域４１の側面の長さがＦＬＲ領域１４１の側面の長さよりも長くなる。一般に、空乏層は、ｐｎ接合において、ｐ型領域の固定電荷とｎ型領域の固定電荷が等量になるように広がる。このため、ＦＬＲ領域の側面と角部からそれぞれ空乏層が広がる（即ち、ｐ型領域の固定電荷と等量の固定電荷をｎ型領域にて確保する）場合を考えると、空乏層が広がる方向における空乏層の厚みは、ＦＬＲ領域の側面から広がる空乏層の方が、角部から広がる空乏層よりも厚くなる。このため、ＦＬＲ領域の側面が長いＦＬＲ領域４１からのほうが、ＦＬＲ領域１４１からよりも、空乏層が広がり易くなる。従って、等電位線は、隣接するＦＬＲ領域４１間の方が、隣接するＦＬＲ領域１４１間よりも、より均等に配置される（別言すれば、等電位線が疎になる）。この結果、ＦＬＲ領域４１の方がＦＬＲ領域１４１よりも半導体基板１１の上面の電界強度を低減することができる。特に、本実施例では、ＦＬＲ領域４１の厚みｔ１を、拡散領域３７の厚みｔ２よりも大きくしている。このため、ＦＬＲ領域４１から空乏層が広がる速度の方が、拡散領域３７から空乏層が広がる速度よりも大きくなる。従って、ＦＬＲ領域４１間の方が拡散領域３７間よりも早く空乏化する。結果として、終端領域１４では、半導体基板１１の上面の耐圧を内部の耐圧よりも相対的に高くすることができる。
また、本実施例では、ｘ方向のＦＬＲ領域４１の幅ｗ１は、同方向の拡散領域３７の幅ｗ２よりも大きくされている。このため、ＦＬＲ領域４１の角部の曲率は、断面が略楕円状である拡散領域３７の曲率よりも小さくなる（即ち、ＦＬＲ領域４１の角部の曲率半径は、拡散領域３７の曲率半径よりも大きくなる）。このため、空乏層は、ＦＬＲ領域４１からの方が拡散領域３７からよりも相対的に広がり易くなる。従って、ＦＬＲ領域４１間の方が拡散領域３７間よりも早く空乏化する。結果として、終端領域１４では、半導体基板１１の上面の耐圧を内部の耐圧よりも相対的に高くすることができる。
以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置は、上記の実施例を様々に変形、変更したものが含まれる。
例えば、ゲートトレンチ２４の下端が浅くされており、ゲートトレンチ２４の底部と拡散領域３４とはドリフト領域３２ａによって分離されていてもよい。同様に、ダミートレンチ２５の下端が浅くされており、ダミートレンチ２５の底部と拡散領域３７ａとはドリフト領域３２ｂによって分離されていてもよい。この構成によっても実施例１と同様の作用効果を奏することができる。
また、ＦＬＲ領域４１の個数と拡散領域３７の個数（厳密には境界領域１４ａの外周側に配置されている拡散領域３７ｃ〜３７ｆ）の関係、ＦＬＲ領域４１の厚みｔ１と拡散領域３７の厚みｔ２の関係、及びＦＬＲ領域４１の幅ｗ１と拡散領域３７の幅ｗ２の関係は、それぞれ単独で効果を奏するものである。このため、上記３つの関係が同時に満たされなければならないわけではなく、いずれか１つ或いは２つの関係が採用される構成であってもよい。
また、境界領域１４ａに配置される拡散領域３７の数は１つであってもよいし、３つ以上であってもよい。また、拡散領域３７の全体がボディ領域３６ｂの下方に配置される必要はなく、半導体基板１１を平面視したときに拡散領域３７の一部がボディ領域３６ｂの下方に配置される構成であってもよい。
また、拡散領域３７及びＦＬＲ領域４１の数は６つに限られない。拡散領域３７及びＦＬＲ領域４１を多数形成するほど、終端領域１４の耐圧を高くできる。終端領域１４で保持したい耐圧の値に応じて各ＦＬＲ領域４１及び各拡散領域３７間の間隔及び数を調整することにより、素子領域１２よりも終端領域１４の耐圧を相対的に高くすることが可能となる。
また、ダミートレンチ２５を形成しなくても耐圧が保持できる場合には、ダミートレンチ２５は形成されなくてもよい。もしくは、ダミートレンチ２５の数は２つ以上であってもよい。ダミートレンチ２５の内部には導電体がさらに形成されていてもよい。また、半導体基板１１には２つ以上の素子領域１２が形成されてもよい。また、本明細書が開示する技術は、ＭＯＳに限られず、ＩＧＢＴを始めとする大電力スイッチング素子全般に適用され得る。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１１：半導体基板
１２：素子領域
１４：終端領域
１４ａ：境界領域
１６：ゲート電極
２４：ゲートトレンチ
２５：ダミートレンチ
２６、２７：絶縁体
２８：ドレイン電極
３０：ドレイン領域
３２ａ，３２ｂ：ドリフト領域
３４、３７：拡散領域
３６ａ，３６ｂ：ボディ領域
３８、３９：ボディコンタクト領域
４０：ソース領域
４１：ＦＬＲ領域
４４：絶縁膜
４６：ソース電極

Claims (7)

  1. 素子領域と、素子領域を取り囲む終端領域を有する半導体基板を備えており、
    素子領域には、
    半導体基板の上面に臨む範囲に配置されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    その周囲が第１ドリフト領域によって囲まれている複数の第１導電型の第１フローティング領域と、が形成されており、
    第１フローティング領域が、半導体基板の厚み方向における所定の深さに、素子領域側から終端領域側に向かって所定の間隔を空けて配置されており、
    終端領域には、
    半導体基板の上面に臨む範囲に配置されており、素子領域の外周を取り囲んでいる複数の第１導電型のＦＬＲ領域と、
    ＦＬＲ領域に接するとともにこれを取り囲んでいる第２導電型の第２ドリフト領域と、
    その周囲が第２ドリフト領域によって囲まれている複数の第１導電型の第２フローティング領域と、が形成されており、
    第２フローティング領域は、素子領域の外周を取り囲んでおり、
    最も素子領域側に配置されているＦＬＲ領域の内周側の側面より素子領域側には、少なくとも１つの第２フローティング領域が配置されており、
    半導体基板の上面に臨む範囲に配置されると共に素子領域側に部分的に配置され、第１ボディ領域から連続する第１導電型の第２ボディ領域が形成されており、
    ＦＬＲ領域は第２ボディ領域から離間しており、
    第２ドリフト領域は、第２ボディ領域の下面及び側面に接しており、第２ボディ領域とＦＬＲ領域を分離しており、
    半導体基板を平面視したときに、複数の第２フローティング領域の少なくとも１つが、第２ボディ領域と重なる部分を有しており、
    半導体基板を平面視したときに第２ボディ領域と重なる部分を有する第２フローティング領域を第２ボディ領域下方第２フローティング領域とすると、第２ボディ領域下方第２フローティング領域は前記所定の深さに配置されており、
    第２ボディ領域下方第２フローティング領域のうち最も外周側の第２ボディ領域下方フローティング領域と、その第２ボディ領域下方フローティング領域の反素子領域側に隣接する第２フローティング領域との間隔ｂ０は、前記所定の間隔の２分の１以下であることを特徴とする半導体装置。
  2. ＦＬＲ領域はｎ個（ｎは自然数）形成されており、
    内周側から外周側に向かってｉ番目（ｉ＝１〜ｎ−１）のＦＬＲ領域とｉ＋１番目のＦＬＲ領域との間隔をｃｉとし、第２ボディ領域と１番目のＦＬＲ領域との間隔をｃ０とし、
    第２ボディ領域下方第２フローティング領域を除く第２フローティング領域はｍ個（ｍは自然数）形成されており、
    そのｍ個の第２フローティング領域を内周側から外周側に向かって数えてｊ番目（ｊ＝１〜ｍ−１）の第２フローティング領域とｊ＋１番目の第２フローティング領域との間隔をｂｊとしたときに、次の関係式；
    ｃ０＜ｂ０、ｃｉ＜ｂｊ（但し、ｉ＝ｊであり、ｉの上限値はｎ−１，ｍ−１のうち小さい方とする）
    が成り立つことを特徴とする請求項１に記載の半導体装置。
  3. ＦＬＲ領域の数は、第２ボディ領域下方第２フローティング領域を除く第２フローティング領域の数よりも多いことを特徴とする請求項２に記載の半導体装置。
  4. 素子領域と、素子領域を取り囲む終端領域を有する半導体基板を備えており、
    素子領域には、
    半導体基板の上面に臨む範囲に配置されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    その周囲が第１ドリフト領域によって囲まれている複数の第１導電型の第１フローティング領域と、が形成されており、
    終端領域には、
    半導体基板の上面に臨む範囲に配置されており、素子領域の外周を取り囲んでいる複数の第１導電型のＦＬＲ領域と、
    ＦＬＲ領域に接するとともにこれを取り囲んでいる第２導電型の第２ドリフト領域と、
    その周囲が第２ドリフト領域によって囲まれている複数の第１導電型の第２フローティング領域と、が形成されており、
    第２フローティング領域は、素子領域の外周を取り囲んでおり、
    最も素子領域側に配置されているＦＬＲ領域の内周側の側面より素子領域側には、少なくとも１つの第２フローティング領域が配置されており、
    半導体基板の厚み方向におけるＦＬＲ領域の厚みは、前記厚み方向における第２フローティング領域の厚みよりも大きいことを特徴とする半導体装置。
  5. 半導体基板を平面視したときに、終端領域は素子領域の少なくとも１つの辺と半導体基板の端辺との間に形成されており、
    素子領域の前記１つの辺と半導体基板の端辺との間では、素子領域から半導体基板の端辺に向かう特定方向のＦＬＲ領域の幅が、前記特定方向の第２フローティング領域の幅よりも大きいことを特徴とする、請求項１から４のいずれか一項に導体装置。
  6. 素子領域にはさらに、
    第１ボディ領域を貫通して第１ドリフト領域にまで延びるゲートトレンチ内に配置され、第１ボディ領域と対向しているゲート電極と、
    ゲート電極とゲートトレンチの内壁との間に配置されている絶縁体と、が形成されており、
    素子領域における第１フローティング領域は、ゲートトレンチの底部を囲んでいることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
  7. 終端領域にはさらに、
    第２ボディ領域を貫通して第２ドリフト領域にまで延びるダミートレンチと、
    ダミートレンチ内に配置されている絶縁体と、が形成されており、
    ダミートレンチは、素子領域の外周を取り囲んでおり、
    少なくとも１つの第２フローティング領域は、ダミートレンチの底部を囲んでいることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6139355B2 (ja) 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
US9590092B2 (en) * 2014-11-13 2017-03-07 Ixys Corporation Super junction field effect transistor with internal floating ring
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
US10243039B2 (en) 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
CN109478559B (zh) * 2016-07-20 2022-02-11 三菱电机株式会社 碳化硅半导体装置及其制造方法
US10559663B2 (en) * 2016-10-14 2020-02-11 Fuji Electric Co., Ltd. Semiconductor device with improved current flow distribution
CN107170688B (zh) * 2017-07-14 2019-10-22 吕志超 一种沟槽型功率器件及其制作方法
WO2019039304A1 (ja) * 2017-08-21 2019-02-28 株式会社デンソー 半導体装置およびその製造方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置
JP2019087611A (ja) * 2017-11-06 2019-06-06 トヨタ自動車株式会社 スイッチング素子とその製造方法
US10813607B2 (en) * 2018-06-27 2020-10-27 Prismatic Sensors Ab X-ray sensor, method for constructing an x-ray sensor and an x-ray imaging system comprising such an x-ray sensor
JP2020119922A (ja) * 2019-01-18 2020-08-06 トヨタ自動車株式会社 半導体装置
JP6648331B1 (ja) 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN110556427B (zh) * 2019-08-07 2021-01-08 南京芯舟科技有限公司 半导体器件及其结边缘区
CN115088080A (zh) * 2019-12-03 2022-09-20 株式会社电装 半导体装置
JP7056707B2 (ja) * 2020-09-18 2022-04-19 富士電機株式会社 半導体装置
CN112447826B (zh) * 2020-11-24 2023-03-24 北京工业大学 平面型igbt结构
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN115020240B (zh) * 2022-08-03 2023-03-28 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19816448C1 (de) * 1998-04-14 1999-09-30 Siemens Ag Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung
GB2354879B (en) * 1999-08-11 2004-05-12 Mitel Semiconductor Ltd A semiconductor device
JP3506676B2 (ja) * 2001-01-25 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4498796B2 (ja) * 2004-03-29 2010-07-07 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
DE102005041838B3 (de) * 2005-09-02 2007-02-01 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4915221B2 (ja) 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
US7948033B2 (en) * 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
JP4599379B2 (ja) * 2007-08-31 2010-12-15 株式会社東芝 トレンチゲート型半導体装置
US20120273916A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US20120217541A1 (en) * 2011-02-24 2012-08-30 Force Mos Technology Co., Ltd. Igbt with integrated mosfet and fast switching diode
US8673700B2 (en) * 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) * 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) * 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US8866221B2 (en) * 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area

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