KR101840961B1 - 반도체 장치 - Google Patents

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히로카즈 후지와라
도모하루 이케다
유키히코 와타나베
도시마사 야마모토
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도요타 지도샤（주）
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Abstract

외주 영역 내로 보다 고속으로 공핍층을 신전시킴으로써, 보다 높은 내압을 실현 가능한 기술을 제공한다. 반도체 장치는, 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과 외주 영역을 갖고 있다. 외주 영역 내의 반도체 기판의 표면에, 제 1 트렌치와, 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있다. 제 1 트렌치와 제 2 트렌치 내에, 절연막이 형성되어 있다. 제 1 트렌치의 저면으로부터 제 2 트렌치의 저면에 걸쳐 연장되는 제 2 도전형의 제 4 영역이 형성되어 있다. 제 4 영역의 하측에, 제 3 영역으로부터 연속하는 제 1 도전형의 제 5 영역이 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
(관련 출원의 상호 참조)
본 출원은, 2013년 12월 26일에 출원된 일본 특허출원 2013-269268의 관련 출원이고, 이 일본 특허출원에 기초하는 우선권을 주장하는 것이며, 이 일본 특허출원에 기재된 모든 내용을, 본 명세서를 구성하는 것으로서 원용한다.
본 명세서가 개시하는 기술은 반도체 장치에 관한 것이다.
일본 특허공개공보 2008-135522호 (이하, 특허문헌 1 이라고 한다) 에는, MOS 구조가 형성된 셀 영역과, 그 영역의 주위의 외주 영역을 갖는 반도체 장치가 개시되어 있다. 외주 영역에는, 셀 영역을 둘러싸도록 복수의 트렌치가 형성되어 있고, 각 트렌치 내에는 절연층이 충전되어 있다. 외주 영역의 각 트렌치의 하단에는, p 형의 저면 (底面) 위요 (圍繞) 영역이 형성되어 있다. MOSFET 가 턴 오프하면, 셀 영역으로부터 외주 영역으로 공핍층이 신장한다. 이 때, 각 저면 위요 영역이 공핍층의 신장을 촉진한다. 이 때문에, 이 구조에 의하면 높은 내압을 실현할 수 있다.
특허문헌 1 의 반도체 장치에서는, 셀 영역으로부터 확장되는 공핍층이, 외주 영역 내의 최초의 저면 위요 영역 (셀 영역에 가장 가까운 저면 위요 영역) 에 도달하면, 최초의 저면 위요 영역으로부터 2 번째 저면 위요 영역 (셀 영역으로부터 2 번째 저면 위요 영역) 을 향해 공핍층이 신장한다. 공핍층이 2 번째 저면 위요 영역에 도달하면, 2 번째 저면 위요 영역으로부터 3 번째 저면 위요 영역을 향해 공핍층이 신장한다. 이와 같이, 공핍층이 각 저면 위요 영역을 경유하여 순차 확장되어 가기 때문에, 공핍층이 확장되는 속도가 그다지 빠르지 않다. 따라서, 본 명세서에서는, 외주 영역 내에 재빠르게 공핍층을 신전 (伸展) 시킴으로써, 보다 높은 내압을 실현 가능한 기술을 제공한다.
본 명세서가 개시하는 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 형성되어 있는 표면 전극과, 상기 반도체 기판의 이면에 형성되어 있는 이면 전극을 갖는다. 상기 반도체 기판이, 상기 표면 전극과 상기 이면 전극의 사이를 스위칭하는 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과, 상기 소자 영역에 인접하는 외주 영역을 갖고 있다. 상기 절연 게이트형 스위칭 소자가, 상기 표면 전극에 접속되어 있는 제 1 도전형의 제 1 영역과, 상기 표면 전극에 접속되어 있고, 상기 제 1 영역에 접하고 있는 제 2 도전형의 제 2 영역과, 상기 제 2 영역의 하측에 형성되어 있고, 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리되어 있는 제 1 도전형의 제 3 영역과, 상기 제 2 영역에 접하고 있는 게이트 절연막과, 상기 게이트 절연막을 개재하여 상기 제 2 영역에 대향하고 있는 게이트 전극을 갖고 있다. 상기 외주 영역 내의 상기 반도체 기판의 상기 표면에, 제 1 트렌치와, 상기 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있다. 상기 제 1 트렌치와 상기 제 2 트렌치 내에, 절연막이 형성되어 있다. 상기 제 1 트렌치의 저면으로부터 상기 제 2 트렌치의 저면에 걸쳐 연장되는 제 2 도전형의 제 4 영역이 형성되어 있다. 상기 제 4 영역의 하측에, 상기 제 3 영역으로부터 연속하는 제 1 도전형의 제 5 영역이 형성되어 있다.
이 반도체 장치에서는, 외주 영역 내에 제 1 트렌치와 제 2 트렌치가 형성되어 있고, 제 4 영역이 제 1 트렌치의 저면으로부터 제 2 트렌치의 저면에 걸쳐 형성되어 있다. 절연 게이트형 스위칭 소자가 턴 오프할 때에는, 소자 영역으로부터 외주 영역으로 공핍층이 신장한다. 공핍층이 제 4 영역에 도달하면, 제 4 영역의 전체로부터 제 5 영역 내에 공핍층이 신장한다. 즉, 복수의 트렌치의 하측의 영역이 한번에 공핍화된다. 이 때문에, 외주 영역에 재빠르게 공핍층을 신전시킬 수 있다. 이 때문에, 이 반도체 장치는 내압이 높다.
상기 서술한 반도체 장치는, 상기 제 4 영역 중 상기 제 1 트렌치와 상기 제 2 트렌치 사이의 영역 내에, 상기 제 4 영역 중 상기 제 1 트렌치의 하측의 영역과 상기 제 2 트렌치의 하측의 영역보다, 상기 반도체 기판의 두께 방향으로 본 제 2 도전형 불순물의 면밀도가 낮은 저면밀도 영역이 형성되어 있고, 상기 저면밀도 영역에 의해, 상기 제 1 트렌치의 하측의 상기 영역이 상기 제 2 트렌치의 하측의 상기 영역으로부터 분리되어 있어도 된다.
또한, 상기의 「제 1 트렌치와 제 2 트렌치 사이의 영역」 은, 반도체 기판을 두께 방향으로 평면에서 봤을 경우에 제 1 트렌치와 제 2 트렌치의 사이에 위치하는 제 4 영역을 의미한다.
이와 같은 구성에 의하면, 절연 게이트형 스위칭 소자가 턴 오프할 때에, 저면밀도 영역을 공핍화시킬 수 있다. 저면밀도 영역이 공핍화되면, 공핍층에 의해 제 1 트렌치측의 제 4 영역이 제 2 트렌치측의 제 4 영역으로부터 분리된다. 이 때문에, 제 4 영역 내에 전위차를 발생시키는 것이 가능하고, 외주 영역에서 보다 균등하게 전위를 분포시킬 수 있다. 이 때문에, 이들 반도체 장치는, 보다 내압이 높다.
상기 서술한 반도체 장치는, 상기 반도체 기판이 SiC 에 의해 구성되어 있고, 상기 저면밀도 영역의 상기 면밀도가 3.2 × 1013 ㎝-2 미만이어도 된다.
또, 상기 서술한 반도체 장치는, 상기 반도체 기판이 Si 에 의해 구성되어 있고, 상기 저면밀도 영역의 상기 면밀도가 2.0 × 1012 ㎝-2 미만이어도 된다.
이와 같은 구성에 의하면, 저면밀도 영역을 공핍화할 수 있다.
또, 상기 서술한 반도체 장치는, 상기 반도체 기판이 SiC 에 의해 구성되어 있고, 상기 제 1 트렌치의 하측의 상기 영역 및 상기 제 2 트렌치의 하측의 상기 영역의 상기 면밀도가, 1.5 × 1013 ㎝-2 이상이어도 된다.
또, 상기 서술한 반도체 장치는, 상기 반도체 기판이 Si 에 의해 구성되어 있고, 상기 제 1 트렌치의 하측의 상기 영역 및 상기 제 2 트렌치의 하측의 상기 영역의 상기 면밀도가, 1.9 × 1019 ㎝-2 이상이어도 된다.
이와 같은 구성에 의하면, 제 1 트렌치 및 제 2 트렌치의 하측의 영역이 공핍화되는 것을 억제할 수 있다. 이에 따라, 절연 게이트형 스위칭 소자가 턴 오프할 때에, 각 트렌치의 하단 근방에 있어서 높은 전계가 발생하는 것을 억제할 수 있다.
상기 서술한 반도체 장치는, 상기 제 4 영역이, B 와 Al 을 함유하고 있고, 상기 제 1 트렌치의 하측에 위치하는 상기 제 4 영역에서는, 상기 제 1 트렌치의 저면으로부터 떨어짐에 따라, Al 에 대한 B 의 농도 비율이 상승하고, 상기 제 2 트렌치의 하측에 위치하는 상기 제 4 영역에서는, 상기 제 2 트렌치의 저면으로부터 떨어짐에 따라, Al 에 대한 B 의 농도 비율이 상승해도 된다.
이와 같은 구성에 의하면, 제 1 트렌치 및 제 2 트렌치의 하측의 제 4 영역의 제 2 도전형 불순물 농도를 높게 할 수 있음과 함께, 제 1 트렌치와 제 2 트렌치 사이의 제 4 영역의 제 2 도전형 불순물 농도를 낮게 할 수 있다.
상기 서술한 반도체 장치는, 상기 소자 영역 내의 상기 반도체 기판의 상기 표면에, 게이트 트렌치가 형성되어 있고, 상기 게이트 절연막과 상기 게이트 전극이 상기 게이트 트렌치 내에 배치되어 있고, 상기 반도체 기판 내의 상기 게이트 트렌치의 저면을 포함하는 범위에, Al 을 함유하는 제 2 도전형의 제 6 영역이 형성되어 있어도 된다.
이와 같은 구성에 의하면, 게이트 트렌치의 저면을 포함하는 범위에 제 2 도전형 불순물 농도가 높은 제 6 영역을 형성할 수 있다. 이에 따라, 게이트 트렌치의 하단 근방에 있어서 높은 전계가 발생하는 것을 억제할 수 있다.
도 1 은, 반도체 장치 (10) 의 상면도 (표면의 전극, 절연막의 도시를 생략한 도면).
도 2 는, 도 1 의 II-II 선에 있어서의 반도체 장치 (10) 의 종단면도.
도 3 은, p 형 영역 (56) 의 확대도.
도 4 는, 면밀도와 리크 전류의 관계를 나타내는 그래프.
도 5 는, 실시예 2 의 p 형 영역 (56) 의 확대도.
실시예 1
도 1 에 나타내는 반도체 장치 (10) 는, SiC 로 이루어지는 반도체 기판 (12) 을 갖고 있다. 반도체 기판 (12) 은, 셀 영역 (20) 과 외주 영역 (50) 을 갖고 있다. 셀 영역 (20) 에는, MOSFET 가 형성되어 있다. 외주 영역 (50) 은, 셀 영역 (20) 과 반도체 기판 (12) 의 단면 (端面) (12a) 의 사이의 영역이다.
도 2 에 나타내는 바와 같이, 반도체 기판 (12) 의 표면에는, 표면 전극 (14) 과 절연막 (16) 이 형성되어 있다. 절연막 (16) 은, 외주 영역 (50) 내의 반도체 기판 (12) 의 표면을 덮고 있다. 표면 전극 (14) 은, 셀 영역 (20) 내에 있어서 반도체 기판 (12) 과 접하고 있다. 바꾸어 말하면, 표면 전극 (14) 이 반도체 기판 (12) 과 접하고 있는 콘택트 영역의 하측의 영역이 셀 영역 (20) 이며, 콘택트 영역보다 외주측 (단면 (12a) 측) 의 영역이 외주 영역 (50) 이다. 반도체 기판 (12) 의 이면에는, 이면 전극 (18) 이 형성되어 있다. 이면 전극 (18) 은, 반도체 기판 (12) 의 이면의 대략 전체를 덮고 있다.
셀 영역 (20) 내에는, 소스 영역 (22), 보디 콘택트 영역 (24), 보디 영역 (26), 드리프트 영역 (28), 드레인 영역 (30), p 형 플로팅 영역 (32), 게이트 트렌치 (34) 가 형성되어 있다.
소스 영역 (22) 은, 고농도로 n 형 불순물을 포함하는 n 형 영역이다. 소스 영역 (22) 은, 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있다. 소스 영역 (22) 은, 표면 전극 (14) 에 대해 오믹 접속되어 있다.
보디 콘택트 영역 (24) 은, 고농도로 p 형 불순물을 포함하는 p 형 영역이다. 보디 콘택트 영역 (24) 은, 소스 영역 (22) 이 형성되어 있지 않은 위치에 있어서 반도체 기판 (12) 의 상면에 노출되도록 형성되어 있다. 보디 콘택트 영역 (24) 은, 표면 전극 (14) 에 대해 오믹 접속되어 있다.
보디 영역 (26) 은, 저농도로 p 형 불순물을 포함하는 p 형 영역이다. 보디 영역 (26) 의 p 형 불순물 농도는, 보디 콘택트 영역 (24) 의 p 형 불순물 농도보다 낮다. 보디 영역 (26) 은, 소스 영역 (22) 및 보디 콘택트 영역 (24) 의 하측에 형성되어 있고, 이들 영역에 접하고 있다.
드리프트 영역 (28) 은, 저농도로 n 형 불순물을 포함하는 n 형 영역이다. 드리프트 영역 (28) 의 n 형 불순물 농도는, 소스 영역 (22) 의 n 형 불순물 농도보다 낮다. 드리프트 영역 (28) 은, 보디 영역 (26) 의 하측에 형성되어 있다. 드리프트 영역 (28) 은, 보디 영역 (26) 에 접하고 있고, 보디 영역 (26) 에 의해 소스 영역 (22) 으로부터 분리되어 있다.
드레인 영역 (30) 은, 고농도로 n 형 불순물을 포함하는 n 형 영역이다. 드레인 영역 (30) 의 n 형 불순물 농도는, 드리프트 영역 (28) 의 n 형 불순물 농도보다 높다. 드레인 영역 (30) 은, 드리프트 영역 (28) 의 하측에 형성되어 있다. 드레인 영역 (30) 은, 드리프트 영역 (28) 에 접하고 있고, 드리프트 영역 (28) 에 의해 보디 영역 (26) 으로부터 분리되어 있다. 드레인 영역 (30) 은, 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 드레인 영역 (30) 은, 이면 전극 (18) 에 대해 오믹 접속되어 있다.
도 1, 2 에 나타내는 바와 같이, 셀 영역 (20) 내의 반도체 기판 (12) 의 상면에는, 복수의 게이트 트렌치 (34) 가 형성되어 있다. 각 게이트 트렌치 (34) 는, 반도체 기판 (12) 의 표면에 있어서, 서로 평행하게 직선상으로 신장하고 있다. 각 게이트 트렌치 (34) 는, 소스 영역 (22) 과 보디 영역 (26) 을 관통하고, 드리프트 영역 (28) 에 도달하도록 형성되어 있다. 각 게이트 트렌치 (34) 내에는, 보텀 절연층 (34a) 과, 게이트 절연막 (34b) 과, 게이트 전극 (34c) 이 형성되어 있다. 보텀 절연층 (34a) 은, 게이트 트렌치 (34) 의 저부에 형성된 두꺼운 절연층이다. 보텀 절연층 (34a) 의 상측의 게이트 트렌치 (34) 의 측면은, 게이트 절연막 (34b) 에 의해 덮여 있다. 보텀 절연층 (34a) 의 상측의 게이트 트렌치 (34) 내에는, 게이트 전극 (34c) 이 형성되어 있다. 게이트 전극 (34c) 은, 게이트 절연막 (34b) 을 개재하여, 소스 영역 (22), 보디 영역 (26) 및 드리프트 영역 (28) 과 대향하고 있다. 게이트 전극 (34c) 은, 게이트 절연막 (34b) 및 보텀 절연층 (34a) 에 의해, 반도체 기판 (12) 으로부터 절연되어 있다. 게이트 전극 (34c) 의 상면은, 절연층 (34d) 에 의해 덮여 있다. 절연층 (34d) 에 의해, 게이트 전극 (34c) 은 표면 전극 (14) 으로부터 절연되어 있다.
p 형 플로팅 영역 (32) 은, 반도체 기판 (12) 내이고, 각 게이트 트렌치 (34) 의 저면에 접하는 범위에 형성되어 있다. p 형 플로팅 영역 (32) 의 주위는, 드리프트 영역 (28) 에 둘러싸여 있다. 각 p 형 플로팅 영역 (32) 은, 드리프트 영역 (28) 에 의해 서로 분리되어 있다.
상기 서술한 보디 영역 (26), 드리프트 영역 (28) 및 드레인 영역 (30) 은, 외주 영역 (50) 까지 확장되어 있다. 드리프트 영역 (28) 과 드레인 영역 (30) 은, 반도체 기판 (12) 의 단면 (12a) 까지 확장되어 있다. 보디 영역 (26) 은, 외주 영역 (50) 내에서 종단되어 있다. 보디 영역 (26) 과 반도체 기판 (12) 의 단면 (12a) 의 사이에는, 드리프트 영역 (28) 이 형성되어 있다.
외주 영역 (50) 내의 반도체 기판 (12) 의 상면에는, 복수의 외주 트렌치 (54) 가 형성되어 있다. 각 외주 트렌치 (54) 는, 보디 영역 (26) 을 관통하여, 드리프트 영역 (28) 에 도달하도록 형성되어 있다. 각 외주 트렌치 (54) 내에는, 절연층 (53) 이 형성되어 있다. 도 1 에 나타내는 바와 같이, 각 외주 트렌치 (54) 는, 반도체 기판 (12) 을 상측으로부터 보았을 때에, 셀 영역 (20) 의 주위를 일순하는 환상 (環狀) 으로 형성되어 있다. 따라서, 외주 영역 (50) 내의 보디 영역 (26) 은, 셀 영역 (20) 내의 보디 영역 (26) 으로부터 분리되어 있다. 각 외주 트렌치 (54) 는, 서로 거리를 두고 형성되어 있다.
반도체 기판 (12) 내이고, 각 외주 트렌치 (54) 의 저면에 접하는 범위에는, p 형 영역 (56) 이 형성되어 있다. p 형 영역 (56) 은, 외주 트렌치 (54) 의 저면 전체를 덮도록, 외주 트렌치 (54) 를 따라 형성되어 있다. 각 p 형 영역 (56) 은, 인접하는 다른 p 형 영역 (56) 과 연결되어 있다.
도 3 은, 도 2 의 각 p 형 영역 (56) 의 확대도를 나타내고 있다. p 형 영역 (56) 중, 2 개의 외주 트렌치 (54) 의 사이에 위치하는 영역 (56b) 은, p 형 영역 (56) 중, 각 외주 트렌치 (54) 의 하측의 영역 (56a) 보다, p 형 불순물의 두께 방향의 면밀도가 높다. 또한, 영역 (56a) 의 상기 면밀도는, 영역 (56a) 내의 p 형 불순물 농도를 반도체 기판 (12) 의 두께 방향을 따라 적분한 값 (즉, 도 3 의 A-A 선을 따라 p 형 불순물 농도를 적분한 값) 이며, 영역 (56b) 의 상기 면밀도는, 영역 (56b) 내의 p 형 불순물 농도를 반도체 기판 (12) 의 두께 방향을 따라 적분한 값 (즉, 도 3 의 B-B 선을 따라 p 형 불순물 농도를 적분한 값) 이다. 이하에서는, 영역 (56b) 을 저면밀도 영역이라고 부르고, 영역 (56a) 을 고면밀도 영역이라고 부른다.
다음으로, 반도체 장치 (10) 의 동작에 대하여 설명한다. 반도체 장치 (10) 를 동작시킬 때에는, 이면 전극 (18) 과 표면 전극 (14) 의 사이에 이면 전극 (18) 이 플러스가 되는 전압이 인가된다. 또한, 게이트 전극 (34c) 에 대해서 게이트 온 전압이 인가됨으로써, 셀 영역 (20) 내의 MOSFET 가 온한다. 즉, 게이트 전극 (34c) 에 대향하고 있는 위치의 보디 영역 (26) 에 채널이 형성되고, 표면 전극 (14) 으로부터, 소스 영역 (22), 채널, 드리프트 영역 (28), 드레인 영역 (30) 을 경유하여, 이면 전극 (18) 을 향해 전자가 흐른다.
게이트 전극 (34c) 으로의 게이트 온 전압의 인가를 정지하면, 채널이 소실되고, MOSFET 가 오프한다. MOSFET 가 오프하면, 보디 영역 (26) 과 드리프트 영역 (28) 의 경계부의 pn 접합으로부터 드리프트 영역 (28) 내로 공핍층이 확장된다. 공핍층이 셀 영역 (20) 내의 p 형 플로팅 영역 (32) 에 도달하면, p 형 플로팅 영역 (32) 으로부터 드리프트 영역 (28) 내로도 공핍층이 확장된다. 이에 따라, 2 개의 p 형 플로팅 영역 (32) 사이의 드리프트 영역 (28) 이 효과적으로 공핍화된다. 이에 따라, 셀 영역 (20) 내에 있어서의 높은 내압이 실현된다.
또, 상기 서술한 pn 접합으로부터 신장하는 공핍층은, 가장 셀 영역 (20) 측에 위치하는 외주 트렌치 (54) 의 하측의 p 형 영역 (56) 에 도달한다. 그러면, 모든 p 형 영역 (56) 이 연결되어 있기 때문에, 모든 p 형 영역 (56) 으로부터 드리프트 영역 (28) 내로 공핍층이 확장된다. 이와 같이, 본 실시예의 반도체 장치 (10) 에서는, 각 외주 트렌치 (54) 의 하측의 p 형 영역 (56) 으로부터 대략 동시에 드리프트 영역 (28) 내로 공핍층이 확장되기 때문에, 외주 영역 (50) 내에 있어서의 공핍층의 신전이 매우 빠르다.
또, 공핍층은, p 형 영역 (56) 내로도 확장된다. 이 때, 각 저면밀도 영역 (56b) 은 그 두께 방향 전체가 공핍화되는 한편으로, 각 고면밀도 영역 (56a) 에서는 도 3 의 점선으로 나타내는 영역 (56c) (외주 트렌치 (54) 의 저면을 덮는 영역 (56c)) 까지는 공핍층이 확장되지 않는다. 이것은, 고면밀도 영역 (56a) 에서는 상기 면밀도가 높기 때문이다. 이와 같이 외주 트렌치 (54) 의 하단의 p 형 영역 (56c) 이 공핍화되지 않기 때문에, 외주 트렌치 (54) 의 하단 근방에 전계가 집중하는 것이 억제된다. 또, 저면밀도 영역 (56b) 이 공핍화되면, 각 외주 트렌치 (54) 의 하측의 p 형 영역 (56c) 이 공핍층에 의해 서로 분리된다. 이 때문에, 각 외주 트렌치 (54) 의 사이에서 전위차가 발생한다. 이 때문에, 외주 영역 (50) 내에 있어서 균등하게 전위를 분포시킬 수 있다.
이상에 설명한 바와 같이, 이 반도체 장치 (10) 에서는, 외주 영역 (50) 내에서 p 형 영역 (56) 의 전체로부터 공핍층이 확장되기 때문에, 외주 영역 (50) 내에 재빠르게 공핍층을 신전시킬 수 있다. 또, 공핍화되었을 때에 각 외주 트렌치 (54) 의 하측의 p 형 영역 (56) 이 서로 분리되기 때문에, 각 외주 트렌치 (54) 의 사이에서 전위를 분담할 수 있다. 또, 외주 영역 (50) 내에 공핍층이 확장되었을 때에도, 외주 트렌치 (54) 의 하측에 p 형 영역 (56c) 이 남기 때문에, 외주 트렌치 (54) 의 하단에 있어서의 전계 집중을 억제할 수 있다. 이 때문에, 이 반도체 장치 (10) 는, 높은 내압을 갖는다.
또한, 저면밀도 영역 (56b) 을 완전히 공핍화시키는 경우에는, 저면밀도 영역 (56b) 의 상기 면밀도는, 3.2 × 1013 ㎝- 2 미만인 것이 바람직하다. 면밀도가 이 값보다 높은 영역에서는, 공핍화하기 위해서 필요한 전압이 애벌런치 내압을 초과하기 때문에, 공핍화시킬 수가 없다. 면밀도가 이 값보다 낮으면, 전압을 조정함으로써 저면밀도 영역 (56b) 을 그 두께 방향 전역으로 공핍화시키는 것이 가능하고, 상기 서술한 효과를 얻을 수 있다. 또한, 반도체 기판 (12) 이 Si 인 경우에는, 상기 면밀도를 2.0 × 1012 ㎝- 2 미만으로 함으로써, 저면밀도 영역 (56b) 을 완전히 공핍화할 수 있다.
또, 고면밀도 영역 (56a) 을 공핍화시키지 않는 경우에는, 고면밀도 영역 (56a) 의 상기 면밀도는, 1.5 × 1013 ㎝-2 이상인 것이 바람직하다. 도 4 는, 고면밀도 영역 (56a) 의 면밀도와, 외주 트렌치 (54) 근방에 흐르는 리크 전류의 관계를 나타내는 그래프이다. 실용 레벨의 인가 전압에서는, 도시하는 바와 같이, 상기 면밀도가 소정의 임계값 이상인 경우에, 리크 전류를 최소화할 수 있다. 반도체 기판 (12) 이 SiC 인 경우에는, 당해 임계값은, 1.5 × 1013 ㎝-2 이다. 따라서, 고면밀도 영역 (56a) 의 상기 면밀도는, 1.5 × 1013 ㎝- 2 인 것이 바람직하다. 단, 고면밀도 영역 (56a) 의 공핍화를 보다 확실하게 저지하는 경우에는, 고면밀도 영역 (56a) 의 상기 면밀도를 3.2 × 1013 ㎝-2 이상으로 해도 된다. 또, 반도체 기판 (12) 이 Si 에 의해 구성되어 있는 경우에는, 상기 임계값은, 1.9 × 1019 ㎝-2 이다. 따라서, 고면밀도 영역 (56a) 의 상기 면밀도는, 1.9 × 1019 ㎝-2 이상인 것이 바람직하다. 단, 고면밀도 영역 (56a) 의 공핍화를 보다 확실하게 저지하는 경우에는, 고면밀도 영역 (56a) 의 상기 면밀도를 2.0 × 1019 ㎝-2 이상으로 해도 된다.
또한, 상기 서술한 p 형 영역 (56) 은, 이하와 같이 하여 형성할 수 있다. 먼저, 외주 영역 (50) 에 외주 트렌치 (54) 를 형성한다. 다음으로, 각 외주 트렌치 (54) 의 저면에 p 형 불순물 (예를 들어, B (보론)) 을 주입하고, 그 후, 보론을 확산시킨다. 이와 같이 하여 p 형 영역 (56) 을 형성하면, 트렌치의 하단 근방에서는 보론의 농도가 높아지고, 트렌치의 하단으로부터 떨어진 위치일수록 보론의 농도가 낮아진다. 따라서, 상기 서술한 바와 같이 저면밀도 영역 (56b) 과 고면밀도 영역 (56a) 을 분포시킬 수 있다. 또한, p 형 불순물의 확산 공정 후에, 트렌치의 저면에 재차 p 형 불순물을 주입해도 된다. 이 방법에 의하면, 트렌치의 하단 근방의 p 형 불순물 농도를 보다 높일 수 있다.
실시예 2
실시예 2 의 반도체 장치 (200) 에서는, p 형 영역 (56) 이, p 형 불순물로서 Al (알루미늄) 과 B 를 함유하고 있다. Al 이 분포하고 있는 범위는, 주로, 외주 트렌치 (54) 의 하단 근방이다. B 는, 외주 트렌치 (54) 의 하단으로부터 그 주위에 넓게 분포하고 있다. 이 때문에, p 형 영역 (56) 에서는, 외주 트렌치 (54) 의 하단 근방에서는 Al 의 농도 비율이 높고, 외주 트렌치 (54) 의 하단으로부터 떨어짐에 따라 B 의 Al 에 대한 농도 비율이 상승한다. 또한, 실시예 2 에서도, 저면밀도 영역 (56b) 의 상기 면밀도는, 고면밀도 영역 (56a) 의 상기 면밀도보다 낮다. 또, 실시예 2 의 반도체 장치 (200) 에서는, 셀 영역 (20) 내의 플로팅 영역 (32) 이, p 형 불순물로서 Al 을 함유하고 있다.
실시예 2 의 반도체 장치 (200) 의 p 형 영역 (56) 및 플로팅 영역 (32) 은, 이하와 같이 하여 형성된다. 먼저, 반도체 기판 (12) 의 표면에 게이트 트렌치 (34) 와 외주 트렌치 (54) 를 형성한다. 이들은 동시에 형성해도 되고, 별개로 형성해도 된다. 다음으로, 게이트 트렌치 (34) 의 저면과 외주 트렌치 (54) 의 저면에 Al 을 주입한다. 다음으로, 외주 트렌치 (54) 의 저면에 B 를 주입한다. 이 B 의 주입은, 게이트 트렌치 (34) 의 저면에 B 가 주입되지 않도록 하여 실시한다. 그 후, 반도체 기판 (12) 을 가열하여, 주입된 Al 과 B 를 확산시킨다. Al 은 SiC 중에 있어서의 확산 계수가 작기 때문에, 확산 공정 후에 Al 은 게이트 트렌치 (34) 의 저면 근방 및 외주 트렌치 (54) 의 저면 근방에 분포한다. 이 때문에, 각 플로팅 영역 (32) 은, 다른 플로팅 영역 (32) 으로부터 분리된 상태로 형성된다. 또, p 형 영역 (56) 중 Al 을 많이 함유하는 Al 분포 영역 (56d) 은, 다른 Al 분포 영역 (56d) 으로부터 분리된 상태로 형성된다. 또, Al 이 잘 확산하지 않기 때문에, 플로팅 영역 (32) 및 Al 분포 영역 (56d) 에 있어서의 Al 의 농도는 높다. 이에 반해, B 는 SiC 중에 있어서의 확산 계수가 크기 때문에, 확산 공정 후에 B 는 외주 트렌치 (54) 의 저면의 주위에 넓게 분포한다. 이 때문에, 넓게 분포하는 B 에 의해, 각 외주 트렌치 (54) 의 하측의 p 형 영역 (56) 이, 인접하는 다른 p 형 영역 (56) 과 연결된다. 따라서, 도 5 에 나타내는 바와 같이 p 형 영역 (56) 이 형성된다.
실시예 2 의 반도체 장치 (200) 도, 실시예 1 의 반도체 장치 (10) 와 대략 동일하게 동작한다. 즉, MOSFET 가 오프하고 있을 때에는, p 형 영역 (56) 전체로부터 드리프트 영역 (28) 으로 공핍층이 확장된다. 이 때, p 형 영역 (56) 중 저면밀도 영역 (56b) 이 두께 방향 전역에 있어서 공핍화된다. 이에 따라, 각 고면밀도 영역 (56a) (즉, Al 분포 영역 (56d)) 이 서로 분리되고, 외주 영역 (50) 의 전위 분포가 균일화된다. 또, 고면밀도 영역 (56a) 중 외주 트렌치 (54) 의 하단 근방의 영역은 공핍화되지 않기 때문에, 외주 트렌치 (54) 의 하단에 전계가 집중하는 것이 억제된다. 이와 같이, 실시예 2 의 반도체 장치 (200) 도 내압이 높다.
또한, 상기 서술한 실시예 1, 2 에서는, 외주 트렌치 (54) 가 셀 영역 (20) 의 주위를 일순하는 환상으로 형성되어 있었지만, 외주 트렌치 (54) 는 반드시 이와 같은 환상일 필요는 없다. 예를 들어, 외주 트렌치 (54) 가, 내압이 문제가 되는 지점의 외주 영역 (50) 에만 부분적으로 형성되어 있어도 된다.
또, 상기 서술한 실시예 1, 2 에서는, 외주 트렌치 (54) 가 셀 영역 (20) 과 반도체 기판 (12) 의 단면 (12a) 의 사이에 형성되어 있었지만, 외주 트렌치 (54) 가 다른 장소에 형성되어 있어도 된다. 예를 들어, 2 개의 셀 영역 (20) 의 사이에 외주 트렌치 (54) 가 형성되어 있어도 된다.
또, 상기 서술한 실시예에서는, 셀 영역 (20) 에 MOSFET 가 형성되어 있었지만, IGBT 가 형성되어 있어도 된다.
또, 상기 서술한 실시예에서는, 외주 영역 (50) 내까지 보디 영역 (26) 이 확장되어 있었지만, 외주 영역 (50) 내에 보디 영역 (26) 이 형성되어 있지 않아도 된다.
또, 상기 서술한 실시예에서는, 게이트 트렌치 (34) 의 하단에 p 형 플로팅 영역 (32) 이 형성되어 있었지만, p 형 플로팅 영역 (32) 대신에, 소정의 전위에 접속되어 있는 p 형 영역이 형성되어 있어도 된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구의 범위를 한정하는 것은 아니다. 특허 청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항 기재의 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
10：반도체 장치
12：반도체 기판
14：표면 전극
18：이면 전극
20：셀 영역
22：소스 영역
24：보디 콘택트 영역
26：보디 영역
28：드리프트 영역
30：드레인 영역
32：플로팅 영역
34：게이트 트렌치
50：외주 영역
54：외주 트렌치
56：p 형 영역
56a：고면밀도 영역
56b：저면밀도 영역

Claims (10)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 표면에 형성되어 있는 표면 전극과,
    상기 반도체 기판의 이면에 형성되어 있는 이면 전극
    을 갖고,
    상기 반도체 기판이, 상기 표면 전극과 상기 이면 전극의 사이를 스위칭하는 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과, 상기 소자 영역에 인접하는 외주 영역
    을 갖고 있고,
    상기 절연 게이트형 스위칭 소자가,
    상기 표면 전극에 접속되어 있는 제 1 도전형의 제 1 영역과,
    상기 표면 전극에 접속되어 있고, 상기 제 1 영역에 접하고 있는 제 2 도전형의 제 2 영역과,
    상기 제 2 영역의 하측에 형성되어 있고, 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리되어 있는 제 1 도전형의 제 3 영역과,
    상기 소자 영역 내의 상기 반도체 기판의 상기 표면에 형성되어 있는 게이트 트렌치와,
    상기 게이트 트렌치 내에 형성되어 있고, 상기 제 2 영역에 접하고 있는 게이트 절연막과,
    상기 게이트 트렌치 내에 형성되어 있고, 상기 게이트 절연막을 개재하여 상기 제 2 영역에 대향하고 있는 게이트 전극과,
    상기 반도체 기판 내의 상기 게이트 트렌치의 저면을 포함하는 범위에 형성되어 있는 제 2 도전형의 제 6 영역
    을 갖고 있고,
    상기 외주 영역 내의 상기 반도체 기판의 상기 표면에, 제 1 트렌치와, 상기 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있고,
    상기 제 1 트렌치와 상기 제 2 트렌치 내에, 절연막이 형성되어 있고,
    상기 제 1 트렌치의 저면으로부터 상기 제 2 트렌치의 저면에 걸쳐 연장되는 제 2 도전형의 제 4 영역이 형성되어 있고,
    상기 제 4 영역의 하측에, 상기 제 3 영역으로부터 연속하는 제 1 도전형의 제 5 영역이 형성되어 있고,
    상기 제 4 영역 중 상기 제 1 트렌치와 상기 제 2 트렌치 사이의 영역 내에, 상기 제 4 영역 중 상기 제 1 트렌치의 하측의 영역과 상기 제 2 트렌치의 하측의 영역보다, 상기 반도체 기판의 두께 방향으로 본 제 2 도전형 불순물의 면밀도가 낮은 저면밀도 영역이 형성되어 있고,
    오프 상태에 있는 상기 절연 게이트형 스위칭 소자에 정격 전압을 인가했을 때에, 상기 저면밀도 영역이 공핍화되고, 상기 제 1 트렌치의 하측의 상기 영역의 적어도 일부 및 상기 제 2 트렌치의 하측의 상기 영역의 적어도 일부가 공핍화되지 않고, 상기 제 1 트렌치의 하측의 상기 영역의 공핍화되지 않은 부분과 상기 제 2 트렌치의 하측의 상기 영역의 공핍화되지 않은 부분이 상기 저면밀도 영역 내의 공핍층에 의해 분리되는, 반도체 장치.
  2. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 표면에 형성되어 있는 표면 전극과,
    상기 반도체 기판의 이면에 형성되어 있는 이면 전극
    을 갖고,
    상기 반도체 기판이, 상기 표면 전극과 상기 이면 전극의 사이를 스위칭하는 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과, 상기 소자 영역에 인접하는 외주 영역
    을 갖고 있고,
    상기 절연 게이트형 스위칭 소자가,
    상기 표면 전극에 접속되어 있는 제 1 도전형의 제 1 영역과,
    상기 표면 전극에 접속되어 있고, 상기 제 1 영역에 접하고 있는 제 2 도전형의 제 2 영역과,
    상기 제 2 영역의 하측에 형성되어 있고, 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리되어 있는 제 1 도전형의 제 3 영역과,
    상기 소자 영역 내의 상기 반도체 기판의 상기 표면에 형성되어 있는 게이트 트렌치와,
    상기 게이트 트렌치 내에 형성되어 있고, 상기 제 2 영역에 접하고 있는 게이트 절연막과,
    상기 게이트 트렌치 내에 형성되어 있고, 상기 게이트 절연막을 개재하여 상기 제 2 영역에 대향하고 있는 게이트 전극과,
    상기 반도체 기판 내의 상기 게이트 트렌치의 저면을 포함하는 범위에 형성되어 있는 제 2 도전형의 제 6 영역
    을 갖고 있고,
    상기 외주 영역 내의 상기 반도체 기판의 상기 표면에, 제 1 트렌치와, 상기 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있고,
    상기 제 1 트렌치와 상기 제 2 트렌치 내에, 절연막이 형성되어 있고,
    상기 제 1 트렌치의 저면으로부터 상기 제 2 트렌치의 저면에 걸쳐 연장되는 제 2 도전형의 제 4 영역이 형성되어 있고,
    상기 제 4 영역의 하측에, 상기 제 3 영역으로부터 연속하는 제 1 도전형의 제 5 영역이 형성되어 있고,
    상기 제 4 영역이, B 와 Al 을 함유하고 있고,
    상기 제 1 트렌치의 하측에 위치하는 상기 제 4 영역에서는, 상기 제 1 트렌치의 저면으로부터 떨어짐에 따라, Al 에 대한 B 의 농도 비율이 상승하고,
    상기 제 2 트렌치의 하측에 위치하는 상기 제 4 영역에서는, 상기 제 2 트렌치의 저면으로부터 떨어짐에 따라, Al 에 대한 B 의 농도 비율이 상승하는, 반도체 장치.
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