JP6573107B2 - 半導体装置 - Google Patents

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Description

本発明は、スイッチング動作を行う半導体装置の構造に関する。
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。
トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。しかし、このようなトレンチゲート型のパワーＭＯＳＦＥＴにおいて、ゲート電極がドリフト領域と対向する面積が広いため、ゲート−ドレイン間の容量が大きくなる。これにより、オン／オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。そこで、ゲート−ドレイン間容量を低減するため、溝内のゲート電極の一部をゲート電極と絶縁したソース電位の補助電極に置き換え、ドリフト領域と制御電極との対向する面積を小さくした例が特許文献１に開示されている。また、トレンチゲート型のパワーＭＯＳＦＥＴを取り囲む外周領域として、特許文献２のようにトレンチゲート型のパワーＭＯＳＦＥＴの活性領域を取り囲み、ベース領域を貫通してドリフト領域に達する外側トレンチと、外側トレンチの内側にドリフト領域と絶縁された電極と、外側トレンチの底部を中心としたドリフト領域内にドレイン電極又はソース電極又はゲート電極と電気的に接続されていない第２導電型のＰ型フローティング領域を備える。特許文献２の構造を図３で示す。
特許文献２に開示された構造によれば、ベース領域とドリフト領域とのｐｎ接合から拡がった空乏層と、Ｐ型フローティング領域から拡がった空乏層と、を確実に繋げることができる。さらに外側トレンチの底部に配置されたＰ型フローティング領域から拡がる空乏層と、隣の外側トレンチの底部に配置されたＰ型フローティング領域から拡がる空乏層を確実に繋げる事ができる。よって、半導体素子の耐圧を確保することができる。
特開２００２−０８３９６３号公報 特開２００６−１２８５０７号公報
特許文献２の半導体装置は、外側トレンチの底部を中心にイオン注入で形成したｐ型フローティング領域であるため、隣り合うｐ型フローティング領域から広がる空乏層同士を確実に繋げるためには、外側トレンチの間隔及びｐ型フローティング領域の大きさは制限されるという問題がある。特に、半導体装置のオン抵抗を低減するために、ドリフト領域の不純物濃度を高めた場合、ｐ型フローティング領域からドリフト領域側への空乏層及び外側トレンチからドリフト領域側への空乏層が広がりにくくなるため、上記制限を考慮すると、外周領域の耐圧が十分に得られないという問題があった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の半導体基板に活性領域と活性領域を囲む外周領域とを含み、外周領域内には、外側トレンチと、外側トレンチ内に配置され、半導体基板と電気的に絶縁され、フローティング電位の外側電極と、半導体基板の上面に活性領域から延びる第２導電型の半導体領域が形成されておらず、隣り合う外側トレンチ間を繋ぐように、外側トレンチの側面に隣接して形成された第2導電型のフローティング領域とを備えることを特徴とする。
本発明は以上のように構成されているので、外側トレンチ内に配置された外側電極によって外周領域の深さ方向に空乏層を伸ばしつつ、外側トレンチの側面に隣接して形成された第2導電型のフローティング領域によって外周領域の横方向に空乏層を伸ばすことができる。これにより、外側トレンチの間隔及びｐ型フローティング領域の大きさによる制限を解消し、ｐ型フローティング領域とのｐｎ界面及び外側トレンチからドリフト領域側への空乏層の広がりを改善することができ、半導体装置の耐圧を高めることができる。
半導体装置１の断面図である。 半導体装置１に所定の電位を印加した場合の電気力線図である。 従来の半導体装置の断面図である。
以下、本発明の実施の形態となる半導体装置について説明する。
半導体装置１の断面図を図１で示す。この半導体装置１は、シリコンで構成された半導体基板２に形成されたトレンチゲート型の素子部（活性領域）２００を含む。この半導体基板２においては、ドレイン領域となるN＋層１０の上に、ドリフト領域となるｎ−層２０、ベース領域となるｐ−層３０が順次形成されている。半導体基板２の表面側には、ｐ−層３０を貫通する溝（トレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸して並行に複数形成されており、図１には半導体装置１の一部の断面のみが示されている。
半導体基板２の表面側の溝１００の両側に、ソース領域となるｎ＋層４０が形成されている。溝１００の内面（側面及び底面）には絶縁膜７１が形成されている。
まず、ゲート電極６０は、ｐ−層３０と対向するように設けられている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。ゲート電極６０は図１のように溝１００内に１つずつ配置しても良い。また、溝１００の左右の側壁部に左右のゲート電極６０が設けても良い。この場合、溝１００の左右の側壁部に設けられた左右のゲート電極６０は、図示しないゲートバスライン等を介して電気的に接続されている。
ゲート電極６０の下にはゲート電極６０と分離（絶縁）された補助電極５０が形成されている。溝１００の底面においても絶縁膜７０が形成されているため、補助電極５０はその下のｎ−層２０とも絶縁される。補助電極５０とゲート電極６０間には、絶縁膜７０が形成され、補助電極５０とゲート電極６０とは絶縁されている。
半導体基板２の表面上に、ソース電極（第１の主電極）８０が形成されており、ソース電極８０は半導体基板２の表面においてｎ＋層４０と接続される。ソース電極８０とゲート電極６０との間に絶縁膜７０が設けられている。上記の構成により、ゲート電極６０上の絶縁膜７０により、ソース電極８０とゲート電極６０とは絶縁される。一方、半導体基板２の裏面全面には、Ｎ＋層（ドレイン領域）１０と電気的に接続されるドレイン電極（第２の主電極）９０が形成されている。
この構造においては、ゲート電極６０が溝１００の底面側に形成されず、溝１００の底部には補助電極５０がソース電極８０と同電位（接地電位）となるよう配置されているため、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
また、補助電極５０をゲート電極６０よりも下側に配置しているので、補助電極５０によって溝２４の底部及び側面からｎ−層２０側に空乏層が良好に広がり、耐圧を向上させることが可能である。
活性領域２００の外側には外周領域３００が形成されている。外周領域３００には、ｐ−層３０が設けられておらず、半導体基板２の上面はｎ−層２０となっている。また、外周領域３００には、底部がｎ−層２０に達する複数の離間した外側トレンチ１１０を備える。外側トレンチ１１０の底部及び側面にも溝１００と同じように絶縁膜が設けられている。外側トレンチ１１０の側壁におけるこの絶縁膜の厚みは、溝１００の側壁とゲート電極６０との間に挟まれた絶縁膜７０の厚みよりも厚く形成されている。この絶縁膜を介して外側トレンチ１１０の内側には高濃度にドープされた導電性の多結晶シリコンで形成された外側電極１２０が配置されている。外側電極１２０はソース電極８０と電気的に接続されているか、又はドレイン電極９０・ソース電極８０・ゲート電極６０の何れにも電気的に接続されていないフローティング電位となっている。図１において、複数（７個）の外側電極１２０のうち、内側の４個をソース電極８０と電気的に接続し、外側の３個をフローティング電位となっている。
複数の外側トレンチ１１０のうち、外側の外側トレンチ１１０の上方に周知のフィールドプレート電極１３０が外側トレンチ１１０の開口部から外側に向かって延びるように形成されている。外側トレンチ１１０の開口部から延伸しているフィールドプレート電極１３０はその開口部を介して外側トレンチ１１０内に配置された外側電極１２０と電気的に接続されている。図１の半導体装置１において、フィールドプレート電極１３０はソース電極８０と電気的に接続した外側電極１２０のうち最も外側の外側電極１２０と、その外側に配置されたフローティング電位となっている3個の外側電極１２０上に各々配置されている。
外側トレンチ１２０の側面のｎ−層２０内にはｐ−型のフローティング領域１４０が形成されている。フローティング領域１４０の不純物濃度は、ソース電極８０とドレイン電極９０に所定の電位が印加された半導体装置１のオフ時にフローティング領域１４０が完全空乏化しない程度に、ｐ−層３０の不純物濃度よりも小さい。図１のように外側トレンチ１１０が複数形成されている場合、フローティング領域１４０は隣り合う外側トレンチ１１０間を繋ぐように、一方の外側トレンチ１１０の側面から他方の外側トレンチ１２０の側面へと延伸して配置されている。ここで、外側トレンチ１１０間のフローティング領域１４０は、外側トレンチ１１０の側壁に接する部分の厚みよりもその外側トレンチ１２０の側壁から隣り合う外側トレンチ１１０との間（隣り合う外側トレンチ１１０間）の領域における厚みの方が大きくしても良い。例えば、図１の半導体装置１のように、ある箇所を中心として拡散されて広がっているようなドット状のフローティング領域１４０となっている。隣り合う外側トレンチ１１０間の上記箇所で最も不純物濃度が高く、外側トレンチの側壁側で不純物濃度が低くなるように形成されている。図１の半導体装置において、上記箇所の高さは全てのフローティング領域１４０において同じ高さとなるように形成されているが、フローティング領域１４０の中心の位置は異なる高さであっても良い。
半導体装置１にドレイン電極９０とソース電極８０との間に所定の電位を与え、半導体装置１がオフとなっている時、半導体装置１における等電位線を図２の一点斜線で示す。図２で示すように、フローティング領域１４０の底部とｎ−層２０とのｐｎ接合界面から空乏層が広がり、フローティング領域１４０の上部とｎ−層２０とのｐｎ接合界面からも空乏層が広がる。また、ｎ−層２０とフィールドプレート電極１３０との間の絶縁膜との界面からも空乏層が広がる。これらによって、外周領域３００において空乏層が横方向に良好に広がる。
更に、ｎ−層２０と外側電極１２０との間の絶縁膜との界面から空乏層が広がり、外周領域３００において空乏層が縦方向（半導体基板２の厚み方向）に良好に広がる。
これらの空乏層の広がりによって、図２で示すようになだらかな等電位線となる。従って、外周領域３００における電界集中を緩和し、半導体装置１の耐圧を向上することができる。
フローティング領域１４０の上面の高さはｐ−層３０の底部の高さよりも下方にある事が望ましい。さらに、その場合、半導体基板２の内側のフローティング領域１４０（図１の紙面から見て左側のフローティング領域１４０）は、外側トレンチ１２０の底部の角部を含むように形成されていることが望ましい。更に、図１のように、図１の紙面から見て左側のフローティング領域１４０は図１の紙面から見て右側のフローティング領域１４０よりも深くなっており、半導体装置１の外周側（図１の紙面から見て右側）ほど浅くなっていることが望ましい。また、外側に向かって（図１の紙面から見て右側に向かって）フローティング領域１４０の厚みが小さくなり、また外側に向かってフローティング領域の不純物濃度が下がっていくことが望ましい。これらによって、半導体装置１の外側に向かう等電位線を更になだらかにすることができ、半導体装置１の耐圧を更に向上することができる。
また、最も外側にあるフローティング領域１４０の幅はその厚みよりも大きく、横方向に長いフローティング領域１４０である事が望ましい。
また、最も外側にあるフローティング領域１４０はフィールドプレート電極１３０よりも外側まで延伸していることが望ましい。下方に設けられたフローティング領域１４０と上方に設けられたフィールドプレート電極１３０の両方の効果によって、最も外側の外側トレンチ１１０の側面及び角部における電界集中を緩和し、半導体装置１の耐圧を更に向上することができる。
なお、上記において、活性領域２００の素子構造がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴや図１以外のトレンチ内の電極構造を備えるＭＯＳＦＥＴ等のトレンチゲート型の素子を活性領域２００に備える場合においても同様の構造を用いることができる。また、プレーナ型の素子構造においても同様の構造を用いることができる。
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図１に示されたアクセプタ濃度は、ｐ−層２３に対応するｎ−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
１ 半導体装置
２ 半導体基板
１０ N＋層
２０ ｎ−層
３０ ｐ―層
４０ ｎ＋層
５０ 補助電極
６０ ゲート電極
７０ 層間絶縁膜
８０ ソース電極（第１の主電極）
９０ ドレイン電極（第２の主電極）
１００ 溝
１１０ 外側トレンチ
１２０ 外側電極
１３０ フィールドプレート電極
１４０ フローティング領域

Claims (6)

  1. 第1導電型の半導体基板に活性領域と活性領域を囲む外周領域とを含み、
    前記外周領域内には、
    外側トレンチと、
    前記外側トレンチ内に配置され、前記半導体基板と電気的に絶縁され、フローティング電位の外側電極と、
    前記半導体基板の上面に前記活性領域から延びる第２導電型の半導体領域が形成されておらず、隣り合う前記外側トレンチ間を繋ぐように、前記外側トレンチの側面に隣接して形成された第2導電型のフローティング領域とを備えることを特徴とする半導体装置。
  2. 第1導電型の半導体基板に活性領域と活性領域を囲む外周領域とを含み、
    前記外周領域内には、
    外側トレンチと、
    前記外側トレンチ内に配置され、前記半導体基板と電気的に絶縁された外側電極と、
    前記外側トレンチの側面に隣接して形成された第2導電型のフローティング領域とを備え、
    前記外側トレンチの側壁に接する前記フローティング領域の厚みより前記外側トレンチの側壁から離間した領域における前記フローティング領域の厚みが大きいことを特徴とする半導体装置。
  3. 前記フローティング領域の上面は前記半導体基板の上面に達しておらず、
    前記半導体基板上を前記外側トレンチよりも外側へ延伸するように、前記電極と電気的に接続されたフィールドプレートとを備えることを特徴とする請求項１又は２の半導体装置。
  4. 前記半導体基板上を前記外側トレンチよりも外側へ延伸するように、前記電極と電気的に接続されたフィールドプレートを更に備え、
    前記フローティング領域は前記フィールドプレートよりも外側へ延伸することを特徴とする請求項１又は２の半導体装置。
  5. 前記外側トレンチは複数離間して設けられており、
    前記外側トレンチ間の各々には前記フローティング領域が配置されており、
    前記半導体基板を上方から見て前記複数の外側トレンチの中で前記活性領域側に配置された前記外側トレンチ間の前記フローティング領域の不純物濃度の最大値は、前記複数の外側トレンチの中で外周側に配置された前記外側トレンチ間の前記フローティング領域の不純物濃度の最大値よりも高いことを特徴とする請求項１〜４何れか１項に記載の半導体装置。
  6. 前記電極はフローティング電位又はソース電極と電気的に接続された電位であることを特徴とする請求項１〜５何れか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022011834A1 (zh) * 2020-07-13 2022-01-20 苏州东微半导体有限公司 半导体功率器件的终端结构及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838486B (zh) * 2018-08-17 2023-04-07 力智电子股份有限公司 功率晶体管元件
WO2022162894A1 (ja) * 2021-01-29 2022-08-04 サンケン電気株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2007123570A (ja) * 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置
JP5188037B2 (ja) * 2006-06-20 2013-04-24 株式会社東芝 半導体装置
CN102318045B (zh) * 2008-02-14 2014-08-06 马克斯半导体股份有限公司 改良式击穿电压的边缘端点
US8575685B2 (en) * 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
JP2013069866A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
JP6208579B2 (ja) * 2013-12-26 2017-10-04 トヨタ自動車株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022011834A1 (zh) * 2020-07-13 2022-01-20 苏州东微半导体有限公司 半导体功率器件的终端结构及其制造方法

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