JP6758592B2 - 半導体装置 - Google Patents
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Description
本発明は、活性領域の外側に耐圧を改善するエッジ領域を備える半導体装置に関する。
第１導電型の半導体基体とｐｎ接合するように、第１導電型と反対の導電型の第２導電型から成るリサーフ領域と、リサーフ領域上に容量性フィールドプレートを設けた半導体装置の構造が特許文献１の図１１等に開示されている。
例えば、スイッチング素子を含む活性領域の外側の半導体基体のエッジ領域に、不純物濃度が１×１０１７〜１×１０１８[／cm3]のベース領域よりも薄い不純物濃度（１×１０15〜１×１０17[／cm3]）のリサーフ領域がある。リサーフ領域は、半導体基体の空乏層を活性領域よりも離れる方向へとより延伸させて、空乏層の曲率をなだらかにする事ができる。しかし、リサーフ領域の不純物濃度は低く、半導体基体の外側の外部イオンの影響をリサーフ領域は受け易いので、リサーフ領域は容易に空乏化してしまう。その結果、リサーフ領域の表面電位が外部イオンの影響を受けて安定化しないという問題があった。
そこで、この問題を解決するため、リサーフ領域の上方に容量性のＦＰを設ける構造が特許文献１の図１１等で知られている。容量性ＦＰは隣り合うポリシリコン等の導体膜の間にコンデンサ（容量）が生じる。よって、容量性フィールドプレートは、この多数のコンデンサが高電位（コレクタ又はドレイン電位）側から低電位（ゲート又はエミッタ又はソース電位）側に直列に接続される構造となっている。この導体膜に印加された電位が半導体基体上のリサーフ領域の表面電位を安定化させる。その結果、外部イオンによるリサーフ領域表面における電位の影響を抑制することができる。
ｎ−領域内にリサーフ領域がある場合、リサーフ領域の端からｎ−領域端（半導体基体の端）までの距離が短くなる。リサーフ領域の外側のｎ−領域表面と容量性ＦＰを構成する導体膜との間に設けた絶縁膜の厚みが、リサーフ領域上の容量性ＦＰを構成する導体膜と基板表面までの絶縁膜の厚みと同じであると、容量性ＦＰによる電位分割の効果が強く、ｎ−領域端に空乏層が容易に到達してしまうという問題があった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、
活性領域と、前記活性領域の外側のエッジ領域と、
を備え、
前記エッジ領域は、
第１導電型の半導体基体と、
前記半導体基体内にｐｎ接合するように配置され、第１導電型とは反対導電型である第２導電型の半導体領域と、
前記半導体領域上と前記半導体領域の外側の領域上に、前記半導体領域と前記半導体領域の外側の領域から絶縁された複数の並置された導体層と、
を有し、
前記活性領域には、前記半導体基体の表面上に形成された第１の主電極と前記半導体基体の裏面上に形成された第２の主電極とを備え、
前記複数の並置された導体層のうち前記活性領域側の導体層は前記第１の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記半導体基体の端部側の導体層は前記第２の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記第２の主電極と電気的に接続しておらず、前記半導体領域の外側の前記半導体基体上の前記導体層の少なくとも１つと前記半導体基体上面との距離は、前記導体層の少なくとも１つから離間し且つ前記第１の主電極と電気的に接続していない前記半導体領域上の前記導体層と前記半導体領域上面との距離より大きい事を特徴とする。
本発明の半導体装置は、
活性領域と、前記活性領域の外側のエッジ領域と、
を備え、
前記エッジ領域は、
第１導電型の半導体基体と、
前記半導体基体内にｐｎ接合するように配置され、第１導電型とは反対導電型である第２導電型の半導体領域と、
前記半導体領域上と前記半導体領域の外側の領域上に、前記半導体領域と前記半導体領域の外側の領域から絶縁された複数の並置された導体層と、
を有し、
前記活性領域には、前記半導体基体の表面上に形成された第１の主電極と前記半導体基体の裏面上に形成された第２の主電極とを備え、
前記複数の並置された導体層のうち前記活性領域側の導体層は前記第１の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記半導体基体の端部側の導体層は前記第２の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記第２の主電極と電気的に接続しておらず、前記半導体領域の外側の前記半導体基体上の前記導体層の少なくとも１つと前記半導体基体上面との距離は、前記導体層の少なくとも１つから離間し且つ前記第１の主電極と電気的に接続していない前記半導体領域上の前記導体層と前記半導体領域上面との距離より大きい事を特徴とする。
本発明は以上のように構成されているので、リサーフ領域である半導体領域の外側の半導体基体上の導体膜と半導体基体上面との間の距離は厚くなっているので、導体膜の電位の影響を受け難くなり、リサーフ領域を設けてリサーフ領域の端からｎ−領域端（半導体基体の端）までの距離が短くなったとしても、空乏層が半導体基体の端に達することを抑制し、半導体装置の耐圧が低下することを抑制することができる。
以下、本発明の実施の形態となる半導体装置１について説明する。
半導体装置１の断面図を図１で示す。この半導体装置１は、シリコンで構成された半導体基体２に形成されたトレンチゲート型の素子部（活性領域）を含む。この半導体基体２においては、コレクタ領域となるＰ層７の上に、ドリフト領域となるｎ−層（第1の半導体領域）３、ベース領域となるｐ−層（第2の半導体領域）４が順次形成されている。半導体基体２の表面側には、ｐ−層４を貫通して底部がｎ−層３に達する溝（ゲートトレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸し、図２の平面図において図示していないが、紙面の縦方向に並行な複数の溝１００が形成される。ここで、溝１００の幅ｂは隣り合う溝１００間の半導体領域の幅ａよりも広い事が望ましい。更に、溝１００の幅ｂは溝の深さｃよりも広い事が望ましい。このような半導体装置１によれば、Ｐ層７からｎ−層へ移動するホールをｎ−層の溝１００の底部近傍により多く蓄積させることができ、半導体装置１のオン抵抗を低減する事ができる。
半導体基体２の表面側の溝１００の両側に、エミッタ領域となるｎ＋層５が形成されている。溝１００の内面（側面及び底面）には絶縁膜１０１が形成されている。
ゲート電極６０は、絶縁膜１０１を介してｐ−層４と対向するように設けられている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。ゲート電極６は溝１００の左右の側壁部に形成され、左右のゲート電極６の各々は互いに電気的に接続されている。
ゲート電極６の下にはゲート電極６と分離（絶縁）された補助電極１２が形成されている。溝１００の底面においても絶縁膜１０１が形成されているため、補助電極１２はその下のｎ−層３とも絶縁される。補助電極１２とゲート電極６の上面には、シリコン酸化膜の絶縁膜８が形成され、その上に層間膜９が溝１００の隙間を埋めるように形成されている。
半導体基板２の表面上に、エミッタ電極（第１の主電極）１０が形成されており、エミッタ電極１０は半導体基板２の表面においてｎ＋層５と接続される。ソース電極１０とゲート電極６との間は層間膜９で絶縁されている。半導体基板２の裏面全面には、Ｐ層（コレクタ領域）７と電気的に接続されるコレクタ電極（第２の主電極）１１が形成されている。
この構造においては、ゲート電極６が溝１００の底面側に形成されず、溝１００の底部には補助電極１２がソース電極１０と同電位（接地電位）となるよう配置されているため、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
また、補助電極１２を溝１００の底部に配置しているので、補助電極１２によって溝１００の底部及び側面からｎ−層３側に空乏層が良好に広がり、耐圧を向上させることが可能である。
スイッチング素子を含む活性領域２００の外側にはエッジ領域３００が形成されている。半導体装置１のエッジ領域３００を図３で示す。図３において、右端に半導体基体２の端部があり、左側のさらに先の方に活性領域がある。エッジ領域３００内には、エッジトレンチ１０２が活性領域を囲むように形成されており、エッジトレンチ１０２内にｎ−層３とは電気的に絶縁された補助電極１０３が形成されている。補助電極１０３は図示しない領域でソース電極１０と電気的に接続していても良い。
エッジトレンチ１０２の外側には第１のリサーフ領域４１と第１のリサーフ領域４１から半導体基体の端部側へと延伸し、且つ第１のリサーフ領域４１よりも深くまで延伸する第２のリサーフ領域４２が形成されている。第２のリサーフ領域４２の不純物濃度は１×１０１５〜１×１０１７[／cm3]であり、第１のリサーフ領域４１よりも不純物濃度が低い。
エッジトレンチ１０２が溝１００と同じ幅の場合、エッジトレンチ１０２の幅が従来のエッジトレンチ１０２の幅よりも広くなっている。リサーフ領域４１、４２から延びる空乏層と活性領域２００側から延びる空乏層の連結によって、エッジトレンチ１０２の下方の空乏層が形成されるが、リサーフ領域４２をエッジトレンチ１０２底部の深さよりも深くすることで、リサーフ領域４２から延びる空乏層がエッジトレンチ１０２の底部の方へと延びやすくなり、エッジ領域３００において良好な空乏層を生成することができる。これにより、エッジ領域３００における耐圧を高める事が出来る。
半導体装置１のエッジ領域には、半導体基体２上には絶縁膜５５を介して導体膜５１、５２、５３、５４が設けられており、導体膜５１、５２、５３、５４の内で最も半導体基体の端部側の導体膜５１、５２、５３、５４がコレクタ電極１１と電気的に接続し、導体膜５１、５２、５３、５４の内で最も活性領域側の導体膜５１、５２、５３、５４がエミッタ電極１０と電気的に接続されている。従って、コレクタ電極１１とエミッタ電極１０に電圧を印加すると、隣合う導体膜５１、５２、５３、５４間に容量が生じ、容量性のフィールドプレートとして機能する。
ここで、導体膜５１、５２はリサーフ領域４２上に設けられており、導体膜５３、５４はリサーフ領域４２の外側のｎ−層３上に設けられている。導体膜５３、５４とｎ−層との間の距離（又は絶縁膜５５の厚み）は、導体膜５１、５２とリサーフ領域４２との間の距離（又は絶縁膜５５の厚み）よりも大きくなっている。リサーフ領域４２上は絶縁膜５５の厚みを薄くして、容量性ＦＰの電位の影響がリサーフ領域４２表面に受け易くする。これにより、リサーフ領域４２表面の電位を安定化させることができる。リサーフ領域４２の外側のｎ領域３上は絶縁膜５５の厚みをリサーフ領域４２上の絶縁膜５５よりも厚くして、容量性ＦＰの電位の影響を受け難くする。これにより、半導体基体２の外周端に空乏層が容易に到達し難くすることができる。
導体膜５１、５２とリサーフ領域４２との間の距離（又は絶縁膜５５の厚み）はリサーフ領域４２の端部近傍において徐々に大きくなっている事が望ましい。リサーフ領域４２のｎ領域３との界面近傍は不純物濃度が低くなっているが、半導体装置１によればリサーフ領域４２のｎ領域３との界面近傍における容量性ＦＰの電位の影響を受け難くして、リサーフ領域４２のｎ領域３との界面近傍で空乏層が不容易に延び過ぎて空乏層の曲率が変化するのを抑制することができる。
エッジトレンチ１０２の外側には第１のリサーフ領域４１と第１のリサーフ領域４１から半導体基体の端部側へと延伸し、且つ第１のリサーフ領域４１よりも深くまで延伸する第２のリサーフ領域４２が形成されている。第２のリサーフ領域４２の不純物濃度は１×１０１５〜１×１０１７[／cm3]であり、第１のリサーフ領域４１よりも不純物濃度が低い。
エッジトレンチ１０２が溝１００と同じ幅の場合、エッジトレンチ１０２の幅が従来のエッジトレンチ１０２の幅よりも広くなっている。リサーフ領域４１、４２から延びる空乏層と活性領域２００側から延びる空乏層の連結によって、エッジトレンチ１０２の下方の空乏層が形成されるが、リサーフ領域４２をエッジトレンチ１０２底部の深さよりも深くすることで、リサーフ領域４２から延びる空乏層がエッジトレンチ１０２の底部の方へと延びやすくなり、エッジ領域３００において良好な空乏層を生成することができる。これにより、エッジ領域３００における耐圧を高める事が出来る。
半導体装置１のエッジ領域には、半導体基体２上には絶縁膜５５を介して導体膜５１、５２、５３、５４が設けられており、導体膜５１、５２、５３、５４の内で最も半導体基体の端部側の導体膜５１、５２、５３、５４がコレクタ電極１１と電気的に接続し、導体膜５１、５２、５３、５４の内で最も活性領域側の導体膜５１、５２、５３、５４がエミッタ電極１０と電気的に接続されている。従って、コレクタ電極１１とエミッタ電極１０に電圧を印加すると、隣合う導体膜５１、５２、５３、５４間に容量が生じ、容量性のフィールドプレートとして機能する。
ここで、導体膜５１、５２はリサーフ領域４２上に設けられており、導体膜５３、５４はリサーフ領域４２の外側のｎ−層３上に設けられている。導体膜５３、５４とｎ−層との間の距離（又は絶縁膜５５の厚み）は、導体膜５１、５２とリサーフ領域４２との間の距離（又は絶縁膜５５の厚み）よりも大きくなっている。リサーフ領域４２上は絶縁膜５５の厚みを薄くして、容量性ＦＰの電位の影響がリサーフ領域４２表面に受け易くする。これにより、リサーフ領域４２表面の電位を安定化させることができる。リサーフ領域４２の外側のｎ領域３上は絶縁膜５５の厚みをリサーフ領域４２上の絶縁膜５５よりも厚くして、容量性ＦＰの電位の影響を受け難くする。これにより、半導体基体２の外周端に空乏層が容易に到達し難くすることができる。
導体膜５１、５２とリサーフ領域４２との間の距離（又は絶縁膜５５の厚み）はリサーフ領域４２の端部近傍において徐々に大きくなっている事が望ましい。リサーフ領域４２のｎ領域３との界面近傍は不純物濃度が低くなっているが、半導体装置１によればリサーフ領域４２のｎ領域３との界面近傍における容量性ＦＰの電位の影響を受け難くして、リサーフ領域４２のｎ領域３との界面近傍で空乏層が不容易に延び過ぎて空乏層の曲率が変化するのを抑制することができる。
層間膜９はノンドープのシリコンガラス（ＮＳＧ）膜と、この上に形成されたボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜と、この上に形成されたノンドープのシリコンガラス（ＮＳＧ）膜を設けた構造となっている。ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜はその厚みが１．７５〜２．７５μｍであって、層間膜上面に生じる段差を下面に生じている段差よりも緩和する。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の下にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍであって、ＮＳＧ膜は半導体装置の外部から侵入した水分がその下側の基板側へと侵入することを抑制する効果がある。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍである。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の下にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍであって、ＮＳＧ膜は半導体装置の外部から侵入した水分がその下側の基板側へと侵入することを抑制する効果がある。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍである。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上にノンドープのシリコンガラス（ＮＳＧ）膜を形成することによって、半導体装置１の外部から層間膜９の上面に水分が侵入したとしても、層間膜９の上部側に形成したシリコンガラス（ＢＰＳＧ）膜によって、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜へ水分が達することを抑制することができる。
また、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜に水分が達したとしても、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上部にノンドープのシリコンガラス（ＮＳＧ）膜が形成されているので、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜内に含まれるリンが遊離したとしても、近傍のソース電極やバスライン等のＡｌ電極の表面にリンが達する事を抑制し、近傍のソース電極やバスライン等のＡｌ電極の表面を腐食させることを抑制することができる。
また、半導体基体２の端部近傍の絶縁膜５５は厚く形成されている。これにより、半導体基体２の外部からやってくる外部イオンによる半導体基体２への影響を抑制することができる。
また、半導体基体２の端部近傍の絶縁膜５５は厚く形成されている。これにより、半導体基体２の外部からやってくる外部イオンによる半導体基体２への影響を抑制することができる。
以上から、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜上にノンドープのシリコンガラス（ＮＳＧ）膜を形成した層間膜９とすることによって、ソース電極やバスラインのＡｌ電極の表面の腐食を低減することができる。従って、半導体装置１の信頼性を高めることができる。
なお、上記において、活性領域２００の素子構造がトレンチゲート型のＩＧＢＴであるものとしたが、パワーＭＯＳＦＥＴやダイオードなど図１以外のデバイス構造を活性領域２００に備える場合においても同様の構造を用いることができる。
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。
１ 半導体装置
２ 半導体基体
３ ｎ−層
４ ｐ―層
５ ｎ＋層
６ ゲート電極
７ Ｐ層
８ 酸化膜
９ 層間膜
１０ エミッタ電極
１１ コレクタ電極
１２ 補助電極
１３ 保護膜
２ 半導体基体
３ ｎ−層
４ ｐ―層
５ ｎ＋層
６ ゲート電極
７ Ｐ層
８ 酸化膜
９ 層間膜
１０ エミッタ電極
１１ コレクタ電極
１２ 補助電極
１３ 保護膜
Claims (2)
- 活性領域と、前記活性領域の外側のエッジ領域と、
を備え、
前記エッジ領域は、
第１導電型の半導体基体と、
前記半導体基体内にｐｎ接合するように配置され、第１導電型とは反対導電型である第２導電型の半導体領域と、
前記半導体領域上と前記半導体領域の外側の領域上に、前記半導体領域と前記半導体領域の外側の領域から絶縁された複数の並置された導体層と、
を有し、
前記活性領域には、前記半導体基体の表面上に形成された第１の主電極と前記半導体基体の裏面上に形成された第２の主電極とを備え、
前記複数の並置された導体層のうち前記活性領域側の導体層は前記第１の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記半導体基体の端部側の導体層は前記第２の主電極と電気的に接続し、
前記複数の並置された導体層のうち前記第２の主電極と電気的に接続しておらず、前記半導体領域の外側の前記半導体基体上の前記導体層の少なくとも１つと前記半導体基体上面との距離は、前記導体層の少なくとも１つから離間し且つ前記第１の主電極と電気的に接続していない前記半導体領域上の前記導体層と前記半導体領域上面との距離より大きい事を特徴とする半導体装置。 - 前記導体層と前記半導体領域との間の距離は前記半導体領域と前記半導体基体の上面との界面に向かって徐々に大きくなっている領域を含む事を特徴とする請求項１の半導体装置。
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