EP0996981A1 - Hochvolt-randabschluss für planarstrukturen - Google Patents

Hochvolt-randabschluss für planarstrukturen

Info

Publication number
EP0996981A1
EP0996981A1 EP99917767A EP99917767A EP0996981A1 EP 0996981 A1 EP0996981 A1 EP 0996981A1 EP 99917767 A EP99917767 A EP 99917767A EP 99917767 A EP99917767 A EP 99917767A EP 0996981 A1 EP0996981 A1 EP 0996981A1
Authority
EP
European Patent Office
Prior art keywords
voltage
edge termination
floating
semiconductor body
termination according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP99917767A
Other languages
English (en)
French (fr)
Inventor
Jenö Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0996981A1 publication Critical patent/EP0996981A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623Buried supplementary region, e.g. buried guard ring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung betrifft einen Hochvolt-Randabschluss für Planarstrukturen, mit einem Halbleiterkörper (1 bis 4) des einen Leitungstyps, auf dem in dessen Randbereich wenigstens eine von diesem durch eine durch eine Isolatorschicht (9) getrennte Feldplatte (7, 17) vorgesehen ist. Im Randbereich des Halbleiterkörpers (1 bis 4) sind floatende Gebiete (5, 15, 25) des zweiten Leitungstyps vorgesehen, deren Abstand voneinander derart bemessen ist, dass bereits bei einer im Vergleich zur Durchbruchspannung des Halbleiterkörpers (1 bis 4) zu den floatenden Gebieten (5, 15, 25) kleinen anliegenden Spannung die Zonen zwischen den floatenden Gebieten (5, 15, 25) ausgeräumt sind.

Description

1
Beschreibung
Hochvolt-Randabschluß für Planarstrukturen
Die vorliegende Erfindung betrifft einen Hochvolt-Randabschluß für Planarstrukturen, mit einem Halbleiterkorper des einen Leitungstyps, auf dem in dessen Randbereich wenigstens eine von diesem durch eine Isolatorschicht getrennte Feldplatte vorgesehen ist.
Bereits seit Jahrzehnten werden /Anstrengungen unternommen, um bei Halbleiterbauelementen, wie beispielsweise Dioden, den im Halbleiterkorper herrschenden Feldstärkenverlauf so zu gestalten, daß ein Durchbruch nicht im Randbereich, sondern in der Hauptstruktur oder - bei integrierten /Anordnungen - im Zellenfeld erfolgt. Denn die Randstruktur ist infolge der dort zwangsläufig herrschenden Krümmungen des elektrischen Feldes besonders durchbruchsanfällig, so daß mit der Verlagerung des Durchbruches in die Hauptstruktur bzw. das Zellenfeld gleichzeitig die Durchbruchsfestigkeit des Halbleiterbauelementes erhöht wird.
Ein seit langem gängiges Vorgehen zur Steigerung der Durchbruchsfestigkeit des Randbereiches von Halbleiterbauelementen sieht den Einsatz von Feldplatten vor. /Andere Maßnahmen zur Erhöhung der Spannungsfestigkeit von Randstrukturen von Halbleiterbauelementen betreffen die Verwendung von Schutzringen, die gegebenenfalls mit den Feldplatten verbunden sein können, die Vermeidung von pn-Übergängen mit großer Krümmung, um Feldstärkespitzen zu verhindern, usw. (vgl. z.B. auch EP 37 115 A) .
Obwohl so an der Erhöhung der Durchbruchsfestigkeit des Randbereiches von Halbleiterbauelementen seit langem intensiv gearbeitet wird, liegen bisher immer noch keine vollständig be- 2 friedigenden Ergebnisse vor. Noch immer wird darüber nachgedacht, wie gegebenenfalls die Durchbruchsfestigkeit von Randstrukturen von Halbleiterbauelementen in einfacher Weise gesteigert werden kann.
So liegt auch der vorliegenden Erfindung die Aufgabe zugrunde, einen Hochvolt-Randabschluß für Planarstrukturen zu schaffen, mit dem die Durchbruchsfestigkeit von Halbleiterbauelementen in deren Randbereich weiter verbessert werden kann.
Diese Aufgabe wird bei einem Hochvolt-Randabschluß für Planarstrukturen der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß im Randbereich des Halbleiterkorpers floatende (bzw. potentialfreie) Gebiete des zweiten Leitungstyps vorgesehen sind, deren Abstand voneinander derart bemessen ist, daß bereits bei einer im Vergleich zur Durchbruchsspannung des Halbleiterkorpers zu den floatenden Gebieten kleinen anliegenden Spannung die Zonen zwischen den floatenden Gebieten ausgeräumt sind.
Die floatenden Gebiete, die in mehreren, im wesentlichen zueinander parallelen Ebenen inselartig oder auch zusammenhängend keilförmig mit zum Rand hin schmäler werdenden Dicke vorgesehen sein können, wirken sich bei anliegender Spannung so aus, als ob der Randbereich selbst undotiert wäre. Dies führt dazu, daß ein Durchbruch nicht mehr im Randbereich, sondern vielmehr in der Mitte eines Halbleiterbauelementes erstmals auftritt.
Bei der Verwendung von inselartigen Gebieten des zweiten Leitungstyps können diese eine im wesentlichen gleiche Gestalt, beispielsweise kugelförmig oder ellipsoidförmig, haben. Es ist aber in gleicher Weise auch möglich, daß die floatenden Gebiete unterschiedlich gestaltet sind. Auch brauchen die floatenden Gebiete bei anliegender Spannung nicht vollständig ausgeräumt zu werden; dies gilt insbesondere für Spannungen, die deutlich unterhalb der Durchbruchsspannung im Mittenbereich des Halbleiterbauelementes liegen.
Die inselartigen floatenden Gebiete können gegebenenfalls auch zusammenhängend gestaltet werden. Sie haben dann die Form eines Netzes oder Gitters. Weiterhin können sich die inselartigen Gebiete auch bis in den Mittenbereich des Halbleiterkorpers des Halbleiterbauelementes erstrecken.
Es ist auch möglich, anstelle der keilförmigen Gestalt der floatenden Gebiete diese mit gleicher Schichtdicke auszustatten und dafür die Flächendotierung in Richtung auf den Rand hin von beispielsweise 1012 cm-2 bis auf 0 abnehmen zu lassen. Eine solche schwächere Dotierung in Richtung auf den Rand hin kann auch bei inselartigen floatenden Gebieten vorgesehen werden. In gleicher Weise ist es auch möglich, die Anzahl der floatenden Gebiete bei gleicher oder auch schwächer werdenden Dotierung zum Rand hin abnehmen zu lassen. Wesentlich ist also, daß die durch die floatenden Gebiete eingebrachte Dotierungsmenge zum Rand des Halbleiterbauelementes hin abnimmt.
Gegebenenfalls kann noch ein Injektor oder ein Schottky-Kon- takt vorgesehen werden, der in der Lage ist, schwach Ladungsträger des zweiten Leitungstyps zu injizieren, um so eine vollständige Abwürgung des Strompfades bei ausgeleerten Raumladungszonen im eingeschalteten Zustand zu verhindern.
Die in der Isolatorschicht vorgesehene Feldplatte kann so gestaltet sein, daß deren Abstand vom Halbleiterkorper mit nnäherung an den Rand des Halbleiterbauelementes stufenweise oder stetig größer wird. Ebenso ist es möglich, stufenförmige Feldplatten aus mehreren Materialien vorzusehen und diese ge- 4 gebenenfalls mit Schutzringen zu verbinden. Wenn der eine Leitungstyp der n-Leitungstyp ist, so werden die Schutzringe durch p-leitende Schutzringe gebildet.
Liegen die floatenden Gebiete in mehreren, im wesentlichen zueinander parallelen Ebenen vor, so wird bei Anlegen einer Spannung an das Halbleiterbauelement beispielsweise zwischen Anode und Kathode bei einem n-leitendem Halbleiterkorper zuerst die Raumladungszone im Halbleiterbereich zwischen der kathodenseitigen Oberfläche des Halbleiterkorpers und der ersten Ebene der floatenden Gebiete ausgeräumt. Erreicht die Raumladungszone die floatenden Gebiete, so bleibt das Potential auf dem dann eingenommenen Wert Vpth stehen. Danach bildet sich die Raumladungszone zwischen der ersten Ebene der floatenden Gebiete und der zweiten Ebene aus. Wird die zweite Ebene von der Raumladungszone erreicht, so bleibt das Potential auf einem Wert von etwa 2 Vpth stehen, sofern die einzelnen Ebenen im wesentlichen gleich voneinander beabstandet sind.
Auf diese Weise wird der gesamte Randbereich nacheinander ausgeräumt, so daß die DurchbruchsSpannung auf etwa das N+l- fache gegenüber dem von der Dotierung bestimmten Normalwert erhöht werden kann, wenn angenommen wird, daß die Anzahl der Ebenen durch N gegeben ist.
Ein gegebenenfalls vorhandener Injektor dient bei n-leitendem Halbleiterkorper als Löcherlieferant für die Entladung der p- leitenden floatenden Gebiete im Einschaltzustand.
Geeignete Abmessungen für die floatenden Gebiete sind, wenn diese inselartig gestaltet sind, ein Durchmesser der kugelförmigen floatenden Gebiete von etwa 5 um bei einem gegenseitigen Abstand von ebenfalls etwa 5 um, wobei die Flächendo- 5 tierung in den floatenden Gebieten bei etwa 1012 bis 1013 cm"' liegen kann.
Der erfindungsgemäße Randabschluß ist in vorteilhafter Weise beispielsweise bei Super-Hochvolt-IGBTs (IGBT = Bipolartransistor mit isoliertem Gate) oder Hochvolt-Feldeffektransisto- ren usw. einsetzbar.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses,
Fig. 2 ein zweites Ausführungsbeispiel des erfin- dungsgemäßen Randabschlusses,
Fig. 3 ein drittes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses,
Fig. 4 den Verlauf von Feldlinien bei einem vierten
Ausführungsbeispiel des erfindungsgemäßen Randabschlusses,
Fig. 5 ein fünftes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses für einen Super- Hochvolt-IGBT,
Fig. 6 ein sechstes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses für einen Super- Hochvolt-IGBT,
Fig. 7 ein siebentes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses für einen Hochvolt-Feldeffekttransistor mit Injektor und Fig. 8 ein achtes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses für einen Hochvolt-Feldeffekttransistor mit Injektor.
Obwohl die Figuren an sich Schnittdarstellungen zeigen, sind zur besseren Übersichtlichkeit Schraffuren der einzelnen Halbleiterbereiche bzw. Metallisierungen usw. teilweise weggelassen. Auch werden in den Figuren für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet.
Fig. 1 zeigt ein erstes Ausführungsbeispiel des erfindungsgemäßen Randabschlusses, wobei hier - wie auch in den übrigen Figuren - auf der linken Seite der Randbereich und auf der rechten Seite der Bereich des eigentlichen Bauelementes, auch Zellenfeld genannt, gelegen ist. Auf einem n-leitenden Halbleitersubstrat 1 mit einer Dotierungskonzentration n0 befinden sich nacheinander eine erste n-leitende epitaktische Schicht 2 mit einer Dotierungskonzentration i, eine zweite n-leitende epitaktische Schicht 3 mit einer Dotierungskonzentration n2 und eine dritte n-leitende epitaktische Schicht 4 mit einer Dotierungskonzentration n3. Zwischen dem Halbleitersubstrat 1 und der ersten epitaktischen Schicht 2, zwischen der ersten epitaktischen Schicht 2 und der zweiten epitaktischen Schicht 3 sowie zwischen der zweiten epitaktischen Schicht 3 und der dritten epitaktischen Schicht 4 sind jeweils inselartige p-leitende Gebiete 5 eingebettet, deren Dotierung jeweils vor Aufbringen der nachfolgenden epitaktischen Schicht eingebracht wird. Diese p-leitenden Gebiete 5 können gegebenenfalls auch zusammenhängend nach der Art eines Gitters oder Netzes gestaltet sein. Jedenfalls liegen im vorliegenden Ausführungsbeispiel diese Gebiete 5 in drei Ebenen vor. 7
Das Substrat 1 ist mit einer Kathodenelektrode K verbunden, an der eine Spannung +U liegt. In die dritte epitaktische Schicht 4 sind p-leitende Schutzringe 6 eingebettet, die jeweils mit aus polykristallinem Silizium bestehenden Feldplatten 7 verbunden sind. Die äußerste Feldplatte 7 kann dabei mit der dritten epitaktischen Schicht 4 auf gleichem Potential liegen. Schließlich ist noch eine p-leitende Anodenzone 8 mit einer Anodenelektrode A verbunden.
Wird bei dieser Anordnung eine Spannung zwischen Anode A und Kathode K gelegt, so bildet sich eine Raumladungszone zuerst zwischen der an eine Isolatorschicht 9 aus Siliziumdioxid angrenzenden Oberfläche des Halbleiterkorpers, also der Oberfläche der dritten epitaktischen Schicht 4 und den inselartigen Gebieten 5 zwischen der zweiten epitaktischen Schicht 2 und der dritten epitaktischen Schicht 4 aus. Wenn die Raumladungszone die floatenden Gebiete 5 dieser obersten Ebene bei einer Spannung Vpth erreicht, so bleibt das Potential der inselartigen Gebiete 5 der obersten Ebene auf dem Wert Vpth stehen. Danach bildet sich die Raumladungszone zwischen den Gebieten 5 der dritten Ebene und den Gebieten 5 der zweiten Ebene, also den Gebieten, die zwischen den epitaktischen Schichten 2 und 3 liegen. Wird die zweite Ebene erreicht, dann bleibt das Potential bei etwa 2 Vptri stehen usw.
Auf diese Weise wird die gesamte Randstruktur ausgeräumt, so daß dort die DurchbruchsSpannung bei drei Ebenen um etwa das vierfache erhöht ist.
Die Durchmesser der floatenden Gebiete 5 können etwa 5 um betragen, während deren Abstand voneinander in der gleichen Ebene ebenfalls 5 um sein kann. Die Flächendotierung der floatenden Gebiete liegt bei etwa 1012 bis 1013 cm-3. 8
Gegebenenfalls ist es auch möglich, die floatenden Gebiete 5 zu der Mittenstruktur des Halbleiterbauelementes, also in den Figuren zur rechten Seite hin, fortzusetzen.
Fig. 2 zeigt ein ähnliches Ausführungsbeispiel wie Fig. 1, das sich von letzterem nur dadurch unterscheidet, daß nur eine Feldplatte 17 zusammen mit einem Kanal- bzw. Channel-Stopper 16 verwendet wird, der an das Potential des Halbleiterkorpers angeschlossen ist.
Fig. 3 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Randabschlusses mit einem Rand 11 und keilförmigen, floatenden p-leitenden Gebieten 15, die hier in zwei Ebenen angeordnet sind. Die Raumladungszonen bauen sich hier in gleicher Weise zwischen den einzelnen Ebenen auf, wie dies oben anhand der Fig. 1 erläutert wurde.
Ein Kathodenkontakt 14 kann aus Aluminium bestehen und schwach injizierend sein, um als Löcherlieferant für die Entladung der p-leitenden Gebiete 15 im Einschaltzustand zu wirken.
Ahnlich wie bei den Ausführungsbeispielen der Fig. 1 und 2 kann sich in den durch die Gebiete 15 gebildeten Ebenen eine gitterartige Struktur von floatenden Gebiete 5 zur Mitte des Halbleiterbauelementes hin fortsetzen (in Fig. 3 nicht gezeigt) . Ahnliches gilt auch für die folgenden Ausführungsbei- spiele .
Der Kanal-Stopper 16, der auch beim Ausführungsbeispiel 3 vorgesehen ist, kann gegebenenfalls weggelassen werden.
Fig. 4 zeigt als weiteres Ausführungsbeispiel einen Randabschluß mit einem keilförmigen Gebiet 15 in nur einer Ebene, wobei hier zusätzlich noch der Potentiallinienverlauf (Äqui- 9 potentiallinien) dargestellt ist, der sich nach Anlegen einer Spannung einstellt. Dies kann ein Spannungswert von beispielsweise 2000 V sein.
Aus der Fig. 4 ist zu ersehen, daß die Potentiallinien weitgehend senkrecht zur Oberfläche verlaufen, so daß im Randbereich ein Durchbruch nicht auftritt.
Fig. 5 zeigt als weiteres Ausführungsbeispiel einen Hochvolt- Randabschluß für einen Super-Hochvolt-IGBT. Anstelle der keilförmigen p-leitenden Gebiete 15 sind hier floatende p- leitende schichtförmige Gebiete 25 vorgesehen, deren Dotierung zum Rand 11 hin abnimmt. So kann die Dotierung dieser Gebiete 25 von einer Flächendotierung von etwa 1013 bis 1012 cm-2 von ihrem rechten Rand aus (vgl. Strichlinie 24) bis auf einen Wert 0 am Rand 11 sinken.
Die Schichten 25 können sich zur Bauelementeseite hin, also entgegengesetzt zum Rand 11, inselartig als Gebiete 5 fortsetzen, die gegebenenfalls in der Form eines Gitters miteinander verbunden sein können.
Fig. 5 zeigt noch eine Sourcemetallisierung 23, eine Gateelektrode 22 aus polykristallinem Silizium, polykristalline Siliziumschichten 21, n-leitende Sourcebereiche 20 und p- leitende Bereiche 19. Außerdem ist ein Drainkontakt D mit einer p-leitenden Schicht 18 vorgesehen.
Fig. 6 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Hochvolt-Randabschlusses, wobei hier aber die p- leitenden Gebiete 25 durch inselartige p-leitende Gebiete 5 ersetzt sind, deren Dotierung zum Rand 11 hin sinkt, was durch eine immer kleiner werdende Darstellung dieser Schichten 5 schematisch angedeutet ist. 10
Die Fig. 7 und 8 zeigen noch zwei Ausführungsbeispiele des erfindungsgemäßen Hochvolt-Randabschlusses für einen Hochvolt-Feldeffekttransistor mit Injektor. Diese Ausführungsbeispiele sind ähnlich zu dem Ausführungsbeispiel der Fig. 3 und weisen eine schräggestellte Feldplatte 17 in der Isolatorschicht 9 auf, wobei gegebenenfalls auch noch ein Channel- Stopper 16 vorgesehen werden kann. Jedenfalls sind hier keilförmige p-leitende Gebiete 15 vorgesehen, die im Mittenbereich in inselartige Gebiete 5 übergehen.
Ein Sourcekontakt S ist mit n-leitenden Bereichen 26 und p- leitenden Bereichen 27 verbunden und geerdet. Eine Drainelektrode D ist über einen Aluminiumkontakt 14 mit dem Halbleitersubstrat 1 verbunden. Außerdem ist hier noch eine p-leitende Injektorschicht 28 vorhanden, die den schwach injizierenden Injektor des Ausführungsbeispiels der Fig. 3 noch verstärkt. Gegebenenfalls kann auch ein Schottky-Kontakt anstelle der p-leitenden Schicht 28 vorgesehen werden. Ein Teil des Aluminiumkontaktes 14 ist noch durch eine Isolatorschicht 29 abgedeckt.
Das Ausführungsbeispiel von Fig. 8 unterscheidet sich von dem Ausführungsbeispiel von Fig. 7 dadurch, daß hier auf die Isolatorschicht 29 verzichtet wird. Anstelle der p-leitenden Schicht 28 kann auch beim Ausführungsbeispiel der Fig. 8 ein Schottky-Kontakt vorgesehen werden.

Claims

11 Patentansprüche
1. Hochvolt-Randabschluß für Planarstrukturen, mit einem Halbleiterkorper (1 bis 4) des einen Leitungstyps, auf dem in dessen Randbereich wenigstens eine von diesen durch eine Isolatorschicht (9) getrennte Feldplatte (7, 17) vorgesehen ist, d a d u r c h g e k e n n z e i c h n e t , daß im Randbereich des Halbleiterkorpers (1 bis 4) floatende Gebiete (5, 15, 25) des zweiten Leitungstyps vorgesehen sind, deren Abstand voneinander derart bemessen ist, daß bereits bei einer im Vergleich zur Durchbruchspannung des Halbleiterkorpers (1 bis 4) zu den floatenden Gebieten (5, 15, 25) kleinen anliegenden Spannung die Zonen zwischen den floatenden Gebieten (5, 15, 25) ausgeräumt sind.
2. Hochvolt-Randabschluß nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (5; 15; 25) in mehreren, im wesentlichen zueinander parallelen Ebenen vorgesehen sind.
3. Hochvolt-Randabschluß nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (5) inselartig in den Randbereich des Halbleiterkorpers (1 bis 4) eingebettet sind.
4. Hochvolt-Randabschluß nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß sich die floatenden Gebiete (5, 15, 25) im Mittenbereich des Halbleiterkorpers (1 bis 4) fortsetzen.
5. Hochvolt-Randabschluß nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (15) keilförmig mit schmäler werdender Dicke zum Rand (11) des Halbleiterkorpers hin gestaltet sind. 12
6. Hochvolt-Randabschluß nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (25) schichtförmig mit zum Rand (11) des Halbleiterkorpers (1 bis 4) hin schwächer werdender Dotierung gestaltet sind.
7. Hochvolt-Randabschluß nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (5) zum Rand (11) des Halbleiterkorpers hin kleiner werden.
8. Hochvolt-Randabschluß nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß die Flächendotierung der floatenden Gebiete (5, 15, 25) zum Rand (11) des Halbleiterkorpers hin von etwa 1012 bis etwa 1013 cm-2 auf 0 abnimmt.
9. Hochvolt-Randabschluß nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß mehrere Feldplatten (7) mit Schutzringen (6) des zweiten Leitungstyps vorgesehen sind.
10. Hochvolt-Randabschluß nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t , daß zusätzlich ein Injektor (14 bzw. 28) oder ein Schottky- Kontakt zum Injizieren von Ladungsträgern des zweiten Leitungstyps vorgesehen ist.
11. Hochvolt-Randabschluß nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die floatenden Gebiete (5) im wesentlichen kugelförmig sind.
12. Hochvolt-Randabschluß nach Anspruch 11, 13 d a d u r c h g e k e n n z e i c h n e t , daß der Durchmesser der floatenden Gebiete (5) etwa 5 um beträgt .
13. Hochvolt-Randabschluß nach Anspruch 11 oder 12, d a d u r c h g e k e n n z e i c h n e t , daß der Abstand der floatenden Gebiete voneinander etwa 5 um beträgt .
14. Hochvolt-Randabschluß nach einem der Ansprüche 12 und 13, d a d u r c h g e k e n n z e i c h n e t , daß die Flächendotierung der floatenden Gebiete etwa 1012 bis 1013 cm-2 beträgt.
EP99917767A 1998-04-08 1999-03-03 Hochvolt-randabschluss für planarstrukturen Withdrawn EP0996981A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19815851 1998-04-08
DE19815851 1998-04-08
PCT/DE1999/000568 WO1999053550A1 (de) 1998-04-08 1999-03-03 Hochvolt-randabschluss für planarstrukturen

Publications (1)

Publication Number Publication Date
EP0996981A1 true EP0996981A1 (de) 2000-05-03

Family

ID=7864059

Family Applications (1)

Application Number Title Priority Date Filing Date
EP99917767A Withdrawn EP0996981A1 (de) 1998-04-08 1999-03-03 Hochvolt-randabschluss für planarstrukturen

Country Status (4)

Country Link
US (1) US6376890B1 (de)
EP (1) EP0996981A1 (de)
JP (1) JP2002503401A (de)
WO (1) WO1999053550A1 (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19942679C1 (de) * 1999-09-07 2001-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer
US6642558B1 (en) 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
FR2807569B1 (fr) * 2000-04-10 2004-08-27 Centre Nat Rech Scient Perfectionnement apportes aux diodes schottky
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US6803626B2 (en) * 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
DE10122846C2 (de) * 2001-05-11 2003-05-22 Infineon Technologies Ag Halbleiterbauelement mit hochspannungstauglichem Randabschluss
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP2006173437A (ja) * 2004-12-17 2006-06-29 Toshiba Corp 半導体装置
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
WO2006126164A2 (en) * 2005-05-24 2006-11-30 Nxp B.V. Edge termination for semiconductor device
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
DE102006047489B9 (de) * 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8108817B2 (en) * 2008-02-14 2012-01-31 International Business Machines Corporation Semiconductor structure and method of designing semiconductor structure to avoid high voltage initiated latch-up in low voltage sectors
US8564088B2 (en) * 2008-08-19 2013-10-22 Infineon Technologies Austria Ag Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
DE102010035296B4 (de) 2010-08-25 2012-10-31 X-Fab Semiconductor Foundries Ag Randabschlussstruktur für Transistoren mit hohen Durchbruchspannungen
CN102184894B (zh) * 2011-04-22 2015-04-01 上海华虹宏力半导体制造有限公司 半导体器件及形成方法、vdmos晶体管及形成方法
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
DE102011115603B4 (de) 2011-09-27 2017-08-17 X-Fab Semiconductor Foundries Ag Entwurfsregeln für ein Layout von MOS-Transistoren mit unterschiedlichen Durchbruchspannungen in einer integrierten Schaltung
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
US10468510B2 (en) 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
JP6758592B2 (ja) * 2015-09-18 2020-09-23 サンケン電気株式会社 半導体装置
US9818862B2 (en) 2016-01-05 2017-11-14 Nxp Usa, Inc. Semiconductor device with floating field plates
CN113555447B (zh) * 2021-06-09 2024-02-09 浙江芯科半导体有限公司 一种基于金刚石终端结构的4H-SiC肖特基二极管及制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1558506A (en) * 1976-08-09 1980-01-03 Mullard Ltd Semiconductor devices having a rectifying metalto-semicondductor junction
DE3012430A1 (de) * 1980-03-31 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Planare halbleiteranordnung mit erhoehter durchbruchsspannung
DE3341089C2 (de) * 1983-11-12 1986-07-17 Telefunken electronic GmbH, 7100 Heilbronn Planare Halbleiteranordnung
JP2989113B2 (ja) * 1995-02-20 1999-12-13 ローム株式会社 半導体装置およびその製法
DE19604044C2 (de) * 1996-02-05 2002-01-17 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9953550A1 *

Also Published As

Publication number Publication date
US6376890B1 (en) 2002-04-23
JP2002503401A (ja) 2002-01-29
WO1999053550A1 (de) 1999-10-21

Similar Documents

Publication Publication Date Title
WO1999053550A1 (de) Hochvolt-randabschluss für planarstrukturen
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE112014000679T5 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE19816448C1 (de) Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung
EP0913000B1 (de) Durch feldeffekt steuerbares halbleiterbauelement
EP1131852B1 (de) Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen
DE10012610C2 (de) Vertikales Hochvolt-Halbleiterbauelement
EP0623960A1 (de) IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung
EP0014435B1 (de) Thyristor mit Steuerung durch Feldeffekttransistor
EP0002840B1 (de) Kathodenseitig steuerbarer Thyristor mit einer Anodenzone aus zwei aneinandergrenzenden Bereichen mit unterschiedlicher Leitfähigkeit
DE10100802C1 (de) Halbleiterbauelement mit hoher Avalanchefestigkeit und dessen Herstellungsverfahren
DE102006002438A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
EP0709899A2 (de) Halbleiterdiode mit Elektronen-Injektionsmittel
EP1488465B1 (de) Halbleiteraufbau mit schaltelement und randelement
CH678245A5 (de)
EP0600241A2 (de) MOS-gesteuerte Diode
DE10005772B4 (de) Trench-MOSFET
DE19801093A1 (de) Soi-igbt
DE10321222A1 (de) Halbleiterbauelement
DE19839971C2 (de) Randstruktur für Halbleiterbauelemente
DE19923520C1 (de) Randstruktur für Halbleiterbauelemente
DE19818296C1 (de) Hochspannungs-Randabschluß für ein Halbleiterbauelement
WO2000035020A1 (de) Laterales hochvolt-halbleiterbaulement mit reduziertem spezifischem einschaltwiderstand

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19991206

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IE IT

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

17Q First examination report despatched

Effective date: 20060209

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20081001