KR100994719B1 - 슈퍼정션 반도체장치 - Google Patents

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Abstract

본 발명의 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 액티브영역 및 터미네이션영역은 각각 경계불순물층의 양쪽에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하며, 터미네이션영역내에서 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 터미네이션영역내의 경계불순물층 및 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차가, 액티브영역내에서 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 액티브영역내의 경계불순물층 및 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차보다 더 작은 것을 특징으로 한다.

Description

슈퍼정션 반도체장치{Superjunction semiconductor device}
도 1은 본 발명의 일 실시예에 따른 슈퍼정션 반도체장치를 나타내 보인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 슈퍼정션 반도체장치를 나타내 보인 단면도이다.
본 발명은 반도체장치에 관한 것으로서, 특히 온상태에서는 전류통로를 제공하고 오프상태에서는 공핍되는 교대 도전형의 드리프트층을 갖는 갖는 슈퍼정션 반도체장치에 관한 것이다.
일반적으로 수직형반도체장치는 전극들이 상호 대향하는 두 평면위에 배치된 구조를 갖는다. 이 수직형반도체장치가 온 되면, 드리프트전류는 반도체칩의 두께방향, 즉 수직방향을 따라 흐른다. 수직형반도체장치가 오프되면, 역바이어스전압의 인가에 의해 만들어지는 디플리션영역들이 수직방향으로 확대된다. 수직형반도체장치가 높은 브레이크다운전압을 갖도록 하기 위해서는, 상호 대향하는 전극들 사이의 드리프트층의 재질로서 비저항이 높은 물질을 사용하고, 또한 드리프트층의 두께를 증가시키면 된다. 그러나 이 경우 소자의 온저항도 또한 증대된다는 문제가 발생한다. 소자의 온저항이 증대되면 전도손실(conduction loss)이 증가하고 스위칭속도가 저하되는 등 소자의 동작특성에 나쁜 영향을 끼친다. 일반적으로 소자의 온저항은 소자의 브레이크다운전압의 2.5승에 비례하여 급격하게 증대된다는 것은 잘 알려져 있는 사실이다(B. Jayant Baliga, Power Semiconductor Devices, 1996, PWS Publishing Company, p373).
이와 같은 문제를 해결하기 위하여 최근 새로운 정션구조를 갖는 반도체장치가 제안된 바 있다. 이 제안된 반도체장치는, 상호 교대로 배치된 고농도의 n영역과 p영역으로 이루어진 교대 도전형의 드리프트층(alternating conductivity type drift layer)을 포함하는 구조를 갖는다. 이 교대 도전형의 드리프트층은, 소자의 온상태에서 전류통로를 제공하고 소자의 오프상태에서는 브레이크다운전압에 견딜수 있도록 공핍된다. 이하에서는 상기 교대 도전형의 드리프트층을 갖는 반도체장치를 "슈퍼정션 반도체장치(superjunction semiconductor device)"라 언급하기로 한다.
슈퍼정션 반도체장치의 경우, 소자의 브레이크다운전압은 드리프트층의 두께와 임계전계의 곱으로 표현될 수 있다. 특히 상호 교대로 배치된 고농도의 n영역과 p영역에서의 전하량(charge quantity)이 균형을 이루는 경우에는 브레이크다운전압이 드리프트층의 비저항과 무관하게 결정된다. 이와 같은 이유로 인하여, 드리프트층의 비저항을 감소시킨다 하더라도 이로 인한 브레이크다운전압 감소는 발생하지 않으며, 따라서 높은 브레이크다운전압과 낮은 온저항을 동시에 얻을수 있게 된다.
그러나 이와 같은 장점에도 불구하고, 슈퍼정션 반도체장치는 액티브영역을 둘러싸고 있는 터미네이션영역을 안정적으로 구현하기 어려운 단점을 갖는다. 그 이유로는, 드리프트층의 비저항이 낮다는 것은 드리프트층에서의 불순물농도가 높다는 것을 의미하는데, 이로 인하여 터미네이션영역의 가장자리로의 전계이동이 용이하게 일어나지 않기 때문이다. 이와 같이 터미네이션영역의 가장자리로의 전계이동이 용이하게 일어나지 않을 경우, 소자의 수평방향으로의 전계분포가 불균일해져서 소자의 안정성이 저하된다.
이 외에도 수직방향의 전계분포도 일정조건, 즉 높은 브레이크다운전압을 발생시킬수 있도록 하는 조건을 만족시켜야 한다는 제약이 뒤따른다. 수직방향의 전계분포를 무시하는 경우, 터미네이션영역에서의 브레이크다운전압이 액티브영역에서의 브레이크다운전압보다 낮은 현상이 발생할수 있다. 이는 결코 바람직한 현상이 아니다. 적어도 터미네이션영역에서의 브레이크다운전압은 액티브영역에서의 브레이크다운전압보다 높아야 한다.
본 발명이 이루고자 하는 기술적 과제는, 액티브영역에서의 브레이크다운전압보다 더 높은 브레이크다운전압을 갖는 터미네이션영역을 갖는 슈퍼정션 반도체장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 슈퍼정 션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양쪽에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하며, 상기 터미네이션영역내에서 상기 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 상기 터미네이션영역내의 상기 경계불순물층 및 상기 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차가, 상기 액티브영역내에서 상기 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 상기 액티브영역내의 상기 경계불순물층 및 상기 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차보다 더 작은 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격이, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격보다 상대적으로 더 작은 것을 특징으로 한다.
상기 액티브영역에 배치되는 제1 도전형의 불순물층의 폭은, 상기 제1 도전형의 불순물층의 양쪽에 배치되는 제2 도전형의 불순물층들의 절반을 합친 폭보다 더 큰 것이 바람직하다.
상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 변화되는 것이 바람직하다. 상기 제2 도전형의 불순물층들 중 상기 액티브영역에 인접한 적어도 4개의 제2도전형의 불순물층의 수직중심축 사이의 간격은 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것이 바람직하다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격이, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격보다 상대적으로 더 작으며, 상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격과, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격은 동일하되, 상기 터미네이션영역내에 배치되는 제2 도전형의 불순물층의 폭이 상기 액티브영역내에 배치되는 제2 도전형의 불순물층의 폭보다 상대적으로 더 큰 것을 특징으로 한다.
상기 액티브영역에 배치되는 제1 도전형의 불순물층의 폭은, 상기 제1 도전 형의 불순물층의 양쪽에 배치되는 제2 도전형의 불순물층들의 절반을 합친 폭보다 더 큰 것이 바람직하다.
상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 변화되는 것이 바람직하다. 상기 제2 도전형의 불순물층들 중 상기 액티브영역에 인접한 적어도 4개의 제2도전형의 불순물층의 수직중심축 사이의 간격은 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것이 바람직하다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격과, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격은 동일하되, 상기 터미네이션영역내에 배치되는 제2 도전형의 불순물층의 폭이 상기 액티브영역내에 배치되는 제2 도전형의 불순물층의 폭보다 상대적으로 더 크며, 상 기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체장치는, 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서, 상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 한다.
이하 첨부도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러가지 다른 형태들로 변형될수 있으며, 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다.
도 1은 본 발명의 일 실시예에 따른 슈퍼정션 반도체장치를 나타내 보인 단면도이다.
도 1을 참조하면, 본 실시예에 따른 슈퍼정션 반도체장치(100)는, 액티브영역(I 영역) 및 터미네이션영역(II 영역)을 포함한다. 도면에 나타나지는 않지만, 터미네이션영역(II 영역)은 액티브영역(I 영역)의 에지영역(I-1 영역) 둘레를 둘러 싼다. 일반적으로 에지영역(I-1 영역)은 액티브영역(I)의 최외각영역을 의미한다. 액티브영역(I 영역) 및 터미네이션영역(II 영역)에서, n+형 드레인영역(110)으로 사용되는 반도체기판 위에 n형 불순물영역(120)이 배치된다. n+형 드레인영역(110)의 배면에는 드레인전극(130)이 형성된다.
액티브영역(I 영역) 및 터미네이션영역(II 영역)에서의 n형 불순물영역(120) 상부에서는 n영역 및 p 영역이 수평방향으로 교대로 배치된다. 액티브영역(I 영역) 및 터미네이션영역(II 영역)의 경계는 p영역(300)에 의해 구분된다. 즉 이 p영역(300)의 수직중심축을 기준으로 왼쪽으로는 액티브영역(I 영역)이고 오른쪽으로는 터미네이션영역(II 영역)이다.
액티브영역(I 영역)에서는 상기 p영역(300)으로부터 n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …)이 상호 교대로 배치된다. 도면에서는 n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …)의 바닥이 n형 불순물영역(120)에 의해 n+형 드레인영역(110)과 이격된 것으로 도시되어 있다. 그러나 경우에 따라서는 n형 불순물영역(120) 없이 n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …)의 바닥이 n+형 드레인영역(110) 상부에 직접 컨택될수도 있다. 액티브영역(I 영역)의 최외각영역, 즉 터미네이션영역(II 영역)과 가장 인접한 제1 에지영역(a1)은 p영역(300)의 절반, n영역(211) 및 p영역(221)의 절반을 포함한다. 이 제1 에지영역(a1)내의 p영역(300, 221) 내의 p전하량은 제1 에지영역(a1)내의 n영역(211)내의 n전하량보다 작다. 이는 제1 에지영역(a1)내에서 p영역들(300, 221)의 폭보다 제1 에지영역(a1)내에서의 n영역(211)의 폭이 더 크기 때문이다. 이와 같이 p전하량과 n전하량이 불균형을 이루는 제1 에지영역(a1)에서의 브레이크다운전압은 최적의 크기를 갖지 못한다. 이와 같은 현상은 인접한 제2 에지영역(a2)의 경우에도 동일한데, 그 이유는 제2 에지영역(a2)의 구조도 제1 에지영역(a1)의 구조와 동일하기 때문이다.
터미네이션영역(II 영역)에서도, 액티브영역(I 영역)에서와 마찬가지로, 상기 p영역(300)으로부터 n영역들(411, 412, 413, 414, 415, …) 및 p영역들(421, 422, 423, 424, …)이 상호 교대로 배치된다. p영역들(421, 422, 423, 424, …)의 폭은 액티브영역(I 영역)내의 p영역들(221, 222, 223, …)의 폭과 동일하다. 도면에서는 n영역들(411, 412, 413, 414, 415, …) 및 p영역들(421, 422, 423, 424, …)의 바닥이 n형 불순물영역(120)에 의해 n+형 드레인영역(110)과 이격된 것으로 도시되어 있다. 그러나 경우에 따라서는 n형 불순물영역(120) 없이 n영역들(411, 412, 413, 414, 415, …) 및 p영역들(421, 422, 423, 424, …)의 바닥이 n+형 드레인영역(110) 상부에 직접 컨택될수도 있다. 터미네이션영역(II 영역)에서 액티브영역(I 영역)에 가장 인접한 제1 터미네이션영역(t1)은 터미네이션영역(II 영역)에서 가장 큰 포텐셜이 인가되는 부분이다. 따라서 터미네이션영역(II 영역)에서의 브레이크다운특성은 액티브영역(I 영역)과 가장 인접하게 배치된 제1 터미네이션영역(t1)영역에서 결정된다. 이 제1 터미네이션영역(t1)은, p영역(300)의 절반, n영역(411) 및 p영역(421)의 절반을 포함한다.
터미네이션영역(II 영역)의 제1 터미네이션영역(t1)에서의 p영역들(300, 421)의 수직중심축 사이의 간격(T1)은 액티브영역(I 영역)의 제1 에지영역(a1)에서 의 p영역들(300, 221)의 수직중심축 사이의 간격(A)보다 더 작다. 이는 제1 터미네이션영역(t1)내의 p영역(300, 421) 내의 p전하량과 제1 터미네이션영역(t1)내의 n영역(411)내의 n전하량이 액티브영역(I 영역)의 제1 에지영역(a1)에서와 비교할 때 보다 더 잘 균형이 맞는다는 것을 의미한다. 즉 제1 에지영역(a1)내에서는 n전하량이 p전하량보다 큰 상태이지만, 제1 터미네이션영역(t1)에서의 p영역들(300, 421)의 수직중심축 사이의 간격(T1)이 상대적으로 작아짐으로 인하여, 제1 에지영역(a1)과 비교하여 p전하량은 변화가 없는 반면에 n전하량이 감소되었으며, 이에 따라 p전하량과 n전하량의 편차가 감소되며, 급기야는 실질적으로 동일해질 수도 있다. 이와 같이 p전하량과 n전하량의 편차가 감소됨에 따라 액티브영역(I 영역)에 비하여 상대적으로 높은 브레이크다운전압특성을 나타낸다.
제1 터미네이션영역(t1)에 인접한 제2 터미네이션영역(t2)은 p영역(421)의 절반, n영역(412) 및 p영역(422)의 절반을 포함한다. 제2 터미네이션영역(t2)에 인접한 제3 터미네이션영역(t3)은 p영역(422)의 절반, n영역(413) 및 p영역(423)의 절반을 포함한다. 제3 터미네이션영역(t3)에 인접한 제4 터미네이션영역(t4)은 p영역(423)의 절반, n영역(414) 및 p영역(424)의 절반을 포함한다. 이 외에도 다른 터미네이션영역들이 있을 수 있다는 것은 당연하다.
제2 터미네이션영역(t2)에서의 p영역들(421, 422)의 수직중심축 사이의 간격(T2)은 제1 터미네이션영역(t1)에서의 p영역들(300, 421)의 수직중심축 사이의 간격(T1)보다 더 크다. 경우에 따라서 제2 터미네이션영역(t2)에서의 p영역들(421, 422)의 수직중심축 사이의 간격(T2)과 제1 터미네이션영역(t1)에서의 p영역들(300, 421)의 수직중심축 사이의 간격(T1)이 같을 수도 있다. 그리고 제3 터미네이션영역(t3)에서의 p영역들(422, 423)의 수직중심축 사이의 간격(T3)은 제2 터미네이션영역(t2)에서의 p영역들(421, 422)의 수직중심축 사이의 간격(T2)보다 더 크다. 또한 제4 터미네이션영역(t4)에서의 p영역들(423, 424)의 수직중심축 사이의 간격(T4)은 제3 터미네이션영역(t3)에서의 p영역들(422, 423)의 수직중심축 사이의 간격(T3)보다 더 크다. 이는 액티브영역(I 영역)의 제1 에지영역(a1)에 집중되는 전계가 제1 터미네이션영역(t1)으로 전달된 후에, 이 전계가 터미네이션영역(II 영역) 외곽을 향하여 점점 느린 속도로 전달되도록 함으로써, 결과적으로 터미네이션영역(II 영역)에 전체적으로 균일한 수평적 전계분포가 이루어질 수 있도록 하기 위함이다.
한편 액티브영역(I 영역) 표면에서는, p-형 웰영역(231)이 p영역들(221, 222, 223, …) 위에 배치된다. n+형 소스영역(232)의 일부표면 및 p-형 웰영역(231)에서의 채널형성영역 위에는 게이트절연막(234)을 개재하여 게이트전극(235)이 배치된다. 소스전극(236)은 n+형 소스영역(232) 및 p+형 컨택영역(233)에 공통으로 컨택된다. 게이트전극(235)과 소스전극(236)은 절연막(237)에 의해 상호 전기적으로 절연된다.
이와 같은 구조를 갖는 슈퍼정션 반도체장치의 동작을 설명하면, 먼저 소자가 턴온되어 게이트전극(235)에 일정 크기의 포지티브전압이 인가되면, 게이트전극(235) 아래에 위치하는 p-형 웰영역(231) 내의 채널형성영역에는 반전층(inversion layer)이 만들어지고, 전자들은 이 반전층을 통해 n+형 소스영역(232)으로부터 제1 n영역(214) 내부로 유입된다. n영역들(213, 214, …)으로 유입된 전자들은 n영역들(213, 214, …) 내부를 수직방향으로 이동하고, 결국 n형 불순물영역(120)을 지나 n+형 드레인영역(110)에 도달되며, 이에 따라 드레인전극(130)과 소스전극(236) 사이에 전류가 흐르게 된다.
다음에 소자가 턴오프되어 게이트전극(235)에 인가되던 포지티브전압이 제거되면, p-형 웰영역(231) 내의 채널형성영역에서의 반전층은 제거되고, 드레인전극(130)과 소스전극(236) 사이에서는 전류가 흐르지 않게 된다. 이 상태에서 만약 역바이어스전압이 계속 증가되면, n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …) 사이의 pn 접합부에서는 각각 양방향으로 확장되는 디플리션영역(depletion region)이 만들어지고, 결국 n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …) 내부는 완전히 디플리션상태가 된다. n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …)이 교대로 배치되어 있으므로, n영역들(211, 212, 213, 214, …) 및 p영역들(221, 222, 223, …)은 모두 오른쪽과 왼쪽의 양방향으로 디플리션영역이 퍼지므로 보다 빠른 속도로 디플리션되는데, 이와 같은 현상으로 인하여 브레이크다운특성의 열화 없이도 n영역들(211, 212, 213, 214, …)에서의 불순물농도를 더 증가시킬수 있다.
도 2는 본 발명의 다른 실시예에 따른 슈퍼정션 반도체장치를 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 요소를 나타내며, 따라서 동일한 요소에 대한 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 본 실시예에 따른 슈퍼정션 반도체장치(500)는, 제1 터미 네이션영역(t1')의 p영역들(300, 621)의 수직중심축 사이의 간격(T1')이 액티브영역(I 영역)의 제1 에지영역(a1)의 p영역들(300, 221)의 수직중심축 사이의 간격(A)과 동일하다는 점에서 도 1을 참조하여 설명한 실시예와 상이하다. 또한 터미네이션영역(II 영역)내의 p영역들(621, 622, 623, 624, …)의 폭이 경계부분의 p영역(300)의 폭과 액티브영역(I 영역)내의 p영역들(221, 222, 223, …)의 폭과 다르다는 점에서도 도 1을 참조하여 설명한 실시예와 상이하다.
구체적으로 설명하면, 본 실시예에 따른 슈퍼정션 반도체장치(500)의 액티브영역(I 영역)은 도 1의 슈퍼정션 반도체장치(100)와 동일하다. 그러나 본 실시예에 따른 슈퍼정션 반도체장치(500)의 터미네이션영역(II 영역)은 도 1의 슈퍼정션 반도체장치(100)와 상이하다. 먼저 터미네이션영역(II 영역)내에서도 액티브영역(I 영역)에 가장 인접한 제1 터미네이션영역(t1')의 p영역들(300, 621)의 수직중심축 사이의 간격(T1')은 제1 에지영역(a1)의 p영역들(300, 221)의 수직중심축 사이의 간격(A)과 동일하다. 두번째로 터미네이션영역(II 영역)내의 p영역들(621, 622, 623, 624, …)의 폭이 경계상의 p영역(300)의 폭과 액티브영역(I 영역)내의 p영역들(221, 222, 223, …)의 폭보다 크다. 결과적으로 제1 터미네이션영역(t1')에서 p영역(621)의 폭이 증가함으로써 p전하량이 증가하고 n전하량이 감소되며, 따라서 제1 에지영역(a1)에 비하여 p전하량가 n전하량이 보다 균형있게 배치되어 향상된 브레이크다운특성을 나타낸다.
한편 본 실시예에 따른 슈퍼정션 반도체장치(500)의 경우에도, 제2 터미네이션영역(t2')에서의 p영역들(621, 622)의 수직중심축 사이의 간격(T2')은 제1 터 미네이션영역(t1')에서의 p영역들(300, 621)의 수직중심축 사이의 간격(T1')보다 더 크다. 경우에 따라서 제2 터미네이션영역(t2')에서의 p영역들(621, 622)의 수직중심축 사이의 간격(T2')과 제1 터미네이션영역(t1')에서의 p영역들(300, 621)의 수직중심축 사이의 간격(T1')이 같을 수도 있다. 그리고 제3 터미네이션영역(t3')에서의 p영역들(622, 623)의 수직중심축 사이의 간격(T3')은 제2 터미네이션영역(t2')에서의 p영역들(621, 622)의 수직중심축 사이의 간격(T2')보다 더 크다. 또한 제4 터미네이션영역(t4')에서의 p영역들(623, 624)의 수직중심축 사이의 간격(T4')은 제3 터미네이션영역(t3')에서의 p영역들(622, 623)의 수직중심축 사이의 간격(T3')보다 더 크다. 이는 액티브영역(I 영역)의 제1 에지영역(a1)에 집중되는 전계가 제1 터미네이션영역(t1')으로 전달된 후에, 이 전계가 터미네이션영역(II 영역) 외곽을 향하여 점점 느린 속도로 전달되도록 함으로써, 결과적으로 터미네이션영역(II 영역)에 전체적으로 균일한 수평적 전계분포가 이루어질 수 있도록 하기 위함이다.
이상의 설명에서와 같이, 본 발명에 따른 슈퍼정션 반도체장치에 의하면, 터미네이션영역내에서 액티브영역에 가장 인접한 영역에서의 p전하량과 n전하량의 분포를 액티브영역에 비하여 상대적으로 더 균형있도록 함으로써, 터미네이션영역이 액티브영역의 브레이크다운전압보다 더 높은 브레이크다운전압을 갖도록 할 수 있으며, 또한 터미네이션영역에서의 p영역들 사이의 간격을 변화시킴으로써 소자 표면의 전계가 안정적으로 분포될 수 있도록 할 수 있고, 이에 따라 소자의 신뢰성 을 향상시킬 수 있다.

Claims (14)

  1. 상부표면 및 하부표면을 갖는 반도체영역내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양쪽에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하며, 상기 터미네이션영역내에서 상기 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 상기 터미네이션영역내의 상기 경계불순물층 및 상기 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차가, 상기 액티브영역내에서 상기 경계불순물층에 인접한 첫번째 제1 도전형의 불순물층내의 제1 도전형의 전하량과, 상기 액티브영역내의 상기 경계불순물층 및 상기 첫번째 제1 도전형의 불순물층에 인접한 첫번째 제2 도전형의 불순물층의 절반에 포함되는 제2 도전형의 전하량 사이의 편차보다 더 작은 것을 특징으로 하는 슈퍼정션 반도체장치.
  2. 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격이, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격보다 상대적으로 더 작은 것을 특징으로 하는 슈퍼정션 반도체장치.
  3. 제2항에 있어서,
    상기 액티브영역에 배치되는 제1 도전형의 불순물층의 폭은, 상기 제1 도전형의 불순물층의 양쪽에 배치되는 제2 도전형의 불순물층들의 절반을 합친 폭보다 더 큰 것을 특징으로 하는 슈퍼정션 반도체장치.
  4. 제2항에 있어서,
    상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 변화되는 것을 특징으로 하는 슈퍼정션 반도체장치.
  5. 제4항에 있어서,
    상기 제2 도전형의 불순물층들 중 상기 액티브영역에 인접한 적어도 4개의 제2도전형의 불순물층의 수직중심축 사이의 간격은 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 하는 슈퍼정션 반도체장치.
  6. 제2항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 슈퍼정션 반도체장치.
  7. 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격이, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격보다 상대적으로 더 작으며,
    상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 하는 슈퍼정션 반도체장치.
  8. 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격과, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격은 동일하되, 상기 터미네이션영역내에 배치되는 제2 도전형의 불순물층의 폭이 상기 액티브영역내에 배치되는 제2 도전형의 불순물층의 폭보다 상대적으로 더 큰 것을 특징으로 하는 슈퍼정션 반도체장치.
  9. 제8항에 있어서,
    상기 액티브영역에 배치되는 제1 도전형의 불순물층의 폭은, 상기 제1 도전형의 불순물층의 양쪽에 배치되는 제2 도전형의 불순물층들의 절반을 합친 폭보다 더 큰 것을 특징으로 하는 슈퍼정션 반도체장치.
  10. 제8항에 있어서,
    상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 변화되는 것을 특징으로 하는 슈퍼정션 반도체장치.
  11. 제10항에 있어서,
    상기 제2 도전형의 불순물층들 중 상기 액티브영역에 인접한 적어도 4개의 제2도전형의 불순물층의 수직중심축 사이의 간격은 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 하는 슈퍼정션 반도체장치.
  12. 제8항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 슈퍼정션 반도체장치.
  13. 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 터미네이션영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격과, 상기 액티브영역내에서 상기 제2 도전형의 경계불순물층과 가장 가깝게 배치된 제2 도전형의 불순물층의 수직중심축과 상기 제2 도전형의 경계불순물층의 수직중심축 사이의 간격은 동일하되, 상기 터미네이션영역내에 배치되는 제2 도전형의 불순물층의 폭이 상기 액티브영역내에 배치되는 제2 도전형의 불순물층의 폭보다 상대적으로 더 크며,
    상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 하는 슈퍼정션 반도체장치.
  14. 상부표면 및 하부표면을 갖는 반도체영역내에서 제1 도전형의 불순물층들과 제2 도전형의 불순물층들이 수평방향으로 따라 교대로 배치되되, 상기 제2 도전형의 불순물층들 중의 하나인 제2 도전형의 경계불순물층의 수직 경계면을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 슈퍼정션 반도체장치에 있어서,
    상기 터미네이션영역내에서 상호 가깝게 배치되는 제2 도전형의 불순물층의 수직중심축 사이의 간격은 수평방향을 따라 상기 액티브영역으로부터 멀어질수록 점점 더 커지는 것을 특징으로 하는 슈퍼정션 반도체장치.
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