JP3636345B2 - 半導体素子および半導体素子の製造方法 - Google Patents

半導体素子および半導体素子の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、第一と第二の主面間に、低抵抗層と、第一導電型領域と第二導電型領域とを交互に配置したｐｎ層とを備える半導体素子およびその製造方法に関し、特に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させるための縦型半導体素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
一般に半導体素子は片面に電極部を持つ横型半導体素子と両面に電極部を持つ縦型半導体素子に大別できる。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層の延びる方向とが同じである。例えば、図１１は通常のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。この縦型ＭＯＳＦＥＴはドレイン電極１８が導電接触した低抵抗のｎ+ドレイン層１１の上に形成された高抵抗のｎ-ドリフト層１２と、ｎ-ドリフト層１２の表面層に選択的に形成されたｐベース領域１３と、そのｐベース領域１３内に選択的に形成された高不純物濃度のｎ+ソース領域１４と、ｎ+ソース領域１４とｎ-ドリフト層１２とに挟まれたｐベース領域１３の表面上にゲート絶縁膜１５を介して設けられたゲート電極層１６と、ｎ+ソース領域１４とｐベース領域１３との表面に共通に接触して設けられたソース電極１７と、ｎ+ドレイン層１１の裏面側に設けられたドレイン電極１８とを有する。
【０００３】
このような縦型半導体素子において、高抵抗のｎ-ドリフト層１２の部分はＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときには空乏化して耐圧を高める。この高抵抗のｎ-ドリフト層１２の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるものの、逆にｐベース領域１３とｎ-ドリフト層１２との間のｐｎ接合から進行するドレイン−ベース間の空乏層が広がる幅を狭くすることとなり、シリコンの最大（臨界）電界強度に速く達する構造とすることとなって、耐圧（ドレイン−ソース電圧）を低下させることとなる。逆に耐圧の高い半導体装置では、ｎ-ドリフト層１２が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。
【０００４】
このトレードオフ関係はＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体についても共通である。
【０００５】
この問題に対する解決策として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置がＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および特開平９−２６６８１１号公報に開示されている。
【０００６】
図１２はＵＳＰ５２１６２７５に開示された半導体装置の一例である縦型ＭＯＳＦＥＴの部分断面図である。図１１との違いはドリフト層２２が単一層ではなく、ｎドリフト領域２２ａとｐドリフト領域２２ｂとからなる並列ｐｎ層とされている点である。なお、２３はｐベース領域、２４はｎ+ソース領域、２６はゲート電極、２７はソース電極、２８はドレン電極である。
【０００７】
このドリフト層２２はｎ+ドレイン層２１を基板としてエピタキシャル法により高抵抗のｎ型層を成長させた後、選択的にｎ+ドレイン層２１に達するトレンチをエッチングし、ｎドリフト領域２２ａを形成した後、さらにトレンチ内にエピタキシャル法によりｐ型層を成長させて、ｐドリフト領域２２ｂを形成してなるものである。なお、本発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとしているので、以下、このような半導体素子を本明細書において超接合半導体素子ということとする。
【０００８】
【発明が解決しようとする課題】
ＵＳＰ５２１６２７５におけるディメンジョンの具体的な記述としては、降伏電圧をＶBとするとき、ドリフト層２２の厚さとして０．０２４ＶB 1.2［μｍ］、ｎドリフト領域２２ａとｐドリフト領域２２ｂとが同じ幅ｂをもち、同じ不純物濃度であると仮定すると、不純物濃度が７．２×１０16ＶB -0.2／ｂ［ｃｍ-3］としている。仮にＶB＝８００Ｖ、ｂ＝５μｍと仮定すると、ドリフト層２２の厚さは７３μｍ、不純物濃度は１．９×１０16ｃｍ-3となる。単一層の場合では、不純物濃度は２×１０14［ｃｍ-3］程度であるから、確かにオン抵抗は低減されるが、このような幅が狭く、深さの深い（すなわちアスペクト比の大きい）トレンチ内に良質の半導体層を埋め込むエピタキシャル技術は現在のところ極めて困難である。
【０００９】
オン抵抗と耐圧とのトレードオフの問題は、横型半導体素子についても共通である。上に挙げたほかの公報、ＥＰ００５３５８５４、ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報においては、横型の超接合半導体素子も記載されており、横型、縦型共通の製造方法として、選択的なエッチングおよびエピタキシャル法による埋め込みによる方法が開示されている。横型の超接合半導体素子の場合には、薄いエピタキシャル層を積層していくので、選択的なエッチングおよびエピタキシャル法による埋め込みはそれほど困難ではない。
【００１０】
しかし、縦型の超接合半導体素子に関して、選択的なエッチングおよびエピタキシャル法による埋め込みはＵＳＰ５２１６２７５と同じ困難を抱えている。特開平９−２６６３１１号公報においてはまた、中性子線等による核変換法が記載されているが、装置が大がかりになり手軽に適用するわけにはいかない。
【００１１】
また、従来の超接合半導体素子では超接合半導体基体の微細化に伴って、表面構造も微細化しなければならない。しかしながら、超接合半導体基体の微細化に伴う表面構造の微細化を行った場合、表面構造が非常に微細になり量産性が低下する。また、表面構造の変更にはコストがかかる。
【００１２】
本発明は、以上のような状況に鑑みてなされたものであり、本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながらオン抵抗の低減による電流容量の増大が可能な半導体素子であって、簡易で量産性良く製造することができる半導体素子およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、第一と第二の主面間に、低抵抗層と、第一導電型領域と第二導電型領域とを平面的に見て交互に配置したｐｎ層とを備える半導体素子において、前記ｐｎ層の第一導電型領域と第二導電型領域の配置間隔が部分的に異なっていることを特徴とするものである。
【００１４】
また、本発明に係る半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界面は第一の主面に対して平行な面を有することを特徴とするものである。
【００１５】
さらに、本発明に係る半導体素子において、前記ｐｎ層は配置間隔が広い第一の部分と、配置間隔が第一の部分より狭い第二の部分を有し、第一の部分を第一の主面側に配置したことを特徴とするものである。
【００１６】
また、本発明に係る半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界面は第一の主面に対して垂直な面を有することを特徴とするものである。
【００１７】
さらに、本発明に係る半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界においては、互いに同一の導電型領域が接続されていることを特徴とするものである。
【００１８】
また、本発明に係る半導体素子において、前記配置間隔が異なるそれぞれの部分においては、各導電型領域の配置形状が平面的に見て異なることを特徴とするものである。
【００１９】
以上のような構成によれば、ｐｎ層の第一主面側の第一導電型領域と第二導電型領域の配置間隔を、ｐｎ層の第二主面側における第一導電型領域と第二導電型領域の配置間隔と変えることによって、表面構造は微細化を伴うことなく低オン抵抗化が図れる。なお、配置間隔が異なる境界は第一主面に対して垂直でも表面構造は微細化を伴うことなく低オン抵抗化が図れる。従って、上述したような超接合半導体素子におけるｐｎ層を有する半導体基体の微細化のみで低オン抵抗化が実現できるため、量産時のコスト削減が実現できる。
【００２０】
また、本発明に係る半導体素子の製造方法は、第一と第二の主面間に、低抵抗層と、第一導電型領域と第二導電型領域とを平面的に見て交互に配置したｐｎ層とを備える半導体素子の製造方法において、エピタキシャル層を形成する第１工程と、該エピタキシャル層に選択的に、且つ交互に第一導電型不純物イオン、および第二導電型不純物イオンを注入する第２工程とを所定回数繰り返す工程を含むことにより、第一導電型領域と第二導電型領域とを平面的に見て交互に配置すると共に第一導電型領域と第二導電型領域の配置間隔が部分的に異なる前記ｐｎ層を形成するようにしたことを特徴とするものである。なお、実施の形態においてはエピタキシャル層の形成を３回以上行う製造方法を示している。
【００２１】
このような構成によれば、ｐｎ層の第一主面側の第一導電型領域と第二導電型領域の配置間隔を、ｐｎ層の第二主面側における第一導電型領域と第二導電型領域の配置間隔と変えることが容易にでき、表面構造は微細化を伴うことなく低オン抵抗化が図れる。従って、上述したような超接合半導体素子のｐｎ層を有する半導体基体の微細化のみで低オン抵抗化が実現できるため、量産時のコスト削減が実現できる。
【００２２】
【発明の実施形態】
以下、本発明の実施の形態を、第一と第二の主面に設けられた電極と、第一と第二の主面間に低抵抗層とオン状態では電流が流れ、オフ状態では空乏化する第一導電型領域と第二導電型領域とを交互に配置したｐｎ層からなる半導体基体とを備える超接合半導体素子について説明する。
【００２３】
実施の形態１．
図１、図２に第一導電型領域と第二導電型領域の配置間隔が、第一主面側で広くなるストライプ状超接合半導体基体をもつ超接合半導体素子について、イオン注入により作製する場合の作製工程を示す。
【００２４】
まず、ｎ型の低抵抗基体１上にｎ-高抵抗エピタキシャル層２Ａを積層する（図１（ａ））。本実施の形態ではｎ-高抵抗エピタキシャル層２Ａの厚さを４μｍとしている。続いて、フォトリソグラフィによりレジストマスク５Ａを形成した後、ボロンイオン６を注入し、ｐ型不純物であるボロン原子７を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図１（ｂ））。なお、レジストマスク幅は６μｍ、イオン注入用レジスト窓の幅は２μｍとしている。
【００２５】
続いて、レジストマスク５Ａの除去後、（図１（ｂ））で示されたレジストマスク５Ａを位置的にずらしてなるレジストマスク５Ｂを形成し、レジストマスク５Ａの各幅方向中央部にレジストマスク５Ｂのイオン注入用レジスト窓の幅方向中央部が位置するように設ける。この場合も、レジストマスク幅は６μｍ、イオン注入用レジスト窓の幅は２μｍとする。そして、リンイオン３を注入し、ｎ型不純物であるリン原子４を２×１０13ｃｍ-2のドーズ量でイオン注入用レジスト窓から導入する（図１（ｃ））。そして、上記の図１（ａ）に示したエピタキシャル成長から図１（ｃ）の工程を所定の回数繰り返す（図１（ｄ））。
【００２６】
続いて、レジストマスク５Ｂを除去し、ｎ-高抵抗エピタキシャル層２Ｂを６μｍ積層した後、フォトリソグラフィによりレジストマスク５Ｃを形成して、ボロンイオン６を注入し、ｐ型不純物であるボロン原子７を１×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図１（ｅ））。このときレジストマスク５Ｃを形成する幅およびイオン注入用レジスト窓の幅は、共に図１（ｂ）で示した間隔よりも広くなっており、レジストマスク幅は１２μｍ、イオン注入用レジスト窓の幅は４μｍである。なお、レジストマスク５Ｃのイオン注入窓の幅方向中央部は、レジストマスク５Ａの１個おきに形成されているイオン注入窓の幅方向中央部に一致している。
【００２７】
続いて、レジストマスク５Ｃの除去後、フォトリソグラフィによりレジストマスク５Ｄを形成して、リンイオン３を注入し、ｎ型不純物であるリン原子４を１×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図１（ｆ））。この時レジストマスク５Ｄを形成する幅およびイオン注入用レジスト窓の幅は、共に図１（ｅ）で示した間隔と同じであり、レジストマスク幅が１２μｍ、イオン注入用レジスト窓の幅が４μｍである。なお、レジストマスク５Ｄはレジストマスク５Ｃを位置的にずらしてなるパターンに形成され、レジストマスク５Ｃの各幅方向中央部にレジストマスク５Ｄのイオン注入用レジスト窓の幅方向中央部が位置するように設けられる。
【００２８】
続いて、レジストマスク５Ｄを除去し、ｎ-高抵抗エピタキシャル層２Ｃを８μｍ積層した後（図２（ｇ））、１１５０℃、２０時間の熱処理によってそれぞれの不純物を同時に拡散させて、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂを有するｐｎ層を形成する（図２（ｈ））。
【００２９】
最後に、このｎ型ドリフト領域８ａとｐ型仕切り領域８ｂの表面にｎドレイン領域２９を形成後、通常のＭＯＳＦＥＴ作製工程で表面のＭＯＳＦＥＴを形成する（図２（ｉ））。即ち、不純物イオンの選択的な注入および熱処理により、表面層にｎドレイン領域２９を形成し、その後、熱酸化によりゲート絶縁膜２５を形成し、減圧ＣＶＤ法などにより多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層２６とする。続けて、選択的なイオン注入および熱処理によって、ｐベース領域２３、ｎ+ ソース領域２４、ｐ+ コンタクト領域３０を形成する。更に絶縁膜３１を堆積し、フォトリソグラフィにより窓開けを行い、アルミニウム合金の堆積、パターン形成によりソース電極２７、ドレイン電極２８および図示されないゲート電極の形成を経てＭＯＳＦＥＴを形成する。
【００３０】
実施の形態２．
図３、図４に第一導電型領域と第二導電型領域の配置間隔が、第一主面側で広くなるストライプ状超接合半導体基体をもつ超接合半導体素子について、配置間隔が広くなった第一導電型領域と第二導電型領域を第一主面側に１層もち、かつ第二主面側に配置された超接合基体と直交した超接合半導体素子の作製工程図を示す。
【００３１】
実施の形態１と同様に、ｎ型の低抵抗基体上にｎ-高抵抗エピタキシャル層２１Ａ（図３（ｃ）参照）を積層する。本実施の形態ではｎ-高抵抗エピタキシャル層の厚さを４μｍとしている。まず、フォトリソグラフィによりレジストマスク５１Ａを形成した後、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図３（ａ））。なお、レジストマスク幅は６μｍ、イオン注入用レジスト窓の幅は２μｍとしている。
【００３２】
続いて、レジストマスク５１Ａの除去後、レジストマスク５１Ａを位置的にずらしてなるレジストマスク５１Ｂを形成し、レジストマスク５１Ａの各幅方向中央部にレジストマスク５１Ｂのイオン注入用レジスト窓の幅方向中央部が位置するように設ける。そして、リンイオンを注入し、ｎ型不純物であるリン原子４を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図３（ｂ））。この場合も、レジストマスク幅は６μｍ、イオン注入用レジスト窓の幅は２μｍとしている。そして、上記の様に、エピタキシャル成長、ボロンイオン注入（図３（ａ））、リンイオン注入（図３（ｂ））の工程を所定の回数繰り返す（図３（ｃ））。
【００３３】
続いて、レジストマスク５１Ｂを除去し、ｎ-高抵抗エピタキシャル層２１Ｂ（図４（ｆ）参照）を６μｍ積層した後、フォトリソグラフィによりレジストマスク５１Ｃを形成して、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を１×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図３（ｄ））。このとき、レジストマスク５１Ｃは下層のイオン注入領域に対して直交している。また、レジストマスク５１Ｃを形成する幅およびイオン注入用レジスト窓の幅は、共に図３（ａ）および（ｂ）で示した間隔よりも広くなっており、レジストマスク幅は１２μｍ、イオン注入用レジスト窓の幅は４μｍとしている。
【００３４】
続いて、レジストマスク５１Ｃの除去後、フォトリソグラフィによりレジストマスク５１Ｄを形成して、リンイオンを注入し、ｎ型不純物であるリン原子４を１×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図３（ｅ））。このレジストマスク５１Ｄについても、下層のイオン注入領域に対して直交している。また、この時レジストマスク５１Ｄを形成する幅およびイオン注入用レジスト窓の幅は、共に図３（ａ）および（ｂ）で示した間隔よりも広くなっており、レジストマスクを形成する幅は１２μｍであり、イオン注入用レジスト窓の幅は４μｍとなっている。なお、レジストマスク５１Ｄはレジストマスク５１Ｃを位置的にずらしてなるパターンに形成され、レジストマスク５１Ｃの各幅方向中央部にレジストマスク５１Ｄのイオン注入用レジスト窓の幅方向中央部が位置するように設けられる。
【００３５】
続いて、レジストマスク５１Ｄを除去し、ｎ-高抵抗エピタキシャル層２１Ｂを８μｍ積層した後（図４（ｆ））、１１５０℃、２０時間の熱処理によってそれぞれの不純物を同時に拡散させて、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂを有するｐｎ層を形成する（図４（ｇ））。その後、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂが広くなった領域に実施の形態１で説明したと同様に、通常のＭＯＳＦＥＴ作製工程で表面のＭＯＳＦＥＴを形成する。
【００３６】
実施の形態３．
図５、図６にセル型配置となる超接合半導体基体において、第一導電型領域と第二導電型領域のセル配置間隔が、第一主面側で異なる超接合半導体素子について、配置間隔の広くなった領域を第一主面側に１層もつ超接合半導体素子の作製工程図を示す。
【００３７】
まず、実施の形態１と同様に、ｎ型の低抵抗基体上にｎ-高抵抗エピタキシャル層を積層する。本実施の形態ではｎ-高抵抗エピタキシャル層を４μｍとしている。そして、フォトリソグラフィによりレジストマスク５２Ａを所定の位置に所定の大きさで形成した後、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を１．２×１０14ｃｍ-2のドーズ量で所定の領域に導入する（図５（ａ））。なお、イオン注入用レジスト窓の大きさは２μｍ角とし、また、イオン注入用レジスト窓の配置間隔は４μｍとしている。
【００３８】
続いて、レジストマスク５２Ａを除去し、再度フォトリソグラフィにより図５（ａ）の工程でボロンを導入した領域にレジストマスク５２Ｂを形成した後、リンイオンを注入し、ｎ型不純物であるリン原子４を４×１０13ｃｍ-2のドーズ量で導入する（図５（ｂ））。そして、上記に述べたエピタキシャル成長、ボロンイオン注入、リンイオン注入の工程（図５（ａ）、図５（ｂ））を所定の回数繰り返す（図５（ｃ））。
【００３９】
続いて、レジストマスク５２Ｂを除去し、ｎ-高抵抗エピタキシャル層を６μｍ積層した後、フォトリソグラフィによりレジストマスク５２Ｃを形成して、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を３×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図５（ｄ））。このとき、イオン注入用レジスト窓の大きさは４μｍ角とし、また、イオン注入用レジスト窓の配置間隔は８μｍとしている。また、イオン注入用レジスト窓は後に述べる拡散時において下層のｐ領域と接続するように配置される。
【００４０】
続いて、レジストマスク５２Ｃの除去後、フォトリソグラフィによりレジストマスク５２Ｄを形成して、リンイオンを注入し、ｎ型不純物であるリン原子４を１×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図５（ｅ））。このとき、レジストマスク５２Ｄは、先の工程（図５（ｄ））でボロン原子７を導入した領域に形成される。
【００４１】
続いて、レジストマスク５２Ｄを除去し、ｎ-高抵抗エピタキシャル層を８μｍ積層した後、１１５０℃、２０時間の熱処理によってそれぞれの不純物を同時に拡散させて、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂを有するｐｎ層を形成する（図６（ｆ））。なお、直線Ａ−Ａ’の断面を図６（ｇ）に示す。その後、配置間隔の広くなった表面領域に実施の形態１で説明したと同様に、通常のＭＯＳＦＥＴ作製工程で表面のＭＯＳＦＥＴを形成する。
【００４２】
実施の形態４．
図７、図８に実施の形態３において、第一主面側で配置間隔を広くした領域の形状を格子状からストライプ状にした場合の超接合半導体素子の作製工程図を示す。
まず、実施の形態１と同様に、ｎ型の低抵抗基体上にｎ-高抵抗エピタキシャル層を積層する。本実施の形態ではｎ-高抵抗エピタキシャル層を４μｍとしている。続いて、フォトリソグラフィによりレジストマスク５３Ａを所定の位置に所定の大きさで形成した後、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を１．２×１０14ｃｍ-2のドーズ量で所定の領域に導入する（図７（ａ））。なお、イオン注入用レジスト窓の大きさは４μｍ角とし、また、イオン注入用レジスト窓の配置間隔は８μｍとしている。
【００４３】
続いて、レジストマスク５３Ａを除去し、再度フォトリソグラフィにより、先の工程（図７（ａ））においてボロン原子７を導入した領域にレジストマスク５３Ｂを形成した後、リンイオンを注入し、ｎ型不純物であるリン原子４を４×１０13ｃｍ-2のドーズ量で導入する（図７（ｂ））。そして、上記に述べたエピタキシャル成長、ボロンイオン注入、リンイオン注入の工程を所定の回数繰り返す（図７（ｃ））。
【００４４】
続いて、レジストマスク５３Ｂを除去し、ｎ-高抵抗エピタキシャル層を６μｍ積層した後、フォトリソグラフィによりレジストマスク５３Ｃを形成して、ボロンイオンを注入し、ｐ型不純物であるボロン原子７を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図７（ｄ））。このとき、レジストマスク５３Ｃの形状は実施の形態３のものと異なり、ストライプ状である。また、イオン注入用レジスト窓の幅は８μｍとし、イオン注入用レジスト窓の配置間隔は１６μｍとしている。さらに、イオン注入用レジスト窓は後に述べる拡散時において下層のｐ領域と接続するように配置される。
【００４５】
続いて、レジストマスク５３Ｃを除去し、再度フォトリソグラフィによりレジストマスク５３Ｄを形成した後、リンイオンを注入し、ｎ型不純物であるリン原子４を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図７（ｅ））。このレジストマスク５３Ｄについても、形状は実施の形態３と異なり、ストライプ状である。そして、イオン注入用レジスト窓の幅は８μｍとし、イオン注入用レジスト窓の配置間隔は１６μｍとしている。この場合、レジストマスク５３Ｄは、レジストマスク５３Ｃのマスク幅部分の位置がレジストマスク５３Ｄのイオン注入用レジスト窓の位置に一致するよう設けられる。また、このレジストマスク５３Ｄは、そのイオン注入用レジスト窓が後に述べる拡散時において下層のｎ領域と接続するように配置される。
【００４６】
続いて、レジストマスク５３Ｄを除去し、ｎ-高抵抗エピタキシャル層を８μｍ積層した後、１１５０℃、２０時間の熱処理によってそれぞれの不純物を同時に拡散させて、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂを形成する（図８（ｆ））。なお、直線Ｂ−Ｂ’の断面を図８（ｇ）に示す。その後、配置間隔の広くなった表面領域に通常のＭＯＳＦＥＴ作製工程で表面のＭＯＳＦＥＴを形成する。
【００４７】
実施の形態５．
図９、図１０に本発明の実施の形態５を示す。本実施の形態は図１０にその部分断面が示されるように、配置間隔が異なるｐｎ層の境界面が第一の主面に対して概ね垂直である場合の超接合半導体素子について説明する。もちろん配置間隔が異なるｐｎ層の境界面が第一の主面に対して垂直と平行の両方を合わせ持つことも可能である。
【００４８】
図９に実施の形態５における超接合半導体基体の作製工程図を示す。
まず、ｎ型の低抵抗基体上にｎ-エピタキシャル層を積層する。本実施の形態ではｎ-高抵抗エピタキシャル層を４μｍとしている。続いて、フォトリソグラフィによりレジストマスク５４Ａを所定の位置に所定の大きさで形成した後、ボロンイオン６を注入し、ｐ型不純物であるボロン原子７を２×１０13ｃｍ-2のドーズ量で所定の領域に導入する（図９（ａ））。なお、イオン注入用レジスト窓の大きさは２μｍとし、また、イオン注入用レジスト窓の配置間隔は８μｍとしている。
【００４９】
続いて、レジストマスク５４Ａを除去し、フォトリソグラフィによりレジストマスク５４Ｂを所定の位置に所定の大きさで形成した後、ボロンイオン６を注入し、ｐ型不純物であるボロン原子７を１×１０13ｃｍ-2のドーズ量で導入する（図９（ｂ））。なお、本実施の形態では、イオン注入用レジスト窓の大きさは４μｍとし、また、イオン注入用レジスト窓の配置間隔は１６μｍとしている。また、複数のイオン注入用レジスト窓が設けられる領域はレジストマスク５４Ａに設けられた複数のイオン注入用レジスト窓が設けられた領域とは異なる領域に設けられる。
【００５０】
続いて、レジストマスク５４Ｂを除去し、フォトリソグラフィによりレジストマスク５４Ｃを所定の位置に所定の大きさで形成した後、リンイオン３を注入し、ｎ型不純物であるリン原子４を２×１０13ｃｍ-2のドーズ量で導入する（図９（ｃ））。なお、イオン注入用レジスト窓の大きさは２μｍとし、また、イオン注入用レジスト窓の配置間隔は８μｍとしている。また、このレジストマスク５４Ｃにより設けられる複数のイオン注入用レジスト窓の領域はレジストマスク５４Ａに設けられた複数のイオン注入用レジスト窓の領域と重なるが、各レジスト窓の位置はレジストマスク５４Ａのレジスト窓の位置と異なった位置に設けられる。
【００５１】
続いて、レジストマスク５４Ｃを除去し、フォトリソグラフィによりレジストマスク５４Ｄを所定の位置に所定の大きさで形成した後、リンイオンを注入し、ｎ型不純物であるリン原子４を１×１０13ｃｍ-2のドーズ量で導入する（図９（ｄ））。なお、イオン注入用レジスタ窓の大きさは４μｍとし、また、イオン注入用レジスト窓の配置間隔は１６μｍとしている。また、レジストマスク５４Ｄにより設けられる複数のイオン注入用レジスト窓の領域はレジストマスク５４Ｂに設けられた複数のイオン注入用レジスト窓の領域と重なるが、各レジスト窓の位置はレジストマスク５４Ｂのレジスト窓の位置と異なった位置に設けられる。そして、上記に述べたエピタキシャル成長、ボロンイオン注入、リンイオン注入の工程を所定の回数繰り返す（図９（ｅ））。
【００５２】
続いて、レジストマスク５４Ｄを除去し、ｎ-高抵抗エピタキシャル層２Ａを４μｍ積層した後、１１５０℃、２０時間の熱処理によってそれぞれの不純物を同時に拡散させて、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂを有するｐｎ層を形成する（図９（ｆ））。その後、表面領域に通常のＭＯＳＦＥＴ作製工程で表面のＭＯＳＦＥＴを形成する。
【００５３】
以上、本発明の実施の形態において説明した半導体素子の作製工程では、ｎチャネル超接合ＭＯＳＦＥＴの作製工程について述べたが、ｐチャネル超接合ＭＯＳＦＥＴについても導電型を適切に変えることによって、同様の工程で作製可能であることは明白である。また、配置間隔を広げた領域を１層のみとしたが、もちろん多層になってもよい。なお、ボロンおよびリンの導入量は、ｎ型ドリフト領域８ａとｐ型仕切り領域８ｂが空乏化できる条件であればよい。
【００５４】
【発明の効果】
以上に詳述したように、本発明によれば、超接合半導体基体の微細化を行っても、表面側のｐｎ層の接合配置間隔を広く保った状態とすることができるので、コスト高となる表面構造の微細化を行う必要が無く、従って、高耐圧でありながら、オン抵抗を低減できる半導体素子を低コストに量産することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１の作製工程図である。
【図２】本発明の実施の形態１の作製工程図である。
【図３】本発明の実施の形態２の作製工程図である。
【図４】本発明の実施の形態２の作製工程図である。
【図５】本発明の実施の形態３の作製工程図である。
【図６】本発明の実施の形態３の作製工程図である。
【図７】本発明の実施の形態４の作製工程図である。
【図８】本発明の実施の形態４の作製工程図である。
【図９】本発明の実施の形態５の作製工程図である。
【図１０】本発明の実施の形態５に係るｎチャネル縦型ＭＯＳＦＥＴを示す断面図である。
【図１１】従来のｎチャネル縦型ＭＯＳＦＥＴを示す断面図である。
【図１２】ＵＳＰ５２１６２７５号公報に開示された縦型ＭＯＳＦＥＴの部分断面図である。
【符号の説明】
１ 低抵抗基体
２Ａ，２Ｂ，２Ｃ，２１Ａ，２１Ｂ ｎ-高抵抗エピタキシャル層
３ リンイオン
４ リン原子
５Ａ，５Ｂ，５Ｃ，５Ｄ，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２Ａ，５２Ｂ，５２Ｃ，５２Ｄ，５３Ａ，５３Ｂ，５３Ｃ，５３Ｄ レジストマスク
６ ボロンイオン
７ ボロン原子
８ａ ｎ型ドリフト層
８ｂ ｐ型仕切り領域

Claims (7)

  1. 第一と第二の主面間に、低抵抗層と、第一導電型領域と第二導電型領域とを平面的に見て交互に配置したｐｎ層とを備える半導体素子において、前記ｐｎ層の第一導電型領域と第二導電型領域の配置間隔が部分的に異なっていることを特徴とする半導体素子。
  2. 請求項１に記載の半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界面は、第一の主面に対して平行な面を有することを特徴とする半導体素子。
  3. 請求項１または請求項２に記載の半導体素子において、前記ｐｎ層は配置間隔が広い第一の部分と、配置間隔が第一の部分より狭い第二の部分を有し、第一の部分を第一の主面側に配置したことを特徴とする半導体素子。
  4. 請求項１に記載の半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界面は、第一の主面に対して垂直な面を有することを特徴とする半導体素子。
  5. 請求項１乃至請求項３のいずれかに記載の半導体素子において、前記ｐｎ層の前記配置間隔が異なる部分の境界においては、互いに同一の導電型領域が接続されていることを特徴とする半導体素子。
  6. 請求項１乃至請求項５のいずれかに記載の半導体素子において、前記配置間隔が異なるそれぞれの部分においては、各導電型領域の配置形状が平面的に見て異なることを特徴とする半導体素子。
  7. 第一と第二の主面間に、低抵抗層と、第一導電型領域と第二導電型領域とを平面的に見て交互に配置したｐｎ層とを備える半導体素子の製造方法において、エピタキシャル層を形成する第１工程と、該エピタキシャル層に選択的に、且つ交互に第一導電型不純物イオン、および第二導電型不純物イオンを注入する第２工程とを所定回数繰り返す工程を含むことにより、第一導電型領域と第二導電型領域とを平面的に見て交互に配置すると共に第一導電型領域と第二導電型領域の配置間隔が部分的に異なる前記ｐｎ層を形成するようにしたことを特徴とする半導体素子の製造方法。
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