CN109166925B - 一种垂直型功率半导体器件及其制造方法 - Google Patents

一种垂直型功率半导体器件及其制造方法 Download PDF

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Abstract

本发明提供一种垂直型功率半导体器件及其制造方法，以达到能够提升夹断稳定性、降低器件比导通电阻、避免热载流子注入以及节省工艺成本的目的，本发明通过超结结构及介质岛结构，在保证耗尽型功率器件耐压的同时降低器件的导通损耗，提升器件的开关速度，降低器件栅电容，降低工艺成本等，实现了相同频率下，器件开关损耗更低，沟道区上表面低于硅表面，无热载流子注入，可靠性更好，调整介质岛的宽度可以控制沟道区长度实现增强型、低阈值、耗尽型之间相互切换，设计灵活。

Description

一种垂直型功率半导体器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种低比导通电阻无热载流子注入低栅电容的耗尽型/低阈值垂直型功率半导体器件及其制造方法。
背景技术
可靠性高、低成本的分立耗尽型/低阈值器件，被广泛应用于消费电子、计算机及外设、网络通信、汽车电子、LED显示屏及照明等多个方面。
传统的耗尽型/低阈值器件，为了提升器件的夹断稳定性，通常是在常规增强型器件制造流程基础上，新增一块掩模板，用来形成表面的耗尽型沟道区，但是这在增加成本的基础上容易使器件在开态工作时，沟道表面附近浓度大，耗尽不充分，导致表面峰值电场过高，击穿稳定性变差；此外，传统的耗尽型/低阈值器件，其漂移区为单一型掺杂，为满足高耐压的要求，其漂移区掺杂浓度较低，且漂移区厚度大，器件整体尺寸较大；在开态工作时，为满足耐压采用的低漂移区掺杂浓度会造成器件导通电阻较大，且由于漏极电压较大会产生热载流子注入效应，造成器件工作时发生阈值漂移，增大器件漏电流等，大大降低器件的可靠性。
发明内容
鉴于以上所述现有技术的缺点，本发明提供了一种低比导通电阻的、无热载流子注入、低栅电容的耗尽型/低阈值垂直型功率半导体器件及其制造方法，以达到能够提升夹断稳定性、降低器件比导通电阻、避免热载流子注入以及节省工艺成本的目的。
首先，本发明通过在传统耗尽型/低阈值功率器件的漂移区中引入超结结构，交替排列的超结条引入的横向电场调制传统耗尽型/低阈值功率器件的纵向电场，在保证耗尽型/低阈值功率器件耐压能力的前提下，提升了漂移区浓度，进而降低了耗尽型/低阈值功率器件的比导通电阻，低的比导通电阻极大降低耗尽型/低阈值功率器件的导通损耗，且超结条的存在加快器件关断时漂移区中的载流子抽取速度，提升了器件的开关速度；其次，本发明中利用介质岛的屏蔽作用自对准形成器件沟道区，与传统的耗尽型/低阈值功率器件相比有许多优点，与传统的耗尽型/低阈值功率半导体器件相比，功能上，介质岛位于两个相邻的第二掺杂类型阱区之间的上表面区域，其厚度较厚，降低了器件栅电容，相同频率下，器件开关损耗更低；而且，以介质岛作为掩膜，自对准形成耗尽型沟道区及第一掺杂类型重掺杂区，工艺流程上不需要增加额外的光刻层次，节省了一块掩膜版，降低了工艺成本；此外，栅氧化层在介质岛完成后通过热氧形成，热氧化吃掉表面的薄层硅，使得沟道区上表面低于硅表面，沟道区横向流动的载流子不会注入到介质层中，提升器件可靠性。最后，通过调整介质岛的宽度可以控制沟道区长度实现增强型、低阈值、耗尽型之间相互切换，设计灵活，降低不同功能纵向器件的集成难度。
为实现上述发明目的，本发明技术方案如下：
一种垂直型功率半导体器件，包括至少一个元胞结构，每个元胞结构包括第二掺杂类型接触区24、衬底1、厚硅层漂移区上表面的第二掺杂类型阱区6，每个第二掺杂类型阱区6的上表面设有两个第一掺杂类型重掺杂区8，两个第一掺杂类型重掺杂区8之间为紧邻的第二掺杂类型重掺杂区9，未刻蚀介质岛32覆盖于相邻的两个第二掺杂类型阱区6之间；第一掺杂类型重掺杂区8未与第二掺杂类型重掺杂区9接触的一侧，和未刻蚀介质岛32下表面之间设有第一掺杂类型轻掺杂耗尽型沟道区7，第二掺杂类型阱区6与衬底1之间设有交替排列的由第二掺杂类型条12和第一掺杂类型条2构成的超结条，所述第一掺杂类型轻掺杂耗尽型沟道区7从第二掺杂类型阱区6内部上表面延伸到第一掺杂类型条2内部，栅介质4从未刻蚀介质岛32的两端分别延伸到邻近的第一掺杂类型重掺杂区8的部分上表面，多晶硅层5覆盖了相邻两个第一掺杂类型轻掺杂耗尽型沟道区7的上表面和未刻蚀介质岛32的上表面，介质层41覆盖了整条栅介质4与多晶硅层5，源极金属10覆盖了整个器件上表面，漏极金属11覆盖整个衬底下表面；第一掺杂类型重掺杂区8的掺杂浓度高于第一掺杂类型轻掺杂耗尽型沟道区7的掺杂浓度和第二掺杂类型重掺杂区9的掺杂浓度。
作为有优选方式，第一掺杂类型耗尽型沟道区7与第二掺杂类型阱区6边缘相切。
作为有优选方式，第一掺杂类型耗尽型沟道区7位于第二掺杂类型阱区6内部。
作为有优选方式，第一掺杂类型衬底1与超结条之间有第一掺杂类型Buffer区23。
作为有优选方式，第二掺杂类型条12与第二掺杂类型阱区6之间纵向上有一段距离，即第二掺杂类型条12不与第二掺杂类型阱区6直接接触。
作为有优选方式，栅介质4下表面与硅层接触面平齐。
作为有优选方式，第一掺杂类型耗尽型沟道区7连接了两个相邻的第二掺杂类型阱区6。
作为优选方式，所述第一掺杂类型为N型，所述第二掺杂类型为P型，或者第一掺杂类型为P型，所述第二掺杂类型为N型。
为实现上述发明目的，本发明还提供一种上述的一种垂直型功率半导体器件的制造方法，包括以下步骤：
步骤1：提供衬底；
步骤2：在所述衬底的上表面上形成外延层；
步骤3：在所述外延层的与衬底相对的一面进行离子注入形成图形化的第一掺杂类型条2与第二掺杂类型条12；
步骤4：重复进行步骤2与步骤3，直到达到耐压要求的漂移区厚度，最后一次外延不进行离子注入，外延厚度为4～7μm；
步骤5：进行退火，退火时间与温度，根据步骤2与步骤3离子注入深度及外延厚度决定，要求在漂移区形成连续的第一掺杂类型条与第二掺杂类型条，或者第二掺杂类型条2和第一掺杂类型条12通过刻槽与外延填充相结合形成；
步骤6：在所述外延层的一面形成图形化的介质岛，图形化的介质岛包括未刻蚀介质岛32和刻蚀介质岛31；
步骤7：生长栅介质4；
步骤8：淀积多晶硅并刻蚀形成多晶硅层5；
步骤9：以多晶硅层5和未刻蚀介质岛32、刻蚀介质岛31作为掩膜，进行离子注入，要求注入离子不能穿透介质岛；
步骤10：进行退火，形成第二掺杂类型阱区，要求第二掺杂类型阱区横扩长度为1μm～5μm；
步骤11：以未刻蚀介质岛32和刻蚀介质岛31作为掩膜，进行离子注入，形成第一掺杂类型轻掺杂耗尽型沟道区7，要求注入的离子能穿透多晶硅层，但不能穿透介质岛，两个相邻的刻蚀介质岛31与未刻蚀介质岛32之间的距离为第一掺杂类型轻掺杂耗尽型沟道区7的长度；
步骤12：以所述的多晶硅层5和未刻蚀介质岛32作为掩膜，在多晶硅层边缘与未刻蚀介质岛32之间暴露出的第二掺杂类型阱区6部分上表面进行离子注入，在每个第二掺杂类型阱区6上表面形成两个间隔一定距离的第一掺杂类型重掺杂区8；
步骤13：在上面所述步骤完成后的器件表面淀积形成介质层41，介质层材料为硅酸乙酯或硼磷硅玻璃；
步骤14：进行接触孔刻蚀，刻蚀后以介质层为掩模注入离子，形成第二掺杂类型重掺杂区9，要求离子注入的剂量小于步骤12离子注入的剂量，进行退火；
步骤15：在上述步骤形成的器件上表面淀积金属形成源极金属10；
步骤16：对所述器件衬底下表面进行减薄，减薄后在衬底下表面进行背部注入形成第二掺杂类型接触区24，注入后淀积漏极金属11。
作为优选方式，所述第二掺杂类型阱区直接制作于交替排列的第一掺杂类型条2与第二掺杂类型条12上表面，不需要单独进行一次外延。
作为优选方式，将第二掺杂类型接触区24替换为第一掺杂类型接触区22形成一种垂直型功率MOSFET器件。
本发明的有益效果为：首先，本发明通过在传统耗尽型功率器件的漂移区中引入超结结构，交替排列的超结条引入的横向电场调制传统耗尽型功率器件的纵向电场，在保证耗尽型功率器件耐压能力的前提下，提升了漂移区浓度，进而降低了耗尽型功率器件的比导通电阻，低的比导通电阻极大降低耗尽型功率器件的导通损耗，且超结条的存在加快器件关断时漂移区中的载流子抽取速度，提升了器件的开关速度；其次，本发明中利用场氧形成的介质岛的屏蔽作用自对准形成器件沟道区，与传统的耗尽型功率器件相比有两大优点。第一：与传统的耗尽型功率半导体器件相比，功能上，介质岛位于两个相邻的第二掺杂类型阱区之间的上表面区域，其厚度较厚，降低器件栅电容，相同频率下，器件开关损耗更低；而且，以介质岛作为掩膜，自对准形成沟道区及第一掺杂类型重掺杂区，工艺流程上不需要增加额外的光刻层次，节省了一块掩膜版，使得工艺成本下降；第二，工艺流程上，栅氧化层在介质岛完成后通过热氧形成，热氧化吃掉表面的薄层硅，使得沟道区上表面低于硅表面，沟道区横向流动的载流子不会注入到介质层中，提升器件可靠性。最后，通过调整介质岛的宽度可以控制沟道区长度实现增强型、低阈值、耗尽型之间相互切换，设计灵活，降低纵向器件的集成难度。
附图说明
图1是本发明实施例1的一种垂直型功率半导体器件结构示意图；
图2是本发明实施例2的一种沟道区与体区相切的垂直型功率半导体器件结构示意图；
图3是本发明实施例3的一种沟道区短于体区的垂直型功率半导体器件结构示意图；
图4是本发明实施例4具有缓冲层的一种垂直型半超结功率半导体器件结构示意图；
图5是本发明实施例5的第二掺杂类型条12浮空的一种垂直型半超结功率半导体器件结构示意图；
图6是本发明实施例6的栅介质4与硅表面平齐的一种垂直型半超结功率半导体器件结构示意图；
图7是本发明实施例7的一种沟道区连接两个相邻体区的垂直型功率半导体器件结构示意图；
图8是本发明实施例8工艺流程中在超结条构成的漂移区上方直接形成体区的一种垂直型半超结功率半导体器件结构示意图；
图9是本发明实施例9的第二掺杂类型接触区24变为第一掺杂类型接触区22的另一种垂直型功率半导体器件结构示意图；
图10A～图10J是本发明实施例10的工艺流程各个步骤的结构示意图；
其中，1为衬底，2为第一掺杂类型条，4为栅介质，5为多晶硅层，6为第二掺杂类型阱区，7为第一掺杂类型轻掺杂耗尽型沟道区，8为第一掺杂类型重掺杂区，9为第二掺杂类型重掺杂区，10为源极金属，11为漏极金属，12为第二掺杂类型条，22为第二掺杂类型接触区，23为第一掺杂类型Buffer区，24为第二掺杂类型接触区，31为刻蚀介质岛，32为未刻蚀介质岛，41为介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，一种垂直型功率半导体器件，包括至少一个元胞结构，每个元胞结构包括第二掺杂类型接触区24、衬底1、厚硅层漂移区上表面的第二掺杂类型阱区6，每个第二掺杂类型阱区6的上表面设有两个第一掺杂类型重掺杂区8，两个第一掺杂类型重掺杂区8之间为紧邻的第二掺杂类型重掺杂区9，未刻蚀介质岛32覆盖于相邻的两个第二掺杂类型阱区6之间；第一掺杂类型重掺杂区8未与第二掺杂类型重掺杂区9接触的一侧，和未刻蚀介质岛32下表面之间设有第一掺杂类型轻掺杂耗尽型沟道区7，第二掺杂类型阱区6与衬底1之间设有交替排列的由第二掺杂类型条12和第一掺杂类型条2构成的超结条，所述第一掺杂类型轻掺杂耗尽型沟道区7从第二掺杂类型阱区6内部上表面延伸到第一掺杂类型条2内部，栅介质4从未刻蚀介质岛32的两端分别延伸到邻近的第一掺杂类型重掺杂区8的部分上表面，多晶硅层5覆盖了相邻两个第一掺杂类型轻掺杂耗尽型沟道区7的上表面和未刻蚀介质岛32的上表面，介质层41覆盖了整条栅介质4与多晶硅层5，源极金属10覆盖了整个器件上表面，漏极金属11覆盖整个衬底下表面；第一掺杂类型重掺杂区8的掺杂浓度高于第一掺杂类型轻掺杂耗尽型沟道区7的掺杂浓度和第二掺杂类型重掺杂区9的掺杂浓度。
实施例2
如图2所示，本实施例和实施例1的区别在于：所述第一掺杂类型轻掺杂耗尽型沟道区7与第二掺杂类型阱区6边缘相切。
实施例3
如图3所示，本实施例和实施例1的区别在于：所述第一掺杂类型轻掺杂耗尽型沟道区7位于第二掺杂类型阱区6内部。
实施例4
如图4所示，本实施例和实施例1的区别在于：所述第一掺杂类型衬底1与超结条之间有第一掺杂类型Buffer区23。
实施例5
如图5所示，本实施例和实施例1的区别在于：第二掺杂类型条12与第二掺杂类型阱区6之间纵向上有一段距离，即第二掺杂类型条12不与第二掺杂类型阱区6直接接触。
实施例6
如图6所示，本实施例和实施例1的区别在于：栅介质4下表面与硅层接触面平齐。调换栅介质4与刻蚀介质岛31和未刻蚀介质岛32的生长顺序。
实施例7
如图7所示，本实施例和实施例1的区别在于：第一掺杂类型轻掺杂耗尽型沟道区7连接两个相邻的第二掺杂类型阱区6。
实施例8
如图8所示，本实施例和实施例1的区别在于：所述第二掺杂类型阱区直接制作于交替排列的第一掺杂类型条2与第二掺杂类型条12上表面，单独进行一次外延。
实施例9
如图9所示，本实施例和实施例1的区别在于：所述第二掺杂类型接触区24变为第一掺杂类型接触区22形成一种垂直型功率MOSFET器件。
实施例10
如图10A-10J所示，本实施例提供一种垂直型功率半导体器件的制造方法，包括以下步骤：
步骤1：提供衬底；
步骤2：在所述衬底的上表面上形成外延层,如图10A；
步骤3：在所述外延层的与衬底相对的一面进行离子注入形成图形化的第一掺杂类型条2与第二掺杂类型条12；
步骤4：重复进行步骤2与步骤3，直到达到耐压要求的漂移区厚度，最后一次外延不进行离子注入，外延厚度为4～7μm,如图10B；
步骤5：进行退火，退火时间与温度，根据步骤2与步骤3离子注入深度及外延厚度决定，要求在漂移区形成连续的第一掺杂类型条与第二掺杂类型条，或者第二掺杂类型条2和第一掺杂类型条12通过刻槽与外延填充相结合形成,如图10C；
步骤6：在所述外延层的一面形成图形化的介质岛，图形化的介质岛包括未刻蚀介质岛32和刻蚀介质岛31,如图10D；
步骤7：生长栅介质4,如图10E；
步骤8：淀积多晶硅并刻蚀形成多晶硅层5；
步骤9：以多晶硅层5和未刻蚀介质岛32、刻蚀介质岛31作为掩膜，进行离子注入，要求注入离子不能穿透介质岛；
步骤10：进行退火，形成第二掺杂类型阱区，要求第二掺杂类型阱区横扩长度为1μm～5μm,如图10F；
步骤11：以未刻蚀介质岛32和刻蚀介质岛31作为掩膜，进行离子注入，形成第一掺杂类型轻掺杂耗尽型沟道区7，要求注入的离子能穿透多晶硅层，但不能穿透介质岛，两个相邻的刻蚀介质岛31与未刻蚀介质岛32之间的距离为第一掺杂类型轻掺杂耗尽型沟道区7的长度,如图10G；
步骤12：以所述的多晶硅层5和未刻蚀介质岛32作为掩膜，在多晶硅层边缘与未刻蚀介质岛32之间暴露出的第二掺杂类型阱区6部分上表面进行离子注入，在每个第二掺杂类型阱区6上表面形成两个间隔一定距离的第一掺杂类型重掺杂区8,如图10H；
步骤13：在上面所述步骤完成后的器件表面淀积形成介质层41，介质层材料为硅酸乙酯或硼磷硅玻璃；
步骤14：进行接触孔刻蚀，刻蚀后以介质层为掩模注入离子，形成第二掺杂类型重掺杂区9，要求离子注入的剂量小于步骤12离子注入的剂量，进行退火,如图10I；
步骤15：在上述步骤形成的器件上表面淀积金属形成源极金属10；
步骤16：对所述器件衬底下表面进行减薄，减薄后在衬底下表面进行背部注入形成第二掺杂类型接触区24，注入后淀积漏极金属11,如图10J。
作为优选方式，所述衬底中的第二掺杂类型条2和第一掺杂类型条12通过刻槽与外延填充相结合形成。
当器件在开态工作时，漏极金属11加高电位，源极金属10接低电位，栅电极接激励信号。载流子从第一掺杂类型重掺杂区8经第一掺杂类型轻掺杂耗尽型沟道区7流向第一掺杂类型条2，并在源漏极电场的作用下流向第二掺杂类型接触区24，传统的耗尽型功率半导体器件在增强型功率半导体器件的基础上增加一道版，通过光刻后离子注入来形成耗尽沟道区，提升成本的同时沟道长度受到掩模版光刻精度的限制，耗尽沟道区域的尺寸，无法小而精准；而且，在器件开态工作时，由于沟道表面附近浓度大，耗尽不充分，导致表面峰值电场过高，开态击穿稳定性变差；此外，传统的耗尽型功率半导体器件，漂移区由单一掺杂类型漂移区耐压，其耐压能力与电流能力，均受掺杂浓度的限制，无法同时得到良好的开关特性。在本发明的垂直型功率半导体器件结构中，首先，漂移区通过交替的第二掺杂类型条12与第一掺杂类型条2形成，这种方式形成的漂移区由于P/N条横向引入结，在关态时能辅助耗尽漂移区，使得器件漂移区浓度可以进一步提高而不影响器件耐压，漂移区掺杂浓度提高，器件在开态工作时，漂移区电阻小，器件电流能力提升，与传统的耗尽型功率半导体器件相比，相同的器件尺寸下，本发明的器件结构能保持电压不变实现更大的电流能力；其次，本发明的器件通过介质岛与多晶硅两者相结合形成的掩模板进行自对准的离子注入形成耗尽型沟道区域及第一掺杂类型重掺杂区，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，同时可以节省一块版，降低了工艺成本；通过调整介质岛的宽度可以控制沟道区长度实现增强型、低阈值、耗尽型之间相互切换，设计灵活，降低纵向器件的集成难度。最后，工艺流程上，栅氧化层在介质岛完成后通过热氧形成，热氧化吃掉表面的薄层硅，使得沟道区上表面低于硅表面，沟道区横向流动的载流子不会注入到介质层中，提升器件可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种垂直型功率半导体器件，其特征在于：包括至少一个元胞结构，每个元胞结构包括第二掺杂类型接触区(24)、衬底(1)、厚硅层漂移区上表面的第二掺杂类型阱区(6)，每个第二掺杂类型阱区(6)的上表面设有两个第一掺杂类型重掺杂区(8)，两个第一掺杂类型重掺杂区(8)之间为紧邻的第二掺杂类型重掺杂区(9)，未刻蚀介质岛(32)覆盖于相邻的两个第二掺杂类型阱区(6)之间；第一掺杂类型重掺杂区(8)未与第二掺杂类型重掺杂区(9)接触的一侧，和未刻蚀介质岛(32)下表面之间设有第一掺杂类型轻掺杂耗尽型沟道区(7)，第二掺杂类型阱区(6)与衬底(1)之间设有交替排列的由第二掺杂类型条(12)和第一掺杂类型条(2)构成的超结条，所述第一掺杂类型轻掺杂耗尽型沟道区(7)从第二掺杂类型阱区(6)内部上表面延伸到第一掺杂类型条(2)内部，栅介质(4)从未刻蚀介质岛(32)的两端分别延伸到邻近的第一掺杂类型重掺杂区(8)的部分上表面，多晶硅层(5)覆盖了相邻两个第一掺杂类型轻掺杂耗尽型沟道区(7)的上表面和未刻蚀介质岛(32)的上表面，介质层(41)覆盖了整条栅介质(4)与多晶硅层(5)，源极金属(10)覆盖了整个器件上表面，漏极金属(11)覆盖整个衬底下表面；第一掺杂类型重掺杂区(8)的掺杂浓度高于第一掺杂类型轻掺杂耗尽型沟道区(7)的掺杂浓度和第二掺杂类型重掺杂区(9)的掺杂浓度；栅介质(4)下表面低于硅层接触面。
2.根据权利要求1所述的一种垂直型功率半导体器件，其特征在于：第一掺杂类型耗尽型沟道区(7)与第二掺杂类型阱区(6)边缘相切。
3.根据权利要求1所述的一种垂直型功率半导体器件，其特征在于：第一掺杂类型耗尽型沟道区(7)位于第二掺杂类型阱区(6)内部。
4.根据权利要求1所述的一种垂直型功率半导体器件，其特征在于：第一掺杂类型衬底(1)与超结条之间有第一掺杂类型Buffer区(23)。
5.根据权利要求1所述的一种垂直型功率半导体器件，其特征在于：第二掺杂类型条(12)与第二掺杂类型阱区(6)之间纵向上有一段距离，即第二掺杂类型条(12)不与第二掺杂类型阱区(6)直接接触。
6.根据权利要求5所述的一种垂直型功率半导体器件，其特征在于：第一掺杂类型耗尽型沟道区(7)连接两个相邻的第二掺杂类型阱区(6)。
7.权利要求1至5任意一项所述的一种垂直型功率半导体器件的制造方法，其特征在于包括以下步骤：
步骤1：提供衬底；
步骤2：在所述衬底的上表面上形成外延层；
步骤3：在所述外延层的与衬底相对的一面进行离子注入形成图形化的第一掺杂类型条(2)与第二掺杂类型条(12)；
步骤4：重复进行步骤2与步骤3，直到达到耐压要求的漂移区厚度，最后一次外延不进行离子注入，外延厚度为4～7μm；
步骤5：进行退火，退火时间与温度，根据步骤2与步骤3离子注入深度及外延厚度决定，要求在漂移区形成连续的第一掺杂类型条与第二掺杂类型条，或者第二掺杂类型条(2)和第一掺杂类型条(12)通过刻槽与外延填充相结合形成；
步骤6：在所述外延层的一面形成图形化的介质岛，图形化的介质岛包括未刻蚀介质岛(32)和刻蚀介质岛(31)；
步骤7：生长栅介质(4)；
步骤8：淀积多晶硅并刻蚀形成多晶硅层(5)；
步骤9：以多晶硅层(5)和未刻蚀介质岛(32)、刻蚀介质岛(31)作为掩膜，进行离子注入，要求注入离子不能穿透介质岛；
步骤10：进行退火，形成第二掺杂类型阱区，要求第二掺杂类型阱区横扩长度为1μm～5μm；
步骤11：以未刻蚀介质岛(32)和刻蚀介质岛(31)作为掩膜，进行离子注入，形成第一掺杂类型轻掺杂耗尽型沟道区(7)，要求注入的离子能穿透多晶硅层，但不能穿透介质岛，两个相邻的刻蚀介质岛(31)与未刻蚀介质岛(32)之间的距离为第一掺杂类型轻掺杂耗尽型沟道区(7)的长度；
步骤12：以所述的多晶硅层(5)和未刻蚀介质岛(32)作为掩膜，在多晶硅层边缘与未刻蚀介质岛(32)之间暴露出的第二掺杂类型阱区(6)部分上表面进行离子注入，在每个第二掺杂类型阱区(6)上表面形成两个间隔一定距离的第一掺杂类型重掺杂区(8)；
步骤13：在上面所述步骤完成后的器件表面淀积形成介质层(41)，介质层材料为硅酸乙酯或硼磷硅玻璃；
步骤14：进行接触孔刻蚀，刻蚀后以介质层为掩模注入离子，形成第二掺杂类型重掺杂区(9)，要求离子注入的剂量小于步骤12离子注入的剂量，进行退火；
步骤15：在上述步骤形成的器件上表面淀积金属形成源极金属(10)；
步骤16：对所述器件衬底下表面进行减薄，减薄后在衬底下表面进行背部注入形成第二掺杂类型接触区(24)，注入后淀积漏极金属(11)。
8.根据权利要求7所述的一种垂直型功率半导体器件的制造方法，其特征在于：所述第二掺杂类型阱区直接制作于交替排列的第一掺杂类型条(2)与第二掺杂类型条(12)上表面，不需要单独进行一次外延。
9.根据权利要求1至6任意一项所述的一种垂直型功率半导体器件，其特征在于：将第二掺杂类型接触区(24)替换为第一掺杂类型接触区(22)形成一种垂直型功率MOSFET器件。
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