JP4635304B2 - 双方向超接合半導体素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能な高耐圧でかつ大電流容量であるとともに、双方向に電流を流すことが可能な双方向超接合半導体素子およびその製造方法に関する。
【０００２】
ここで、超接合半導体素子とは、オン状態では電流を流し、一方、オフ状態では空乏化する並列ｐｎ構造からなるドリフト領域を備える半導体素子のことである。また、並列ｐｎ構造とは、第１導電型（たとえば、ｎ型）のドリフト領域と第２導電型（たとえば、ｐ型）の仕切り領域とを交互に繰り返して接合した構造のことである。
【０００３】
【従来の技術】
従来、直流および交流電流の両方を低オン電圧で制御可能な半導体装置として、図２７に示す構造の縦型の双方向ＭＯＳ型半導体素子が知られている（特開平７−３０７４６９号公開公報に開示）。この双方向性の半導体装置では、第１のｎチャンネルＩＧＢＴはｎ+ エミッタ層１０２、ｐ型ベース層１０３、ｎ- 基板１０１およびｐアノード層１０４により構成される。また、第２のｎチャンネルＩＧＢＴはｎ+ エミッタ層１０５、ｐ型ベース層１０４、ｎ- 基板１０１およびｐアノード層１０３により構成されており、その動作は第１のｎチャンネルＩＧＢＴの倒立動作となる。第１の端子１０６から第２の端子１０７方向へ電流が流れるときは第１のｎチャンネルＩＧＢＴが電流を流し、第２の端子１０７から第１の端子１０６方向へ電流が流れるときは第２のｎチャンネルＩＧＢＴが電流を流す。
【０００４】
ところで、一般にＭＯＳＦＥＴでは、オン抵抗が小さいと耐圧が低下し、耐圧が高いとオン抵抗が大きくなるというように、オン抵抗と耐圧との間にトレードオフ関係がある。このようなトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、オン時に流れるドリフト電流の方向とオフ時に空乏層が延びる方向とが同じである縦型半導体素子、およびドリフト電流の流れる方向と空乏層の延びる方向が異なる横型半導体素子のいずれにおいても、同様のトレードオフ関係が成立する。
【０００５】
このトレードオフの問題に対する解決策として、本発明者らは、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の超接合半導体素子に関する発明を先に出願している（特願平１０−２０９２６７号）。このような並列ｐｎ構造を有する半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態において並列ｐｎ構造の各ｐｎ接合から空乏層が拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した超接合半導体素子に関しては、たとえばＭＯＳＦＥＴの場合、ドレインからソースに流れる電流については制御可能であるが、ソースからドレインに流れる電流に対しては制御することができないという一方向性の素子についてのみ提案されている。つまり、上述したトレードオフ関係は双方向性の半導体素子においても成立するが、双方向性の半導体素子に関して、このトレードオフの問題に対する解決策は未だ提示されていない。また、耐圧に関し、ソースに対しドレインが正電圧に印加されている場合には耐圧が保持されるが、負電圧の場合には耐圧を保持することができない状況にある。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、双方向に電流を流すことができ、かついずれの方向に対しても低オン抵抗で高耐圧の双方向超接合半導体素子、およびその簡易で量産性よく製造することができる製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる双方向超接合半導体素子は、第１の素子領域と第２の素子領域との間に、第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域を設けるとともに、第２導電型仕切り領域と、第１の素子領域内の第２導電型の第１の領域と、第２の素子領域内の第２導電型の第２の領域とを、少なくとも第１導電型ドリフト領域を含む第１導電型の半導体により互いに分離するようにしたものである。
【０００９】
この発明によれば、第２導電型仕切り領域と、第１の素子領域内の第１の領域と、第２の素子領域内の第２の領域とが、第１導電型の半導体により互いに分離されているため、双方向に耐圧を得ることができる。
【００１０】
この発明において、第１の素子領域内の第１導電型の第３の領域と、第２の素子領域内の第１導電型の第４の領域とを、第１導電型ドリフト領域により接続してもよい。このようにすれば、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに低オン抵抗化が容易となる。
【００１１】
また、本発明にかかる双方向超接合半導体素子は、第１の素子領域と第２の素子領域との間に、第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域を２つ設け、第１の並列ｐｎ構造の第２導電型仕切り領域と、第２の並列ｐｎ構造の第２導電型仕切り領域とを、第１導電型の領域により分離するようにしたものである。
【００１２】
この発明によれば、第１の素子領域と第２の素子領域との間で、第１導電型の領域により第２導電型仕切り領域が２つに分離されている。そのため、第１の並列ｐｎ構造の第２導電型仕切り領域が第１の素子領域内の第２導電型の第１の領域に接続されているとともに、第２の並列ｐｎ構造の第２導電型仕切り領域が第２の素子領域内の第２導電型の第２の領域に接続されていても、第１の領域と第２の領域とが互いに分離されているので、双方向に耐圧を得ることができる。
【００１３】
この発明において、第１の並列ｐｎ構造の第１導電型ドリフト領域と、第２の並列ｐｎ構造の第１導電型ドリフト領域とを、第１導電型の半導体により接続してもよい。このようにすれば、第１の並列ｐｎ構造の第１導電型ドリフト領域、第２の並列ｐｎ構造の第１導電型ドリフト領域および第１導電型の半導体により電流経路ができるので、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに低オン抵抗化が容易となる。
【００１４】
また、本発明にかかる双方向超接合半導体素子の製造方法は、素子領域および並列ｐｎ構造をなす半導体領域を備えた半導体素子を一対作製し、それら半導体素子の裏面を研磨した後、それら半導体素子を裏面同士で貼り合わせて一体化させるものである。この発明によれば、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【００１５】
【発明の実施の形態】
以下に、本発明にかかる双方向超接合半導体素子およびその製造方法の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。この双方向超接合ＭＯＳＦＥＴは、第１の主面側および第２の主面側にそれぞれ第１の素子領域である第１のｎチャネルＭＯＳＦＥＴ、および第２の素子領域である第２のｎチャネルＭＯＳＦＥＴが形成されており、それら第１および第２のＭＯＳＦＥＴ間に並列ｐｎ構造をなす半導体領域が設けられた構造となっている。
【００１７】
第１のｎチャネルＭＯＳＦＥＴは、第１の領域であるｐ型のベース領域４、ｎ+ 型のソース領域６、ゲート絶縁膜７、ゲート電極９、およびソース電極１０を有する。ベース領域４内には、ｐ型の高不純物濃度のコンタクト領域５およびソース領域６が設けられている。ソース領域６は、ベース領域４により、第３の領域であるｎ型の高抵抗領域３から分離されている。ゲート電極９は、ソース領域６と高抵抗領域３との間のベース領域４の表面上にゲート絶縁膜７を介して設けられている。ソース電極１０は、ゲート電極９から絶縁するための層間絶縁膜８およびコンタクト領域５の表面にわたって設けられている。高抵抗領域３は、素子の表面側からベース領域４の深さ付近まで比較的不純物濃度の高い領域を有している。
【００１８】
第２のｎチャネルＭＯＳＦＥＴは、上述した第１のｎチャネルＭＯＳＦＥＴと同様の構成であり、すなわち第２の領域であるｐ型のベース領域１４、ｎ+ 型のソース領域１６、ゲート絶縁膜１７、ゲート電極１９、およびソース電極２０を有する。ベース領域１４内には、ｐ型の高不純物濃度のコンタクト領域１５およびソース領域１６が設けられている。ソース領域１６は、ベース領域１４により、第４の領域であるｎ型の高抵抗領域１３から分離されている。ゲート電極１９は、ソース領域１６と高抵抗領域１３との間のベース領域１４の表面上にゲート絶縁膜１７を介して設けられている。ソース電極２０は、ゲート電極１９から絶縁するための層間絶縁膜１８およびコンタクト領域１５の表面にわたって設けられている。高抵抗領域１３は、素子の表面側からベース領域１４の深さ付近まで比較的不純物濃度の高い領域を有している。
【００１９】
並列ｐｎ構造は、２つの高抵抗領域３，１３の間にｎ型のドリフト領域１とｐ型の仕切り領域２とがストライプ状に交互に配置された構造となっている。ドリフト領域１は２つの高抵抗領域３，１３に接続されている。仕切り領域２は高抵抗領域３，１３により各ＭＯＳＦＥＴのベース領域４，１４から分離されている。このような構成のため、並列ｐｎ構造はオン状態では電流を流すとともにオフ状態では空乏化する。
【００２０】
ここで、第１の素子領域のベース領域４と高抵抗領域３とで形成されるｐｎ接合での電界強度が、並列ｐｎ構造が完全に空乏化するのに必要とされる電圧において臨界電界強度以下であり、かつ並列ｐｎ構造から延びる空乏層が第２の素子領域のベース領域１４にパンチスルーしないように、高抵抗領域３，１３の不純物濃度および厚さを設定する必要がある。そうすれば、高耐圧化が容易となる。一方、オン状態のときには、ドリフト電流は並列ｐｎ構造の不純物濃度の高い領域を流れるので、オン抵抗は低減される。
【００２１】
また、ドリフト領域１および仕切り領域２のネットの不純物量はほぼ同じであるのが好ましい。その理由は、ドリフト領域１および仕切り領域２の一方または両方の平面的な配置は、ストライプ状に限らず、たとえば三方格子、正方格子または六方格子の格子点状であってもよいが、ドリフト領域１および仕切り領域２のネットの不純物量がほぼ同じであれば、それぞれの領域１，２の配置形状に関係なく高耐圧化が容易となるからである。ドリフト領域１および仕切り領域２の不純物量のバランスが崩れている場合には、並列ｐｎ構造に空乏化しない領域ができるため、高耐圧を得るのが困難となる。
【００２２】
上述した構成の双方向超接合ＭＯＳＦＥＴをたとえば５００Ｖクラスに適用する場合、各部の寸法および不純物濃度等の値はたとえばつぎのようになる。ドリフト領域の厚さは３０．０μｍである。ｎ型のドリフト領域１およびｐ型の仕切り領域２について、それらの幅はともに８．０μｍであり、それらの不純物濃度はともに２．０×１０15ｃｍ-3である。ベース領域４，１４について、それぞれ拡散深さは３．５μｍであり、表面不純物濃度は２．０×１０17ｃｍ-3である。コンタクト領域５，１５について、それぞれ拡散深さは１．０μｍであり、表面不純物濃度は４．０×１０19ｃｍ-3である。ソース領域６，１６について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は３．０×１０20ｃｍ-3である。高抵抗領域３，１３について、それぞれ厚さは１９．０μｍであり、不純物濃度は３．０×１０14ｃｍ-3である。ただし、高抵抗領域３，１３のそれぞれにおいて、表面の不純物濃度の高い部分の拡散深さは３．０μｍであり、表面不純物濃度は１．０×１０16ｃｍ-3である。
【００２３】
つぎに、図１に示す双方向超接合ＭＯＳＦＥＴの製造方法について図２〜図６を参照しながら説明する。まず、ｎ型の基板２０１上にｎ型の高抵抗層２０２をエピタキシャル成長させ、その上にフォトレジストのマスク２０３を形成し、仕切り領域２となる位置にボロンイオンを注入する（図２参照）。ついで、レジストを除去した後に、フォトレジストのマスク２０４を形成し、ドリフト領域１となる位置にリンイオンを注入する（図３参照）。レジスト除去後、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとした後、表面上に高抵抗領域３をエピタキシャル成長させる。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する（図４参照）。
【００２４】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、高抵抗領域３の表面層にベース領域４、コンタクト領域５およびソース領域６を形成する。つづいて、ゲート酸化膜（ゲート絶縁膜）７およびポリシリコン等のゲート電極９を形成し、その表面に層間絶縁膜８を堆積させる。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタル（シリサイド）をスパッタリングし、ソース電極１０を形成する（図５参照）。
【００２５】
その後、基板２０１および並列ｐｎ構造よりなる半導体領域を基板の裏面から機械的および化学的に研磨し、並列ｐｎ構造よりなる半導体領域を所定の厚さに仕上げる（図６参照）。このようにして得られた素子を、同様にして作製された別の素子と、それらの裏面同士を直接貼り合わせ、加圧下のもと４００℃程度の熱処理により一体化させ、図１に示す半導体素子ができあがる。その際、貼り合わせ面の自然酸化膜をＨＦ水溶液により十分に除去しておく。
【００２６】
つぎに、図１に示す双方向超接合ＭＯＳＦＥＴの動作について説明する。オフ状態では、第１のＭＯＳＦＥＴのソースを基準にして、第１のＭＯＳＦＥＴのゲート端子（以下、ゲート１とする）をソース端子（以下、ソース１とする）にショートし、かつ第２のＭＯＳＦＥＴのソース端子（以下、ソース２とする）とゲート端子（以下、ゲート２とする）をショートさせた状態で、ソース２とゲート２に正の電圧を印加する。この印加電圧を上げていくと、空乏層は第１のＭＯＳＦＥＴ側のベース領域４と高抵抗領域３とのｐｎ接合から高抵抗領域３内に延び、並列ｐｎ構造に到達する。
【００２７】
そうすると、第１のＭＯＳＦＥＴ側のベース領域４と仕切り領域２とが電気的に接続されるため、空乏層は第２のＭＯＳＦＥＴ側の高抵抗領域１３に延びる以外に、並列ｐｎ構造のｐｎ接合方向にも広がり始める。さらにソース２およびゲート２の印加電圧を上げていくと、並列ｐｎ構造が完全に空乏化し、空乏層は第２のＭＯＳＦＥＴ側の高抵抗領域１３をベース領域１４に向かって広がる。そして、そのベース領域１４から注入される正孔が先の空乏領域で急激な雪崩れ増倍をおこすまで高耐圧が保持される。一方、ソース２とゲート２をショートさせた状態でソース２およびゲート２に負の電圧を印加した場合は、上述した動作に対して倒立動作となる。
【００２８】
オフ状態のときの別の動作について説明する。ソース１を基準にして、ゲート１をソース１にショートし、ソース２に対してゲート２をｎ型のチャネルが形成される電圧に保持した状態で、ソース２およびゲート２に正の電圧を印加する。この場合、空乏層の延び方は、上述したｎ型のチャネルが形成されていない第１の場合と同じであるが、第２のＭＯＳＦＥＴ側のベース領域１４からの正孔の注入がほとんどなく、ソース２と第２のＭＯＳＦＥＴ側の高抵抗領域１３とドリフト領域１とが電気的に接続されるため、上述した第１の場合よりも高耐圧化が容易となる。
【００２９】
これは、第１のＭＯＳＦＥＴ側のベース領域４、高抵抗領域３，１３とドリフト領域１、および第２のＭＯＳＦＥＴ側のベース領域１４からなる構成をｐｎｐバイポーラトランジスタと見立てた場合、チャネルが形成されていない状態がベース開放のコレクタ−エミッタ間ブレークダウン電圧ＢＶｃｅｏに相当し、チャネルが形成されている状態がエミッタ開放のコレクタ−ベース間ブレークダウン電圧ＢＶｃｂｏに相当する。ソース２およびゲート２に負の電圧を印加した場合は、上述した動作に対して倒立動作となる。
【００３０】
オフ状態からオン状態にするには、ソース１に対してゲート１を正電圧に印加し、かつソース２に対してゲート２を正電圧に印加すればよい。ソース１に対してソース２およびゲート２に、チャネルが形成されるのに十分な正の電圧が印加されている場合、ベース領域４，１４のそれぞれの表層にｎ型のチャネルが形成されるため、ソース１からベース領域４のｎ型チャネル、第１のＭＯＳＦＥＴ側の高抵抗領域３、ドリフト領域１、第２のＭＯＳＦＥＴ側の高抵抗領域１３、ベース領域１４のｎ型チャネルを通り、ソース２に向けて電子が流れることになる。また、ソース１に対してソース２およびゲート２に負の電圧が印加されている場合は、電子の流れは、上述した向きと逆となる。
【００３１】
また、ソース１に対してソース２およびゲート２に正の電圧が印加されているオフ状態からオン状態にする場合には、ソース１に対してゲート１を正電圧にするだけでもよい。この場合、ソース１から、ベース領域４の表層に形成されたｎ型チャネルを通り、第２のＭＯＳＦＥＴ側の高抵抗領域１３に到達した電子は、第２のＭＯＳＦＥＴ側のベース領域１４と高抵抗領域１３とからなるｐｎ接合を順バイアスし、ベース領域１４から正孔を注入させる。正孔の注入により、並列ｐｎ構造および各高抵抗領域３，１３は伝導度変調するため、オン電圧は低くなる。いわゆるＩＧＢＴ動作である。
【００３２】
逆に、ソース１に対してソース２およびゲート２に負の電圧が印加されているオフ状態からオン状態にする場合も、ゲート２に、ソース２に対して正の電圧を印加すればよい。この場合は、電流の向きが逆になるだけで動作は同じである。このようなＩＧＢＴ動作では、ドリフト領域１に少数キャリアが蓄積されるため、スイッチング速度は上述したＭＯＳＦＥＴ動作に比べて遅くなるが、大電流領域で低オン電圧が得られるという利点がある。
【００３３】
実施の形態１によれば、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間で双方向に電流が流せるとともに、いずれの向きのオン抵抗も低くすることができる。また、双方向に耐圧を確保することができる。また、素子領域にＭＩＳ型半導体素子を形成したことにより、ドライブ回路の低電力化と簡素化を図ることができるという効果も得られる。さらには、第１のＭＯＳＦＥＴおよび並列ｐｎ構造を作製した素子と、第２のＭＯＳＦＥＴおよび並列ｐｎ構造を作製した素子とを、裏面同士で貼り合わせるため、ドリフト領域１および仕切り領域２のアスペクト比が大きくても、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【００３４】
（実施の形態２）
図７は、本発明の実施の形態２にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。実施の形態２が実施の形態１と異なるのはつぎの３点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造半部と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造半部とからなることである。第２に、それら２つの並列ｐｎ構造半部のストライプ方向が互いに他方に対して概ね垂交していることである。第３に、第２のＭＯＳＦＥＴのベース領域１４が延びる方向と第２の並列ｐｎ構造半部のストライプの方向とが垂直になっていることである。その他の構成は実施の形態１と同じである。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００３５】
第１の並列ｐｎ構造半部のドリフト領域１と第２の並列ｐｎ構造半部のドリフト領域１とはその一部で互いに接続されている。同様に、第１の並列ｐｎ構造半部の仕切り領域２と第２の並列ｐｎ構造半部の仕切り領域２とはその一部で互いに接続されている。
【００３６】
図７に示す双方向超接合ＭＯＳＦＥＴの製造方法は、実施の形態１と同様にして第１のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子と、第２のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子とを、それぞれ裏面を研磨した後、それぞれの並列ｐｎ構造のストライプの方向を垂交させるように貼り合わせる点を除き、実施例１と同じである。図７に示す双方向超接合ＭＯＳＦＥＴの動作については、実施の形態１と同じであるため、説明を省略する。
【００３７】
実施の形態２によれば、実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果のほかに、貼り合わせの際に並列ｐｎ構造同士を、それらのストライプが正確に合うように精密に位置合わせする必要がないので、双方向超接合ＭＯＳＦＥＴの製造が容易になる。
【００３８】
（実施の形態３）
図８は、本発明の実施の形態３にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。実施の形態３が実施の形態１と異なるのはつぎの４点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造とからなることである。第１の並列ｐｎ構造はドリフト領域１１および仕切り領域１２からなる。第２の並列ｐｎ構造はドリフト領域２１および仕切り領域２２からなる。
【００３９】
第２に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とがｎ型の分離領域３３で分離されていることである。第３に、第１、第２の素子領域のｎ型の高抵抗領域３，１３がないことである。第４に、第１のＭＯＳＦＥＴのベース領域４および第２のＭＯＳＦＥＴのベース領域１４にそれぞれ第１の並列ｐｎ構造および第２の並列ｐｎ構造が接続されていることである。その他の構成は実施の形態１と同じである。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００４０】
実施の形態３では、第１および第２の並列ｐｎ構造の各仕切り領域１２，２２と分離領域３３とにより耐圧が双方向に保持され、分離領域３３の不純物濃度および厚さを適切に選べば高耐圧が得られる。なお、第１の並列ｐｎ構造の仕切り領域１２と分離領域３３とで形成されるｐｎ接合での電界強度が、並列ｐｎ構造が完全に空乏化する電圧において臨界電界強度以下であり、かつ第２の並列ｐｎ構造にパンチスルーしないように、分離領域３３の不純物濃度および厚さを設定する必要がある。また、ｎ型の基板の一部を分離領域３３として利用するため、基板の不純物濃度を所定の濃度に調整する必要がある。
【００４１】
図８に示す双方向超接合ＭＯＳＦＥＴの製造方法は、実施の形態１と同様にして第１のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子、ならびに第２のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子に対して、所定の厚さの分離領域３３を得るため、図９に示すようにｎ型基板２０１の一部が残るように基板裏面を研磨する点を除き、実施例１と同じである。図８に示す双方向超接合ＭＯＳＦＥＴの動作については、実施の形態１と同じであるため、説明を省略する。
【００４２】
実施の形態３によれば、実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００４３】
（実施の形態４）
図１０は、本発明の実施の形態４にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面図である。実施の形態４は実施の形態３の変形例であり、実施の形態４が実施の形態３と異なるのはつぎの４点である。第１に、ｎ+ 型の低抵抗層３４上に形成されていることである。第２に、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとが同一の主面上に形成されていることである。第３に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とは横方向に対向して設けられていることである。第４に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とを分離する分離領域３３がｎ- 型の高抵抗領域３３ａとｎ型の領域３３ｂとからなることである。
【００４４】
分離領域３３のｎ- 型の高抵抗領域３３ａは第１の並列ｐｎ構造と第２の並列ｐｎ構造とにより挟まれている。分離領域３３のｎ型の領域３３ｂは、半導体基板３４と、第１および第２の並列ｐｎ構造ならびに分離領域３３のｎ型の高抵抗領域３３ａとの間に、それらに接触して設けられている。その他の構成は実施の形態３と同じである。なお、実施の形態３と同じ構成については同一の符号を付して説明を省略する。
【００４５】
つぎに、図１０に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、低抵抗層３４上に、分離領域３３のｎ型の領域３３ｂおよびｎ- 型の高抵抗領域３３ａとなるｎ型層およびｎ型の高抵抗層を順次エピタキシャル成長させる。その上にレジストマスクを形成し、仕切り領域１２，２２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。
【００４６】
再び最初のｎ型の高抵抗層と同じ厚さのｎ型の高抵抗層をエピタキシャル成長させ、ボロンイオンもしくはリンイオンの注入し、これを繰り返しおこなって所定の厚さとする。その後、最表面部分となるエピタキシャル成長をおこない、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１１，２１および仕切り領域１２，２２を形成する。なお、分離領域３３に相当する部分にはボロンイオンおよびリンイオンが注入されないようにマスクパターンで調整すればよい。
【００４７】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７およびポリシリコン等のゲート電極９，１９を形成し、その表面に層間絶縁膜８を堆積させる。また、分離領域３３の露出面上にも絶縁膜３５を堆積させる。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極１０，２０を形成する。
【００４８】
つぎに、図１０に示す双方向超接合ＭＯＳＦＥＴの動作について説明する。オフ状態では、ソース１にゲート１をショートし、かつソース２にゲート２をショートさせた状態で、ソース２とゲート２に、ソース１に対して正の電圧を印加する。この印加電圧を上げていくと、第１の並列ｐｎ構造が空乏化し、さらに第１の並列ｐｎ構造での分割領域３３に接する仕切り領域１２と、分離領域３３の高抵抗領域３３ａとｎ型の領域３３ｂとからなるｎ型の領域とのｐｎ接合から空乏層が高抵抗領域３３ａに延びる。耐圧は、この空乏層が第２の並列ｐｎ構造での分割領域３３に接する仕切り領域２２に達するまで、あるいは、第２の並列ｐｎ構造での分割領域３３に接する仕切り領域２から注入される正孔が先の空乏領域で急激な雪崩れ増倍をおこすまで保持される。なお、ソース２とゲート２に、ソース１に対して負の電圧を印加した場合は上述した動作の倒立動作となる。
【００４９】
オフ状態からオン状態にする場合には、ソース１に対してゲート１を正電圧に印加し、かつソース２に対してゲート２を正電圧に印加して、ｎ型のチャネルを形成すればよい。ソース１に対してソース２が正に印加されている場合、電子はソース１からｎ型のチャネルを通り、第１の並列ｐｎ構造のドリフト領域１１を縦方向に流れる。そして、裏面側のｎ型の領域３３ｂに達した電流は、第２の並列ｐｎ構造へ向かってｎ型の領域３３ｂを横方向に流れ、第２の並列ｐｎ構造のドリフト領域２１およびｎ型のチャネルを経由してソース２へ流れる。ソース１に対してソース２が負電圧である場合は、上述した電流経路と逆の経路で電流が流れる。
【００５０】
実施の形態４によれば、実施の形態３と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００５１】
（実施の形態５）
図１１は、本発明の実施の形態５にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１２および図１３は、それぞれ図１１の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。この双方向超接合ＭＯＳＦＥＴは、ｎ型またはｐ型の半導体基板４４上に絶縁膜４６が積層されたＳＯＩ基板を用い、そのＳＯＩ基板上に、第１の素子領域である第１のＭＯＳＦＥＴと第２の素子領域である第２のＭＯＳＦＥＴとを、並列ｐｎ構造を挟むように形成した構造となっている。
【００５２】
並列ｐｎ構造は、短柵状のｎ型のドリフト領域１と短柵状のｐ型の仕切り領域２とが絶縁膜４６の表面に沿って交互に配列された構造となっている。また、並列ｐｎ構造は、第１のＭＯＳＦＥＴ側のｎ型の高抵抗領域３および第２のＭＯＳＦＥＴ側のｎ型の高抵抗領域１３に接している。なお、実施の形態５は、横型と縦型の違いはあるが、その構成および動作は基本的には実施の形態１と同じである。したがって、実施の形態１と基本的に同じ構成については同一の符号を付して説明を省略するとともに、動作の説明も省略する。
【００５３】
実施の形態５では、ｐ型のベース領域４，１４がｎ型の高抵抗領域３，１３とＳＯＩ基板とで挟まれているので、双方向に耐圧が得られる。また、ドリフト領域１と仕切り領域２とがほぼ同じ幅で形成されているため、各領域１，２の不純物量はほぼ同等でよい。なお、ドリフト領域１と仕切り領域２の幅が異なる場合には、各領域１，２の不純物量が同等になるよう不純物導入量を制御する必要がある。電流は不純物濃度の高いドリフト領域１を流れるので、低オン抵抗化が可能となる。
【００５４】
上述した構成の双方向超接合ＭＯＳＦＥＴをたとえば５００Ｖクラスに適用する場合、各部の寸法および不純物濃度等の値はたとえばつぎのようになる。ドリフト領域の厚さは３０．０μｍである。ｎ型のドリフト領域１およびｐ型の仕切り領域２について、それらの幅はともに８．０μｍであり、それらの不純物濃度はともに２．０×１０15ｃｍ-3であり、それらの深さはともに２．０μｍである。高抵抗領域３，１３について、それぞれ長さは１６．０μｍであり、不純物濃度は３．０×１０14ｃｍ-3である。ベース領域４，１４について、それぞれ拡散深さは２．０μｍであり、表面不純物濃度は２．０×１０17ｃｍ-3である。コンタクト領域５，１５について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は４．０×１０19ｃｍ-3である。ソース領域６，１６について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は３．０×１０20ｃｍ-3である。
【００５５】
つぎに、図１１〜図１３に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ型の高抵抗層上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。
【００５６】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７および層間絶縁膜４５を形成し、さらにポリシリコン等のゲート電極９，１９を形成する。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００５７】
実施の形態５によれば、横型素子においても実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、製造方法が容易となるという効果が得られる。
【００５８】
なお、並列ｐｎ構造は、短柵状のドリフト領域１と短柵状の仕切り領域２とを平面的に交互に配列させた構造の代わりに、層状のドリフト領域と層状の仕切り領域とを交互に積層させた構造となっていてもよい。また、ゲート構造はプレーナー構造でもよいしＵ溝構造でもよい。
【００５９】
（実施の形態６）
図１４は本発明の実施の形態６にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１５および図１６は、それぞれ図１４の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態６は実施の形態５の変形例であり、実施の形態６が実施の形態５と異なるのは、ＳＯＩ基板の代わりにｐ- 型の高抵抗の半導体基板５４上にｎ- 型の高抵抗の半導体層５７を積層した半導体基体を用いていることである。その他の構成は実施の形態５と同じである。
【００６０】
オフ状態のときには、空乏層は、電流の流れる方向以外に半導体層５７にも広がることになる。したがって、ｐ型のベース領域４，１４、ｎ- 型の高抵抗領域３，１３とｎ型の半導体層５７、およびｐ型の半導体基板５４からなる構成をｐｎｐバイポーラトランジスタと見立てた場合のベース開放のコレクタ−エミッタ間ブレークダウン電圧ＢＶｃｅｏが横方向ＭＯＳＦＥＴの耐圧以上となるように、半導体層５７の厚さおよび不純物濃度を設定する必要がある。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、実施の形態５と同様に、動作についても説明を省略する。
【００６１】
つぎに、図１４〜図１６に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、高抵抗領域３，１３を形成する。ついで、レジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。これ以降、実施の形態５と同様にして、ＭＯＳＦＥＴを作製する。
【００６２】
実施の形態６によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００６３】
（実施の形態７）
図１７は本発明の実施の形態７にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１８および図１９は、それぞれ図１７の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態７は実施の形態６の変形例であり、実施の形態７が実施の形態６と異なるのはつぎの４点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造とからなることである。第１の並列ｐｎ構造はドリフト領域１１および仕切り領域１２からなる。第２の並列ｐｎ構造はドリフト領域２１および仕切り領域２２からなる。
【００６４】
第２に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とがｎ型の分離領域３３で分離されていることである。この分離領域３３は、ｐ- 型の高抵抗の半導体基板５４上に積層されたｎ- 型の高抵抗の半導体層５７の一部である。第３に、第１、第２の素子領域のｎ- 型の高抵抗領域３，１３がないことである。
【００６５】
第４に、第１のＭＯＳＦＥＴのベース領域４および第２のＭＯＳＦＥＴのベース領域１４にそれぞれ第１の並列ｐｎ構造および第２の並列ｐｎ構造が接続されていることである。その他の構成は実施の形態５と同じである。つまり、実施の形態７は実施の形態３の縦型素子を横型構造にしたものに相当する。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、動作については、基本的に縦型の素子と同じであるため、説明を省略する。
【００６６】
つぎに、図１７〜図１９に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、仕切り領域１２，２２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１１，２１となる位置にリンイオンを注入した後、レジストを除去する。なお、分離領域３３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１１，２１および仕切り領域２１，２２を形成する。これ以降、実施の形態５と同様にして、ＭＯＳＦＥＴを作製する。
【００６７】
実施の形態７によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００６８】
（実施の形態８）
図２０は、本発明の実施の形態８にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２１は、図２０の切断線Ａ−Ａにおける縦断面図である。実施の形態８は実施の形態５の変形例であり、実施の形態８が実施の形態５と異なるのは、並列ｐｎ構造が層状のドリフト領域１と層状の仕切り領域２とを交互に積層させた構造となっていることである。その他の構成は実施の形態５と同じである。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、実施の形態５と同様に、動作についても説明を省略する。
【００６９】
つぎに、図２０および図２１に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ型の高抵抗層上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。
【００７０】
つづいて、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。
【００７１】
ついで、並列ｐｎ構造の両側の高抵抗領域３，１３の表面に、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７および層間絶縁膜４５を形成し、さらにポリシリコン等のゲート電極９，１９を形成する。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００７２】
実施の形態８によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００７３】
（実施の形態９）
図２２は、本発明の実施の形態９にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２３は、図２２の切断線Ａ−Ａにおける縦断面図である。実施の形態９は実施の形態８の変形例であり、実施の形態９が実施の形態８と異なるのは、ＳＯＩ基板の代わりにｐ- 型の高抵抗の半導体基板５４上にｎ- 型の高抵抗の半導体層５７を積層した半導体基体を用いていることである。その他の構成は実施の形態８と同じである。なお、実施の形態８と同じ構成については同一の符号を付して説明を省略する。また、実施の形態８と同様に、動作についても説明を省略する。
【００７４】
つぎに、図２２および図２３に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、高抵抗領域３，１３を形成する。ついで、レジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。
【００７５】
つづいて、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。これ以降、実施の形態８と同様にして、ＭＯＳＦＥＴを作製する。
【００７６】
実施の形態９によれば、実施の形態８と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００７７】
（実施の形態１０）
図２４は、本発明の実施の形態１０にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２５および図２６は、それぞれ図２４の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態１０は実施の形態８の変形例であり、実施の形態１０が実施の形態８と異なるのは、プレーナ型のＭＯＳＦＥＴの代わりにトレンチ型のＭＯＳＦＥＴが形成されていることである。この場合、ゲート絶縁膜７，１７は、高抵抗領域３，１３にそれぞれエッチングにより食刻された溝の一側面に設けられており、それぞれベース領域４，１４に接している。ソース領域６，１６は、それぞれベース領域４，１４の中でゲート絶縁膜７，１７に接するように形成されており、ベース領域４，１４によって高抵抗領域３，１３から分離されている。
【００７８】
ゲート電極９，１９は、それぞれゲート絶縁膜７，１７に接し、かつゲート絶縁膜７，１７を挟んでソース領域６，１６と反対側に配置されている。その他の構成は実施の形態８と同じである。なお、実施の形態８と同じ構成については同一の符号を付して説明を省略する。また、実施の形態８と同様に、動作についても説明を省略する。
【００７９】
つぎに、図２４〜図２６に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ- 型の高抵抗上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。
【００８０】
つづいて、ｎ- 型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。
【００８１】
ついで、ベース領域４，１４および 高抵抗領域３，１３が形成されている領域にそれぞれエッチングによりトレンチ溝を掘る。そして、それぞれの溝の内部にゲート絶縁膜７，１７を形成した後、ポリシリコンで溝を埋め、それぞれのゲート電極９，１９を形成する。つづいて、ベース領域４，１４内の各溝側面に接するようにソース領域６，１６を形成し、その表面に層間絶縁膜４５を堆積させる。そして、コンタクトホールを開口した後、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００８２】
実施の形態１０によれば、実施の形態８と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００８３】
以上において本発明は、素子領域に作製する素子はＭＯＳＦＥＴに限らず、その他の構成のＭＩＳ型半導体素子でもよいし、バイポーラトランジスタ等でもよい。なお、上述した説明において、実際にはソース電極の上に層間絶縁膜を介してメタル配線があり、さらにその上にパッシベーション膜などが堆積されるが、便宜上、以上の説明および添付した図面においてはそれらを省略した。
【００８４】
【発明の効果】
本発明によれば、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに、いずれの向きのオン抵抗も低くすることができる。また、双方向に耐圧を確保することができる。また、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図２】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図３】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図４】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図５】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図６】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図７】本発明の実施の形態２にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図８】本発明の実施の形態３にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図９】図８に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図１０】本発明の実施の形態４にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面図である。
【図１１】本発明の実施の形態５にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１２】図１１の切断線Ａ−Ａにおける縦断面図である。
【図１３】図１１の切断線Ｂ−Ｂにおける縦断面図である。
【図１４】本発明の実施の形態６にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１５】図１４の切断線Ａ−Ａにおける縦断面図である。
【図１６】図１４の切断線Ｂ−Ｂにおける縦断面図である。
【図１７】本発明の実施の形態７にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１８】図１７の切断線Ａ−Ａにおける縦断面図である。
【図１９】図１７の切断線Ｂ−Ｂにおける縦断面図である。
【図２０】本発明の実施の形態８にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２１】図２０の切断線Ａ−Ａにおける縦断面図である。
【図２２】本発明の実施の形態９にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２３】図２２の切断線Ａ−Ａにおける縦断面図である。
【図２４】本発明の実施の形態１０にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２５】図２４の切断線Ａ−Ａにおける縦断面図である。
【図２６】図２４の切断線Ｂ−Ｂにおける縦断面図である。
【図２７】従来の縦型の双方向ＭＯＳＦＥＴの構成を示す要部断面図である。
【符号の説明】
１，１１，２１ （第１導電型）ドリフト領域
２，１２，２２ （第２導電型）仕切り領域
３ 第３の領域（高抵抗領域）
３〜６ 第１の素子領域（第１のｎチャネルＭＯＳＦＥＴ）
３，１３ 第１導電型の領域
４ 第１の領域（ベース領域）
６ 第１のソース領域
７ 第１の絶縁膜（ゲート絶縁膜（ゲート酸化膜））
９ 第１のゲート電極
１３ 第４の領域（高抵抗領域）
１３〜１６ 第２の素子領域（第２のｎチャネルＭＯＳＦＥＴ）
１４ 第２の領域（ベース領域）
１６ 第２のソース領域
１７ 第２の絶縁膜（ゲート絶縁膜）
１９ 第２のゲート電極
３３ 第１導電型の領域（分離領域）
４６ 絶縁体（絶縁膜）
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能な高耐圧でかつ大電流容量であるとともに、双方向に電流を流すことが可能な双方向超接合半導体素子およびその製造方法に関する。
【０００２】
ここで、超接合半導体素子とは、オン状態では電流を流し、一方、オフ状態では空乏化する並列ｐｎ構造からなるドリフト領域を備える半導体素子のことである。また、並列ｐｎ構造とは、第１導電型（たとえば、ｎ型）のドリフト領域と第２導電型（たとえば、ｐ型）の仕切り領域とを交互に繰り返して接合した構造のことである。
【０００３】
【従来の技術】
従来、直流および交流電流の両方を低オン電圧で制御可能な半導体装置として、図２７に示す構造の縦型の双方向ＭＯＳ型半導体素子が知られている（特開平７−３０７４６９号公開公報に開示）。この双方向性の半導体装置では、第１のｎチャンネルＩＧＢＴはｎ+ エミッタ層１０２、ｐ型ベース層１０３、ｎ- 基板１０１およびｐアノード層１０４により構成される。また、第２のｎチャンネルＩＧＢＴはｎ+ エミッタ層１０５、ｐ型ベース層１０４、ｎ- 基板１０１およびｐアノード層１０３により構成されており、その動作は第１のｎチャンネルＩＧＢＴの倒立動作となる。第１の端子１０６から第２の端子１０７方向へ電流が流れるときは第１のｎチャンネルＩＧＢＴが電流を流し、第２の端子１０７から第１の端子１０６方向へ電流が流れるときは第２のｎチャンネルＩＧＢＴが電流を流す。
【０００４】
ところで、一般にＭＯＳＦＥＴでは、オン抵抗が小さいと耐圧が低下し、耐圧が高いとオン抵抗が大きくなるというように、オン抵抗と耐圧との間にトレードオフ関係がある。このようなトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、オン時に流れるドリフト電流の方向とオフ時に空乏層が延びる方向とが同じである縦型半導体素子、およびドリフト電流の流れる方向と空乏層の延びる方向が異なる横型半導体素子のいずれにおいても、同様のトレードオフ関係が成立する。
【０００５】
このトレードオフの問題に対する解決策として、本発明者らは、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の超接合半導体素子に関する発明を先に出願している（特願平１０−２０９２６７号）。このような並列ｐｎ構造を有する半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態において並列ｐｎ構造の各ｐｎ接合から空乏層が拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した超接合半導体素子に関しては、たとえばＭＯＳＦＥＴの場合、ドレインからソースに流れる電流については制御可能であるが、ソースからドレインに流れる電流に対しては制御することができないという一方向性の素子についてのみ提案されている。つまり、上述したトレードオフ関係は双方向性の半導体素子においても成立するが、双方向性の半導体素子に関して、このトレードオフの問題に対する解決策は未だ提示されていない。また、耐圧に関し、ソースに対しドレインが正電圧に印加されている場合には耐圧が保持されるが、負電圧の場合には耐圧を保持することができない状況にある。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、双方向に電流を流すことができ、かついずれの方向に対しても低オン抵抗で高耐圧の双方向超接合半導体素子、およびその簡易で量産性よく製造することができる製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる双方向超接合半導体素子は、第１の素子領域と第２の素子領域との間に、第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域を設けるとともに、第２導電型仕切り領域と、第１の素子領域内の第２導電型の第１の領域と、第２の素子領域内の第２導電型の第２の領域とを、少なくとも第１導電型ドリフト領域を含む第１導電型の半導体により互いに分離するようにしたものである。
【０００９】
この発明によれば、第２導電型仕切り領域と、第１の素子領域内の第１の領域と、第２の素子領域内の第２の領域とが、第１導電型の半導体により互いに分離されているため、双方向に耐圧を得ることができる。
【００１０】
この発明において、第１の素子領域内の第１導電型の第３の領域と、第２の素子領域内の第１導電型の第４の領域とを、第１導電型ドリフト領域により接続してもよい。このようにすれば、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに低オン抵抗化が容易となる。
【００１１】
また、本発明にかかる双方向超接合半導体素子は、第１の素子領域と第２の素子領域との間に、第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域を２つ設け、第１の並列ｐｎ構造の第２導電型仕切り領域と、第２の並列ｐｎ構造の第２導電型仕切り領域とを、第１導電型の領域により分離するようにしたものである。
【００１２】
この発明によれば、第１の素子領域と第２の素子領域との間で、第１導電型の領域により第２導電型仕切り領域が２つに分離されている。そのため、第１の並列ｐｎ構造の第２導電型仕切り領域が第１の素子領域内の第２導電型の第１の領域に接続されているとともに、第２の並列ｐｎ構造の第２導電型仕切り領域が第２の素子領域内の第２導電型の第２の領域に接続されていても、第１の領域と第２の領域とが互いに分離されているので、双方向に耐圧を得ることができる。
【００１３】
この発明において、第１の並列ｐｎ構造の第１導電型ドリフト領域と、第２の並列ｐｎ構造の第１導電型ドリフト領域とを、第１導電型の半導体により接続してもよい。このようにすれば、第１の並列ｐｎ構造の第１導電型ドリフト領域、第２の並列ｐｎ構造の第１導電型ドリフト領域および第１導電型の半導体により電流経路ができるので、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに低オン抵抗化が容易となる。
【００１４】
また、本発明にかかる双方向超接合半導体素子の製造方法は、素子領域および並列ｐｎ構造をなす半導体領域を備えた半導体素子を一対作製し、それら半導体素子の裏面を研磨した後、それら半導体素子を裏面同士で貼り合わせて一体化させるものである。この発明によれば、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【００１５】
【発明の実施の形態】
以下に、本発明にかかる双方向超接合半導体素子およびその製造方法の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。この双方向超接合ＭＯＳＦＥＴは、第１の主面側および第２の主面側にそれぞれ第１の素子領域である第１のｎチャネルＭＯＳＦＥＴ、および第２の素子領域である第２のｎチャネルＭＯＳＦＥＴが形成されており、それら第１および第２のＭＯＳＦＥＴ間に並列ｐｎ構造をなす半導体領域が設けられた構造となっている。
【００１７】
第１のｎチャネルＭＯＳＦＥＴは、第１の領域であるｐ型のベース領域４、ｎ+ 型のソース領域６、ゲート絶縁膜７、ゲート電極９、およびソース電極１０を有する。ベース領域４内には、ｐ型の高不純物濃度のコンタクト領域５およびソース領域６が設けられている。ソース領域６は、ベース領域４により、第３の領域であるｎ型の高抵抗領域３から分離されている。ゲート電極９は、ソース領域６と高抵抗領域３との間のベース領域４の表面上にゲート絶縁膜７を介して設けられている。ソース電極１０は、ゲート電極９から絶縁するための層間絶縁膜８およびコンタクト領域５の表面にわたって設けられている。高抵抗領域３は、素子の表面側からベース領域４の深さ付近まで比較的不純物濃度の高い領域を有している。
【００１８】
第２のｎチャネルＭＯＳＦＥＴは、上述した第１のｎチャネルＭＯＳＦＥＴと同様の構成であり、すなわち第２の領域であるｐ型のベース領域１４、ｎ+ 型のソース領域１６、ゲート絶縁膜１７、ゲート電極１９、およびソース電極２０を有する。ベース領域１４内には、ｐ型の高不純物濃度のコンタクト領域１５およびソース領域１６が設けられている。ソース領域１６は、ベース領域１４により、第４の領域であるｎ型の高抵抗領域１３から分離されている。ゲート電極１９は、ソース領域１６と高抵抗領域１３との間のベース領域１４の表面上にゲート絶縁膜１７を介して設けられている。ソース電極２０は、ゲート電極１９から絶縁するための層間絶縁膜１８およびコンタクト領域１５の表面にわたって設けられている。高抵抗領域１３は、素子の表面側からベース領域１４の深さ付近まで比較的不純物濃度の高い領域を有している。
【００１９】
並列ｐｎ構造は、２つの高抵抗領域３，１３の間にｎ型のドリフト領域１とｐ型の仕切り領域２とがストライプ状に交互に配置された構造となっている。ドリフト領域１は２つの高抵抗領域３，１３に接続されている。仕切り領域２は高抵抗領域３，１３により各ＭＯＳＦＥＴのベース領域４，１４から分離されている。このような構成のため、並列ｐｎ構造はオン状態では電流を流すとともにオフ状態では空乏化する。
【００２０】
ここで、第１の素子領域のベース領域４と高抵抗領域３とで形成されるｐｎ接合での電界強度が、並列ｐｎ構造が完全に空乏化するのに必要とされる電圧において臨界電界強度以下であり、かつ並列ｐｎ構造から延びる空乏層が第２の素子領域のベース領域１４にパンチスルーしないように、高抵抗領域３，１３の不純物濃度および厚さを設定する必要がある。そうすれば、高耐圧化が容易となる。一方、オン状態のときには、ドリフト電流は並列ｐｎ構造の不純物濃度の高い領域を流れるので、オン抵抗は低減される。
【００２１】
また、ドリフト領域１および仕切り領域２のネットの不純物量はほぼ同じであるのが好ましい。その理由は、ドリフト領域１および仕切り領域２の一方または両方の平面的な配置は、ストライプ状に限らず、たとえば三方格子、正方格子または六方格子の格子点状であってもよいが、ドリフト領域１および仕切り領域２のネットの不純物量がほぼ同じであれば、それぞれの領域１，２の配置形状に関係なく高耐圧化が容易となるからである。ドリフト領域１および仕切り領域２の不純物量のバランスが崩れている場合には、並列ｐｎ構造に空乏化しない領域ができるため、高耐圧を得るのが困難となる。
【００２２】
上述した構成の双方向超接合ＭＯＳＦＥＴをたとえば５００Ｖクラスに適用する場合、各部の寸法および不純物濃度等の値はたとえばつぎのようになる。ドリフト領域の厚さは３０．０μｍである。ｎ型のドリフト領域１およびｐ型の仕切り領域２について、それらの幅はともに８．０μｍであり、それらの不純物濃度はともに２．０×１０15ｃｍ-3である。ベース領域４，１４について、それぞれ拡散深さは３．５μｍであり、表面不純物濃度は２．０×１０17ｃｍ-3である。コンタクト領域５，１５について、それぞれ拡散深さは１．０μｍであり、表面不純物濃度は４．０×１０19ｃｍ-3である。ソース領域６，１６について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は３．０×１０20ｃｍ-3である。高抵抗領域３，１３について、それぞれ厚さは１９．０μｍであり、不純物濃度は３．０×１０14ｃｍ-3である。ただし、高抵抗領域３，１３のそれぞれにおいて、表面の不純物濃度の高い部分の拡散深さは３．０μｍであり、表面不純物濃度は１．０×１０16ｃｍ-3である。
【００２３】
つぎに、図１に示す双方向超接合ＭＯＳＦＥＴの製造方法について図２〜図６を参照しながら説明する。まず、ｎ型の基板２０１上にｎ型の高抵抗層２０２をエピタキシャル成長させ、その上にフォトレジストのマスク２０３を形成し、仕切り領域２となる位置にボロンイオンを注入する（図２参照）。ついで、レジストを除去した後に、フォトレジストのマスク２０４を形成し、ドリフト領域１となる位置にリンイオンを注入する（図３参照）。レジスト除去後、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとした後、表面上に高抵抗領域３をエピタキシャル成長させる。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する（図４参照）。
【００２４】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、高抵抗領域３の表面層にベース領域４、コンタクト領域５およびソース領域６を形成する。つづいて、ゲート酸化膜（ゲート絶縁膜）７およびポリシリコン等のゲート電極９を形成し、その表面に層間絶縁膜８を堆積させる。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタル（シリサイド）をスパッタリングし、ソース電極１０を形成する（図５参照）。
【００２５】
その後、基板２０１および並列ｐｎ構造よりなる半導体領域を基板の裏面から機械的および化学的に研磨し、並列ｐｎ構造よりなる半導体領域を所定の厚さに仕上げる（図６参照）。このようにして得られた素子を、同様にして作製された別の素子と、それらの裏面同士を直接貼り合わせ、加圧下のもと４００℃程度の熱処理により一体化させ、図１に示す半導体素子ができあがる。その際、貼り合わせ面の自然酸化膜をＨＦ水溶液により十分に除去しておく。
【００２６】
つぎに、図１に示す双方向超接合ＭＯＳＦＥＴの動作について説明する。オフ状態では、第１のＭＯＳＦＥＴのソースを基準にして、第１のＭＯＳＦＥＴのゲート端子（以下、ゲート１とする）をソース端子（以下、ソース１とする）にショートし、かつ第２のＭＯＳＦＥＴのソース端子（以下、ソース２とする）とゲート端子（以下、ゲート２とする）をショートさせた状態で、ソース２とゲート２に正の電圧を印加する。この印加電圧を上げていくと、空乏層は第１のＭＯＳＦＥＴ側のベース領域４と高抵抗領域３とのｐｎ接合から高抵抗領域３内に延び、並列ｐｎ構造に到達する。
【００２７】
そうすると、第１のＭＯＳＦＥＴ側のベース領域４と仕切り領域２とが電気的に接続されるため、空乏層は第２のＭＯＳＦＥＴ側の高抵抗領域１３に延びる以外に、並列ｐｎ構造のｐｎ接合方向にも広がり始める。さらにソース２およびゲート２の印加電圧を上げていくと、並列ｐｎ構造が完全に空乏化し、空乏層は第２のＭＯＳＦＥＴ側の高抵抗領域１３をベース領域１４に向かって広がる。そして、そのベース領域１４から注入される正孔が先の空乏領域で急激な雪崩れ増倍をおこすまで高耐圧が保持される。一方、ソース２とゲート２をショートさせた状態でソース２およびゲート２に負の電圧を印加した場合は、上述した動作に対して倒立動作となる。
【００２８】
オフ状態のときの別の動作について説明する。ソース１を基準にして、ゲート１をソース１にショートし、ソース２に対してゲート２をｎ型のチャネルが形成される電圧に保持した状態で、ソース２およびゲート２に正の電圧を印加する。この場合、空乏層の延び方は、上述したｎ型のチャネルが形成されていない第１の場合と同じであるが、第２のＭＯＳＦＥＴ側のベース領域１４からの正孔の注入がほとんどなく、ソース２と第２のＭＯＳＦＥＴ側の高抵抗領域１３とドリフト領域１とが電気的に接続されるため、上述した第１の場合よりも高耐圧化が容易となる。
【００２９】
これは、第１のＭＯＳＦＥＴ側のベース領域４、高抵抗領域３，１３とドリフト領域１、および第２のＭＯＳＦＥＴ側のベース領域１４からなる構成をｐｎｐバイポーラトランジスタと見立てた場合、チャネルが形成されていない状態がベース開放のコレクタ−エミッタ間ブレークダウン電圧ＢＶｃｅｏに相当し、チャネルが形成されている状態がエミッタ開放のコレクタ−ベース間ブレークダウン電圧ＢＶｃｂｏに相当する。ソース２およびゲート２に負の電圧を印加した場合は、上述した動作に対して倒立動作となる。
【００３０】
オフ状態からオン状態にするには、ソース１に対してゲート１を正電圧に印加し、かつソース２に対してゲート２を正電圧に印加すればよい。ソース１に対してソース２およびゲート２に、チャネルが形成されるのに十分な正の電圧が印加されている場合、ベース領域４，１４のそれぞれの表層にｎ型のチャネルが形成されるため、ソース１からベース領域４のｎ型チャネル、第１のＭＯＳＦＥＴ側の高抵抗領域３、ドリフト領域１、第２のＭＯＳＦＥＴ側の高抵抗領域１３、ベース領域１４のｎ型チャネルを通り、ソース２に向けて電子が流れることになる。また、ソース１に対してソース２およびゲート２に負の電圧が印加されている場合は、電子の流れは、上述した向きと逆となる。
【００３１】
また、ソース１に対してソース２およびゲート２に正の電圧が印加されているオフ状態からオン状態にする場合には、ソース１に対してゲート１を正電圧にするだけでもよい。この場合、ソース１から、ベース領域４の表層に形成されたｎ型チャネルを通り、第２のＭＯＳＦＥＴ側の高抵抗領域１３に到達した電子は、第２のＭＯＳＦＥＴ側のベース領域１４と高抵抗領域１３とからなるｐｎ接合を順バイアスし、ベース領域１４から正孔を注入させる。正孔の注入により、並列ｐｎ構造および各高抵抗領域３，１３は伝導度変調するため、オン電圧は低くなる。いわゆるＩＧＢＴ動作である。
【００３２】
逆に、ソース１に対してソース２およびゲート２に負の電圧が印加されているオフ状態からオン状態にする場合も、ゲート２に、ソース２に対して正の電圧を印加すればよい。この場合は、電流の向きが逆になるだけで動作は同じである。このようなＩＧＢＴ動作では、ドリフト領域１に少数キャリアが蓄積されるため、スイッチング速度は上述したＭＯＳＦＥＴ動作に比べて遅くなるが、大電流領域で低オン電圧が得られるという利点がある。
【００３３】
実施の形態１によれば、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間で双方向に電流が流せるとともに、いずれの向きのオン抵抗も低くすることができる。また、双方向に耐圧を確保することができる。また、素子領域にＭＩＳ型半導体素子を形成したことにより、ドライブ回路の低電力化と簡素化を図ることができるという効果も得られる。さらには、第１のＭＯＳＦＥＴおよび並列ｐｎ構造を作製した素子と、第２のＭＯＳＦＥＴおよび並列ｐｎ構造を作製した素子とを、裏面同士で貼り合わせるため、ドリフト領域１および仕切り領域２のアスペクト比が大きくても、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【００３４】
（実施の形態２）
図７は、本発明の実施の形態２にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。実施の形態２が実施の形態１と異なるのはつぎの３点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造半部と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造半部とからなることである。第２に、それら２つの並列ｐｎ構造半部のストライプ方向が互いに他方に対して概ね垂交していることである。第３に、第２のＭＯＳＦＥＴのベース領域１４が延びる方向と第２の並列ｐｎ構造半部のストライプの方向とが垂直になっていることである。その他の構成は実施の形態１と同じである。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００３５】
第１の並列ｐｎ構造半部のドリフト領域１と第２の並列ｐｎ構造半部のドリフト領域１とはその一部で互いに接続されている。同様に、第１の並列ｐｎ構造半部の仕切り領域２と第２の並列ｐｎ構造半部の仕切り領域２とはその一部で互いに接続されている。
【００３６】
図７に示す双方向超接合ＭＯＳＦＥＴの製造方法は、実施の形態１と同様にして第１のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子と、第２のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子とを、それぞれ裏面を研磨した後、それぞれの並列ｐｎ構造のストライプの方向を垂交させるように貼り合わせる点を除き、実施例１と同じである。図７に示す双方向超接合ＭＯＳＦＥＴの動作については、実施の形態１と同じであるため、説明を省略する。
【００３７】
実施の形態２によれば、実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果のほかに、貼り合わせの際に並列ｐｎ構造同士を、それらのストライプが正確に合うように精密に位置合わせする必要がないので、双方向超接合ＭＯＳＦＥＴの製造が容易になる。
【００３８】
（実施の形態３）
図８は、本発明の実施の形態３にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。実施の形態３が実施の形態１と異なるのはつぎの４点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造とからなることである。第１の並列ｐｎ構造はドリフト領域１１および仕切り領域１２からなる。第２の並列ｐｎ構造はドリフト領域２１および仕切り領域２２からなる。
【００３９】
第２に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とがｎ型の分離領域３３で分離されていることである。第３に、第１、第２の素子領域のｎ型の高抵抗領域３，１３がないことである。第４に、第１のＭＯＳＦＥＴのベース領域４および第２のＭＯＳＦＥＴのベース領域１４にそれぞれ第１の並列ｐｎ構造および第２の並列ｐｎ構造が接続されていることである。その他の構成は実施の形態１と同じである。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００４０】
実施の形態３では、第１および第２の並列ｐｎ構造の各仕切り領域１２，２２と分離領域３３とにより耐圧が双方向に保持され、分離領域３３の不純物濃度および厚さを適切に選べば高耐圧が得られる。なお、第１の並列ｐｎ構造の仕切り領域１２と分離領域３３とで形成されるｐｎ接合での電界強度が、並列ｐｎ構造が完全に空乏化する電圧において臨界電界強度以下であり、かつ第２の並列ｐｎ構造にパンチスルーしないように、分離領域３３の不純物濃度および厚さを設定する必要がある。また、ｎ型の基板の一部を分離領域３３として利用するため、基板の不純物濃度を所定の濃度に調整する必要がある。
【００４１】
図８に示す双方向超接合ＭＯＳＦＥＴの製造方法は、実施の形態１と同様にして第１のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子、ならびに第２のＭＯＳＦＥＴおよび並列ｐｎ構造を形成した素子に対して、所定の厚さの分離領域３３を得るため、図９に示すようにｎ型基板２０１の一部が残るように基板裏面を研磨する点を除き、実施例１と同じである。図８に示す双方向超接合ＭＯＳＦＥＴの動作については、実施の形態１と同じであるため、説明を省略する。
【００４２】
実施の形態３によれば、実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００４３】
（実施の形態４）
図１０は、本発明の実施の形態４にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面図である。実施の形態４は実施の形態３の変形例であり、実施の形態４が実施の形態３と異なるのはつぎの４点である。第１に、ｎ+ 型の低抵抗層３４上に形成されていることである。第２に、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとが同一の主面上に形成されていることである。第３に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とは横方向に対向して設けられていることである。第４に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とを分離する分離領域３３がｎ- 型の高抵抗領域３３ａとｎ型の領域３３ｂとからなることである。
【００４４】
分離領域３３のｎ- 型の高抵抗領域３３ａは第１の並列ｐｎ構造と第２の並列ｐｎ構造とにより挟まれている。分離領域３３のｎ型の領域３３ｂは、半導体基板３４と、第１および第２の並列ｐｎ構造ならびに分離領域３３のｎ型の高抵抗領域３３ａとの間に、それらに接触して設けられている。その他の構成は実施の形態３と同じである。なお、実施の形態３と同じ構成については同一の符号を付して説明を省略する。
【００４５】
つぎに、図１０に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、低抵抗層３４上に、分離領域３３のｎ型の領域３３ｂおよびｎ- 型の高抵抗領域３３ａとなるｎ型層およびｎ型の高抵抗層を順次エピタキシャル成長させる。その上にレジストマスクを形成し、仕切り領域１２，２２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。
【００４６】
再び最初のｎ型の高抵抗層と同じ厚さのｎ型の高抵抗層をエピタキシャル成長させ、ボロンイオンもしくはリンイオンの注入し、これを繰り返しおこなって所定の厚さとする。その後、最表面部分となるエピタキシャル成長をおこない、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１１，２１および仕切り領域１２，２２を形成する。なお、分離領域３３に相当する部分にはボロンイオンおよびリンイオンが注入されないようにマスクパターンで調整すればよい。
【００４７】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７およびポリシリコン等のゲート電極９，１９を形成し、その表面に層間絶縁膜８を堆積させる。また、分離領域３３の露出面上にも絶縁膜３５を堆積させる。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極１０，２０を形成する。
【００４８】
つぎに、図１０に示す双方向超接合ＭＯＳＦＥＴの動作について説明する。オフ状態では、ソース１にゲート１をショートし、かつソース２にゲート２をショートさせた状態で、ソース２とゲート２に、ソース１に対して正の電圧を印加する。この印加電圧を上げていくと、第１の並列ｐｎ構造が空乏化し、さらに第１の並列ｐｎ構造での分割領域３３に接する仕切り領域１２と、分離領域３３の高抵抗領域３３ａとｎ型の領域３３ｂとからなるｎ型の領域とのｐｎ接合から空乏層が高抵抗領域３３ａに延びる。耐圧は、この空乏層が第２の並列ｐｎ構造での分割領域３３に接する仕切り領域２２に達するまで、あるいは、第２の並列ｐｎ構造での分割領域３３に接する仕切り領域２から注入される正孔が先の空乏領域で急激な雪崩れ増倍をおこすまで保持される。なお、ソース２とゲート２に、ソース１に対して負の電圧を印加した場合は上述した動作の倒立動作となる。
【００４９】
オフ状態からオン状態にする場合には、ソース１に対してゲート１を正電圧に印加し、かつソース２に対してゲート２を正電圧に印加して、ｎ型のチャネルを形成すればよい。ソース１に対してソース２が正に印加されている場合、電子はソース１からｎ型のチャネルを通り、第１の並列ｐｎ構造のドリフト領域１１を縦方向に流れる。そして、裏面側のｎ型の領域３３ｂに達した電流は、第２の並列ｐｎ構造へ向かってｎ型の領域３３ｂを横方向に流れ、第２の並列ｐｎ構造のドリフト領域２１およびｎ型のチャネルを経由してソース２へ流れる。ソース１に対してソース２が負電圧である場合は、上述した電流経路と逆の経路で電流が流れる。
【００５０】
実施の形態４によれば、実施の形態３と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００５１】
（実施の形態５）
図１１は、本発明の実施の形態５にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１２および図１３は、それぞれ図１１の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。この双方向超接合ＭＯＳＦＥＴは、ｎ型またはｐ型の半導体基板４４上に絶縁膜４６が積層されたＳＯＩ基板を用い、そのＳＯＩ基板上に、第１の素子領域である第１のＭＯＳＦＥＴと第２の素子領域である第２のＭＯＳＦＥＴとを、並列ｐｎ構造を挟むように形成した構造となっている。
【００５２】
並列ｐｎ構造は、短柵状のｎ型のドリフト領域１と短柵状のｐ型の仕切り領域２とが絶縁膜４６の表面に沿って交互に配列された構造となっている。また、並列ｐｎ構造は、第１のＭＯＳＦＥＴ側のｎ型の高抵抗領域３および第２のＭＯＳＦＥＴ側のｎ型の高抵抗領域１３に接している。なお、実施の形態５は、横型と縦型の違いはあるが、その構成および動作は基本的には実施の形態１と同じである。したがって、実施の形態１と基本的に同じ構成については同一の符号を付して説明を省略するとともに、動作の説明も省略する。
【００５３】
実施の形態５では、ｐ型のベース領域４，１４がｎ型の高抵抗領域３，１３とＳＯＩ基板とで挟まれているので、双方向に耐圧が得られる。また、ドリフト領域１と仕切り領域２とがほぼ同じ幅で形成されているため、各領域１，２の不純物量はほぼ同等でよい。なお、ドリフト領域１と仕切り領域２の幅が異なる場合には、各領域１，２の不純物量が同等になるよう不純物導入量を制御する必要がある。電流は不純物濃度の高いドリフト領域１を流れるので、低オン抵抗化が可能となる。
【００５４】
上述した構成の双方向超接合ＭＯＳＦＥＴをたとえば５００Ｖクラスに適用する場合、各部の寸法および不純物濃度等の値はたとえばつぎのようになる。ドリフト領域の厚さは３０．０μｍである。ｎ型のドリフト領域１およびｐ型の仕切り領域２について、それらの幅はともに８．０μｍであり、それらの不純物濃度はともに２．０×１０15ｃｍ-3であり、それらの深さはともに２．０μｍである。高抵抗領域３，１３について、それぞれ長さは１６．０μｍであり、不純物濃度は３．０×１０14ｃｍ-3である。ベース領域４，１４について、それぞれ拡散深さは２．０μｍであり、表面不純物濃度は２．０×１０17ｃｍ-3である。コンタクト領域５，１５について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は４．０×１０19ｃｍ-3である。ソース領域６，１６について、それぞれ拡散深さは０．５μｍであり、表面不純物濃度は３．０×１０20ｃｍ-3である。
【００５５】
つぎに、図１１〜図１３に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ型の高抵抗層上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。
【００５６】
ついで、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７および層間絶縁膜４５を形成し、さらにポリシリコン等のゲート電極９，１９を形成する。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００５７】
実施の形態５によれば、横型素子においても実施の形態１と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、製造方法が容易となるという効果が得られる。
【００５８】
なお、並列ｐｎ構造は、短柵状のドリフト領域１と短柵状の仕切り領域２とを平面的に交互に配列させた構造の代わりに、層状のドリフト領域と層状の仕切り領域とを交互に積層させた構造となっていてもよい。また、ゲート構造はプレーナー構造でもよいしＵ溝構造でもよい。
【００５９】
（実施の形態６）
図１４は本発明の実施の形態６にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１５および図１６は、それぞれ図１４の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態６は実施の形態５の変形例であり、実施の形態６が実施の形態５と異なるのは、ＳＯＩ基板の代わりにｐ- 型の高抵抗の半導体基板５４上にｎ- 型の高抵抗の半導体層５７を積層した半導体基体を用いていることである。その他の構成は実施の形態５と同じである。
【００６０】
オフ状態のときには、空乏層は、電流の流れる方向以外に半導体層５７にも広がることになる。したがって、ｐ型のベース領域４，１４、ｎ- 型の高抵抗領域３，１３とｎ型の半導体層５７、およびｐ型の半導体基板５４からなる構成をｐｎｐバイポーラトランジスタと見立てた場合のベース開放のコレクタ−エミッタ間ブレークダウン電圧ＢＶｃｅｏが横方向ＭＯＳＦＥＴの耐圧以上となるように、半導体層５７の厚さおよび不純物濃度を設定する必要がある。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、実施の形態５と同様に、動作についても説明を省略する。
【００６１】
つぎに、図１４〜図１６に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、高抵抗領域３，１３を形成する。ついで、レジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。これ以降、実施の形態５と同様にして、ＭＯＳＦＥＴを作製する。
【００６２】
実施の形態６によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００６３】
（実施の形態７）
図１７は本発明の実施の形態７にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図１８および図１９は、それぞれ図１７の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態７は実施の形態６の変形例であり、実施の形態７が実施の形態６と異なるのはつぎの４点である。第１に、並列ｐｎ構造が、第１のＭＯＳＦＥＴ寄りに形成された第１の並列ｐｎ構造と、第２のＭＯＳＦＥＴ寄りに形成された第２の並列ｐｎ構造とからなることである。第１の並列ｐｎ構造はドリフト領域１１および仕切り領域１２からなる。第２の並列ｐｎ構造はドリフト領域２１および仕切り領域２２からなる。
【００６４】
第２に、第１の並列ｐｎ構造と第２の並列ｐｎ構造とがｎ型の分離領域３３で分離されていることである。この分離領域３３は、ｐ- 型の高抵抗の半導体基板５４上に積層されたｎ- 型の高抵抗の半導体層５７の一部である。第３に、第１、第２の素子領域のｎ- 型の高抵抗領域３，１３がないことである。
【００６５】
第４に、第１のＭＯＳＦＥＴのベース領域４および第２のＭＯＳＦＥＴのベース領域１４にそれぞれ第１の並列ｐｎ構造および第２の並列ｐｎ構造が接続されていることである。その他の構成は実施の形態５と同じである。つまり、実施の形態７は実施の形態３の縦型素子を横型構造にしたものに相当する。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、動作については、基本的に縦型の素子と同じであるため、説明を省略する。
【００６６】
つぎに、図１７〜図１９に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、仕切り領域１２，２２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１１，２１となる位置にリンイオンを注入した後、レジストを除去する。なお、分離領域３３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１１，２１および仕切り領域２１，２２を形成する。これ以降、実施の形態５と同様にして、ＭＯＳＦＥＴを作製する。
【００６７】
実施の形態７によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００６８】
（実施の形態８）
図２０は、本発明の実施の形態８にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２１は、図２０の切断線Ａ−Ａにおける縦断面図である。実施の形態８は実施の形態５の変形例であり、実施の形態８が実施の形態５と異なるのは、並列ｐｎ構造が層状のドリフト領域１と層状の仕切り領域２とを交互に積層させた構造となっていることである。その他の構成は実施の形態５と同じである。なお、実施の形態５と同じ構成については同一の符号を付して説明を省略する。また、実施の形態５と同様に、動作についても説明を省略する。
【００６９】
つぎに、図２０および図２１に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ型の高抵抗層上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。
【００７０】
つづいて、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。
【００７１】
ついで、並列ｐｎ構造の両側の高抵抗領域３，１３の表面に、通常の二重拡散ＭＯＳＦＥＴの製造工程にしたがい、ベース領域４，１４、コンタクト領域５，１５およびソース領域６，１６を形成する。つづいて、ゲート酸化膜７，１７および層間絶縁膜４５を形成し、さらにポリシリコン等のゲート電極９，１９を形成する。そして、コンタクトホールを開口し、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００７２】
実施の形態８によれば、実施の形態５と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００７３】
（実施の形態９）
図２２は、本発明の実施の形態９にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２３は、図２２の切断線Ａ−Ａにおける縦断面図である。実施の形態９は実施の形態８の変形例であり、実施の形態９が実施の形態８と異なるのは、ＳＯＩ基板の代わりにｐ- 型の高抵抗の半導体基板５４上にｎ- 型の高抵抗の半導体層５７を積層した半導体基体を用いていることである。その他の構成は実施の形態８と同じである。なお、実施の形態８と同じ構成については同一の符号を付して説明を省略する。また、実施の形態８と同様に、動作についても説明を省略する。
【００７４】
つぎに、図２２および図２３に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ｐ- 型の半導体基板５４上にｎ- 型の高抵抗の半導体層５７をエピタキシャル成長させる。その上にレジストマスクを形成し、高抵抗領域３，１３を形成する。ついで、レジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。
【００７５】
つづいて、ｎ型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。これ以降、実施の形態８と同様にして、ＭＯＳＦＥＴを作製する。
【００７６】
実施の形態９によれば、実施の形態８と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００７７】
（実施の形態１０）
図２４は、本発明の実施の形態１０にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図であり、図２５および図２６は、それぞれ図２４の切断線Ａ−ＡおよびＢ−Ｂにおける縦断面図である。実施の形態１０は実施の形態８の変形例であり、実施の形態１０が実施の形態８と異なるのは、プレーナ型のＭＯＳＦＥＴの代わりにトレンチ型のＭＯＳＦＥＴが形成されていることである。この場合、ゲート絶縁膜７，１７は、高抵抗領域３，１３にそれぞれエッチングにより食刻された溝の一側面に設けられており、それぞれベース領域４，１４に接している。ソース領域６，１６は、それぞれベース領域４，１４の中でゲート絶縁膜７，１７に接するように形成されており、ベース領域４，１４によって高抵抗領域３，１３から分離されている。
【００７８】
ゲート電極９，１９は、それぞれゲート絶縁膜７，１７に接し、かつゲート絶縁膜７，１７を挟んでソース領域６，１６と反対側に配置されている。その他の構成は実施の形態８と同じである。なお、実施の形態８と同じ構成については同一の符号を付して説明を省略する。また、実施の形態８と同様に、動作についても説明を省略する。
【００７９】
つぎに、図２４〜図２６に示す双方向超接合ＭＯＳＦＥＴの製造方法について説明する。まず、ＳＯＩ基板のｎ- 型の高抵抗上にレジストマスクを形成し、仕切り領域２となる位置にボロンイオンを注入し、レジストを除去する。つづいて、レジストマスクを形成し、ドリフト領域１となる位置にリンイオンを注入した後、レジストを除去する。なお、高抵抗領域３，１３に相当する部分にはマスクによりボロンイオンおよびリンイオンが注入されないようにする。
【００８０】
つづいて、ｎ- 型の高抵抗層のエピタキシャル成長、およびボロンイオンもしくはリンイオンの注入を繰り返しおこなって所定の厚さとする。その後、熱処理により不純物の拡散および活性化をおこない、ドリフト領域１および仕切り領域２を形成する。なお、並列ｐｎ構造の最表面のエピタキシャル成長層はｐ型の領域とするのが望ましい。
【００８１】
ついで、ベース領域４，１４および 高抵抗領域３，１３が形成されている領域にそれぞれエッチングによりトレンチ溝を掘る。そして、それぞれの溝の内部にゲート絶縁膜７，１７を形成した後、ポリシリコンで溝を埋め、それぞれのゲート電極９，１９を形成する。つづいて、ベース領域４，１４内の各溝側面に接するようにソース領域６，１６を形成し、その表面に層間絶縁膜４５を堆積させる。そして、コンタクトホールを開口した後、Ａｌ−Ｓｉ等のメタルをスパッタリングし、ソース電極（図示せず）を形成する。
【００８２】
実施の形態１０によれば、実施の形態８と同様に、双方向に電流が流せる、双方向とも低オン抵抗化を図ることができる、双方向に耐圧を確保することができる、ＭＩＳ型半導体素子の形成によりドライブ回路の低電力化と簡素化を図ることができる、という効果が得られる。
【００８３】
以上において本発明は、素子領域に作製する素子はＭＯＳＦＥＴに限らず、その他の構成のＭＩＳ型半導体素子でもよいし、バイポーラトランジスタ等でもよい。なお、上述した説明において、実際にはソース電極の上に層間絶縁膜を介してメタル配線があり、さらにその上にパッシベーション膜などが堆積されるが、便宜上、以上の説明および添付した図面においてはそれらを省略した。
【００８４】
【発明の効果】
本発明によれば、第１の素子領域と第２の素子領域との間で双方向に電流が流せるとともに、いずれの向きのオン抵抗も低くすることができる。また、双方向に耐圧を確保することができる。また、並列ｐｎ構造を容易に作製することができるため、製造工程が簡略化されるとともに製造コストを低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図２】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図３】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図４】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図５】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図６】図１に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図７】本発明の実施の形態２にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図８】本発明の実施の形態３にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面斜視図である。
【図９】図８に示す双方向超接合ＭＯＳＦＥＴの製造段階における要部を示す縦断面斜視図である。
【図１０】本発明の実施の形態４にかかる縦型の双方向超接合ＭＯＳＦＥＴの要部を示す縦断面図である。
【図１１】本発明の実施の形態５にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１２】図１１の切断線Ａ−Ａにおける縦断面図である。
【図１３】図１１の切断線Ｂ−Ｂにおける縦断面図である。
【図１４】本発明の実施の形態６にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１５】図１４の切断線Ａ−Ａにおける縦断面図である。
【図１６】図１４の切断線Ｂ−Ｂにおける縦断面図である。
【図１７】本発明の実施の形態７にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図１８】図１７の切断線Ａ−Ａにおける縦断面図である。
【図１９】図１７の切断線Ｂ−Ｂにおける縦断面図である。
【図２０】本発明の実施の形態８にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２１】図２０の切断線Ａ−Ａにおける縦断面図である。
【図２２】本発明の実施の形態９にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２３】図２２の切断線Ａ−Ａにおける縦断面図である。
【図２４】本発明の実施の形態１０にかかる横型の双方向超接合ＭＯＳＦＥＴの要部を示す平面図である。
【図２５】図２４の切断線Ａ−Ａにおける縦断面図である。
【図２６】図２４の切断線Ｂ−Ｂにおける縦断面図である。
【図２７】従来の縦型の双方向ＭＯＳＦＥＴの構成を示す要部断面図である。
【符号の説明】
１，１１，２１ （第１導電型）ドリフト領域
２，１２，２２ （第２導電型）仕切り領域
３ 第３の領域（高抵抗領域）
３〜６ 第１の素子領域（第１のｎチャネルＭＯＳＦＥＴ）
３，１３ 第１導電型の領域
４ 第１の領域（ベース領域）
６ 第１のソース領域
７ 第１の絶縁膜（ゲート絶縁膜（ゲート酸化膜））
９ 第１のゲート電極
１３ 第４の領域（高抵抗領域）
１３〜１６ 第２の素子領域（第２のｎチャネルＭＯＳＦＥＴ）
１４ 第２の領域（ベース領域）
１６ 第２のソース領域
１７ 第２の絶縁膜（ゲート絶縁膜）
１９ 第２のゲート電極
３３ 第１導電型の領域（分離領域）
４６ 絶縁体（絶縁膜）
Claims (22)
- オン状態では電流を流すとともにオフ状態では空乏化する第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域と、
前記第１導電型ドリフト領域の一方端に設けられた第１の素子領域と、
前記第１導電型ドリフト領域の他方端に設けられた第２の素子領域と、
前記第１の素子領域に設けられた第２導電型の第１の領域と、前記第２の素子領域に設けられた第２導電型の第２の領域とを互いに分離するとともに、前記第２導電型仕切り領域を前記第１の領域および前記第２の領域の両方から分離する、少なくとも前記第１導電型ドリフト領域を含む第１導電型の半導体と、
を具備し、
前記第１の素子領域に設けられた第１導電型の第３の領域と、前記第２の素子領域に設けられた第１導電型の第４の領域とは、少なくとも前記第１導電型ドリフト領域を含む第１導電型の半導体により接続されていることを特徴とする双方向超接合半導体素子。 - 前記第１の素子領域と前記第２の素子領域は同一の主面に形成されていることを特徴とする請求項１に記載の双方向超接合半導体素子。
- 前記第１の素子領域は第１の主面に形成されており、かつ前記第２の素子領域は第２の主面に形成されていることを特徴とする請求項１に記載の双方向超接合半導体素子。
- 第１の主面と第２の主面との間に形成され、かつ第１の主面と第２の主面との間にオン状態で電流を流すとともにオフ状態では空乏化する第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域と、
第１の主面側に形成された第１の素子領域と、
第２の主面側に形成された第２の素子領域と、
を具備し、
前記並列ｐｎ構造をなす半導体領域は、前記第１の素子領域に設けられた第１導電型の第３の領域と、前記第２の素子領域に設けられた第１導電型の第４の領域との間に設けられているとともに、
前記第３の領域および前記第４の領域により、前記第１の素子領域に設けられた第２導電型の第１の領域と、前記第２の素子領域に設けられた第２導電型の第２の領域と、前記第２導電型仕切り領域とが、互いに分離されていることを特徴とする双方向超接合半導体素子。 - 前記第１導電型ドリフト領域のネットの不純物量と前記第２導電型仕切り領域のネットの不純物量はほぼ同じであることを特徴とする請求項４に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域と前記第２導電型仕切り領域との境界面は前記第１の主面または前記第２の主面に対して概ね垂直であることを特徴とする請求項４または５に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域および前記第２導電型仕切り領域はそれぞれストライプ状をなしていることを特徴とする請求項４〜６のいずれか一つに記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域の幅および前記第２導電型仕切り領域の幅はほぼ同じであることを特徴とする請求項７に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域および前記第２導電型仕切り領域の一方または両方が平面的に、三方格子、正方格子または六方格子の格子点上に配置されていることを特徴とする請求項４〜６のいずれか一つに記載の双方向超接合半導体素子。
- 前記並列ｐｎ構造は、前記第１の主面寄りに形成された第１の並列ｐｎ構造半部と、前記第２の主面寄りに形成された第２の並列ｐｎ構造半部とからなり、それら２つの並列ｐｎ構造半部のストライプ方向は互いに他方に対して概ね垂交していることを特徴とする請求項７または８に記載の双方向超接合半導体素子。
- 前記第３の領域および前記第４の領域のネットの不純物濃度はいずれも前記第１導電型ドリフト領域のネットの不純物濃度よりも低いことを特徴とする請求項４〜１０のいずれか一つに記載の双方向超接合半導体素子。
- 前記第３の領域および前記第４の領域は、それぞれ、対応する主面により近い側に前記第１導電型ドリフト領域のネットの不純物濃度以上の不純物濃度の領域を有することを特徴とする請求項１１に記載の双方向超接合半導体素子。
- 前記第１の領域、前記第１の領域によって前記第３の領域から分離された第１導電型の第１のソース領域、前記第１のソース領域と前記第３の領域との間の前記第１の領域の表面にゲート絶縁膜を介して設けられた第１のゲート電極、前記第２の領域、前記第２の領域によって前記第４の領域から分離された第１導電型の第２のソース領域、および前記第２のソース領域と前記第４の領域との間の前記第２の領域の表面にゲート絶縁膜を介して設けられた第２のゲート電極を有するＭＩＳ型半導体素子であることを特徴とする請求項４〜１２のいずれか一つに記載の双方向超接合半導体素子。
- 半導体基体または絶縁体の上に積層された半導体層に形成され、かつオン状態で電流を流すとともにオフ状態では空乏化する第１導電型ドリフト領域と第２導電型仕切り領域とを交互に配置した並列ｐｎ構造をなす半導体領域と、
前記半導体層の表面に形成された第１および第２の素子領域と、
を具備し、
前記並列ｐｎ構造をなす半導体領域は、前記第１の素子領域に設けられた第１導電型の第３の領域と、前記第２の素子領域に設けられた第１導電型の第４の領域との間に設けられているとともに、
前記第３の領域および前記第４の領域により、前記第１の素子領域に設けられた第２導電型の第１の領域と、前記第２の素子領域に設けられた第２導電型の第２の領域と、前記第２導電型仕切り領域とが、互いに分離されていることを特徴とする双方向超接合半導体素子。 - 前記第１導電型ドリフト領域のネットの不純物量と前記第２導電型仕切り領域のネットの不純物量はほぼ同じであることを特徴とする請求項１４に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域および前記第２導電型仕切り領域はそれぞれ短柵状をなしていることを特徴とする請求項１４または１５に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域および前記第２導電型仕切り領域は交互に積層されていることを特徴とする請求項１４または１５に記載の双方向超接合半導体素子。
- 前記第１導電型ドリフト領域および前記第２導電型仕切り領域はそれぞれストライプ状をなしており、前記第１導電型ドリフト領域の幅と前記第２導電型仕切り領域の幅はほぼ同じであることを特徴とする請求項１４または１５に記載の双方向超接合半導体素子。
- 前記第３の領域および前記第４の領域のネットの不純物濃度はいずれも前記第１導電型ドリフト領域のネットの不純物濃度よりも低いことを特徴とする請求項１４〜１８のいずれか一つに記載の双方向超接合半導体素子。
- 前記第１の領域、前記第１の領域によって前記第３の領域から分離された第１導電型の第１のソース領域、前記第１のソース領域と前記第３の領域との間の前記第１の領域の表面にゲート絶縁膜を介して設けられた第１のゲート電極、前記第２の領域、前記第２の領域によって前記第４の領域から分離された第１導電型の第２のソース領域、および前記第２のソース領域と前記第４の領域との間の前記第２の領域の表面にゲート絶縁膜を介して設けられた第２のゲート電極を有するＭＩＳ型半導体素子であることを特徴とする請求項１４〜１９のいずれか一つに記載の双方向超接合半導体素子。
- 前記第１の領域および第２の領域はそれぞれストライプ状をなしていることを特徴とする請求項２０に記載の双方向超接合半導体素子。
- 前記第３の領域の一部に設けられた第１の溝の内面に設けられ、かつ前記第１の領域に接する第１の絶縁膜、前記第１の領域によって前記第３の領域から分離され、かつ前記第１の絶縁膜に接する第１導電型の第１のソース領域、前記第４の領域の一部に設けられた第２の溝の内面に設けられ、かつ前記第２の領域に接する第２の絶縁膜、および前記第２の領域によって前記第４の領域から分離され、かつ前記第２の絶縁膜に接する第１導電型の第２のソース領域を有するＭＩＳ型半導体素子であることを特徴とする請求項１４〜１９のいずれか一つに記載の双方向超接合半導体素子。
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