JP2006156989A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1導電型半導体基板1と、第1導電型半導体基板上で、第1導電型半導体基板の主面に平行な一方向に配列した5つの半導体ピラー層で形成されたピラー構造部と、第1導電型半導体基板上に形成され、ピラー構造部を挟む分離絶縁部12と、を備え、ピラー構造部は、第1の第1導電型ピラー層2と、第1の第1導電型ピラー層を挟む第2の第1導電型ピラー層5及び第3の第1導電型ピラー層6と、第1の第1導電型ピラー層と第2の第1導電型ピラー層との間に設けられた第1の第2導電型ピラー層3と、第1の第1導電型ピラー層と第3の第1導電型ピラー層との間に設けられた第2の第2導電型ピラー層4とで形成されている。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係るスーパージャンクションMOSFET(SJ−MOSFET)の構成を模式的に示した断面図である。
−15≦100(M2−M1)/M1≦15
を満たせばよいことが明らかになった。
図8は、本発明の第2の実施形態に係るSJ−MOSFETの構成を模式的に示した断面図である。なお、基本的な構成及び製造方法は第1の実施形態と同様であり、第1の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
図9は、本発明の第3の実施形態に係るSJ−MOSFETの構成を模式的に示した平面図である。図10は、図9のB−B’線に沿った断面図である。
次に、本発明の第4の実施形態について説明する。なお、基本的な事項については第1の実施形態と同様であるため、第1の実施形態で説明した事項については詳細な説明は省略する。
図22は、本発明の第5の実施形態に係る半導体装置の構成を模式的に示した断面図である。なお、基本的な製造方法は第4の実施形態と同様であるため、第4の実施形態で説明した事項については詳細な説明は省略する。なお、本実施形態では、n型半導体部102a、106aにかえて、n型不純物がドープされていないエピタキシャル層を用いることも可能である。
上述した第4及び第5の実施形態では、トレンチ103の幅とn型半導体部102aの幅は互いに略等しい、すなわち、n型半導体部102aの幅とn型半導体部106aの幅は互いに略等しかった。本実施形態では、トレンチ103の幅とn型半導体部102aの幅とを互いに異ならせて、n型半導体部102aの幅とn型半導体部106aの幅とを互いに異ならせている。なお、基本的な事項については、第4及び第5の実施形態と同様であるため、詳細な説明は省略する。
101…n型ドレイン層(第1導電型半導体基板)、102…n型エピタキシャル層、102a…n型半導体部(第1導電型半導体部)、103…トレンチ、104…マスク膜、105a…不純物層(第1の不純物層)、105b…不純物層(第2の不純物層)、106…n型エピタキシャル層、106a…n型半導体部(第1及び第2の追加の第1導電型半導体部)、111、121…n型ピラー層(第1の第1導電型ピラー層)、112、122…n型ピラー層(第2の第1導電型ピラー層)、113、123…n型ピラー層(第3の第1の第1導電型ピラー層)、114、124…p型ピラー層(第1の第2導電型ピラー層)、115、125…p型ピラー層(第2の第2導電型ピラー層)、132、133…n型ピラー層、151、161…n型ピラー層(第1の第1導電型ピラー層)、152、162…n型ピラー層(第2の第1導電型ピラー層)、153、163…p型ピラー層(第2導電型ピラー層)、171、172…n型ピラー層。
Claims (5)
- 第1導電型半導体基板と、
前記第1導電型半導体基板上で、前記第1導電型半導体基板の主面に平行な一方向に配列した5つの半導体ピラー層で形成されたピラー構造部と、
前記第1導電型半導体基板上に形成され、前記ピラー構造部を挟む分離絶縁部と、
を備え、
前記ピラー構造部は、第1の第1導電型ピラー層と、前記第1の第1導電型ピラー層を挟む第2の第1導電型ピラー層及び第3の第1導電型ピラー層と、前記第1の第1導電型ピラー層と前記第2の第1導電型ピラー層との間に設けられた第1の第2導電型ピラー層と、前記第1の第1導電型ピラー層と前記第3の第1導電型ピラー層との間に設けられた第2の第2導電型ピラー層とで形成されている
ことを特徴とする半導体装置。 - 第1導電型半導体基板と、
前記第1導電型半導体基板上に形成され、前記第1導電型半導体基板の主面に平行な一方向に配列した第1の第1導電型ピラー層と、前記第1の第1導電型ピラー層を挟む第2の第1導電型ピラー層及び第3の第1導電型ピラー層と、前記第1の第1導電型ピラー層と前記第2の第1導電型ピラー層との間に設けられた第1の第2導電型ピラー層と、前記第1の第1導電型ピラー層と前記第3の第1導電型ピラー層との間に設けられた第2の第2導電型ピラー層とを有するピラー構造部と、
を備え、
前記第2の第1導電型ピラー層の第1導電型不純物濃度は、前記第1の第1導電型ピラー層及び前記第1の第2導電型ピラー層の第1導電型不純物濃度よりも高く、前記第3の第1導電型ピラー層の第1導電型不純物濃度は、前記第1の第1導電型ピラー層及び前記第2の第2導電型ピラー層の第1導電型不純物濃度よりも高く、
前記第2の第1導電型ピラー層の第2導電型不純物濃度は、前記第1の第1導電型ピラー層及び前記第1の第2導電型ピラー層の第2導電型不純物濃度よりも高く、前記第3の第1導電型ピラー層の第2導電型不純物濃度は、前記第1の第1導電型ピラー層及び前記第2の第2導電型ピラー層の第2導電型不純物濃度よりも高く、
前記第1の第2導電型ピラー層及び前記第2の第2導電型ピラー層の第2導電型不純物濃度は、前記第1の第1導電型ピラー層の第2導電型不純物濃度よりも高い
ことを特徴とする半導体装置。 - 複数の前記ピラー構造部が、隣接するものどうしで前記第2の第1導電型ピラー層及び前記第3の第1導電型ピラー層のいずれか一方を共有しながら、前記一方向に繰り返し配列されている
ことを特徴とする請求項2に記載の半導体装置。 - 第1導電型半導体基板上に、第1導電型不純物を含むとともに、第1及び第2のトレンチに挟まれ、第1及び第2のトレンチそれぞれの第1の側面によって規定された第1導電型半導体部を形成する工程と、
前記第1及び第2のトレンチの第1の側面にそれぞれ、所定の第1導電型不純物及び前記所定の第1導電型不純物よりも拡散係数が大きい所定の第2導電型不純物を供給して第1の不純物層を形成する工程と、
前記第1の不純物層に供給された前記所定の第1及び第2導電型不純物を前記第1導電型半導体部内に拡散させて、前記第1導電型半導体部に含まれた前記第1導電型不純物に基づいた第1導電型を有する第1の第1導電型ピラー層と、前記第1の第1導電型ピラー層を挟み、前記第1の不純物層に供給された前記所定の第1導電型不純物に基づいた第1導電型を有する第2の第1導電型ピラー層及び第3の第1導電型ピラー層と、前記第1の第1導電型ピラー層と前記第2の第1導電型ピラー層との間及び前記第1の第1導電型ピラー層と前記第3の第1導電型ピラー層との間にそれぞれ介在し、前記第1の不純物層に供給された前記所定の第2導電型不純物に基づいた第2導電型を有する第1の第2導電型ピラー層及び第2の第2導電型ピラー層とで形成されたピラー構造部を得る工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 第1導電型半導体基板上に、第1及び第2のトレンチに挟まれ、第1及び第2のトレンチそれぞれの第1の側面によって規定された半導体部を形成する工程と、
前記第1及び第2のトレンチの第1の側面にそれぞれ、所定の第1導電型不純物及び前記所定の第1導電型不純物よりも拡散係数が大きい所定の第2導電型不純物を供給して第1の不純物層を形成する工程と、
前記第1及び第2のトレンチ内にそれぞれ第1及び第2の追加の半導体部を形成する工程と、
前記第1の不純物層に供給された前記所定の第1及び第2導電型不純物を前記半導体部並びに前記第1及び第2の追加の半導体部内に拡散させて、少なくとも、前記第1の不純物層に供給された前記所定の第1導電型不純物に基づいた第1導電型を有する2つの第1導電型ピラー層と、これら2つの第1導電型ピラー層間に設けられ、前記第1の不純物層に供給された前記所定の第2導電型不純物に基づいた第2導電型を有する第2導電型ピラー層とで形成されたピラー構造部を得る工程と、
を備えたことを特徴とする半導体装置の製造方法。
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