JP4678547B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、同一の半導体基板に複数の両面電極素子が構成された半導体装置及びその製造方法に関するものである。

従来、対をなす電極が半導体基板の表面と該表面の裏面に分けて配置され、電極間に電流が流れる両面電極素子（例えば縦型ＭＯＳトランジスタ素子）を備える半導体装置において、両面電極素子の高耐圧化と低オン抵抗化を実現する構造として、ｎ型半導体領域とｐ型半導体領域とが隣接して交互に並設されたｐｎコラム領域をドリフト領域とする構造（ＳＪ構造）が知られている。

そして、特許文献１には、ｐｎコラム領域を有する半導体基板に、複数の両面電極素子が構成された半導体装置が示されている。この半導体装置では、ｎ型半導体領域をドリフト領域とするｎチャネル型ＭＯＳトランジスタ素子と、ｐ型半導体領域をドリフト領域とするｐチャネル型ＭＯＳトランジスタ素子が、同一の半導体基板に構成されている。
特開２００７−１３００３号公報

ところで、特許文献１に示される半導体装置では、ｐｎ接合分離によって、隣り合う素子を絶縁分離するようにしている（例えば特許文献１の図２，図１４参照）。しかしながら、ｐｎ接合分離では、両面電極素子の高耐圧化に際して、素子分離領域の面積を小さく（幅を狭く）することが困難である。すなわち、半導体装置の体格の小型化や製造コストの低減が困難である。

また、ｐｎコラム領域の一部をｐｎ接合分離による素子分離領域とするので、サージなどの過渡的な信号（ノイズ）が注入された場合には、ｐｎコラム領域でのチャージバランスが崩れ（換言すればｐｎｐｎ構造においてラッチアップを生じ）、この寄生効果によってソース電極の近傍などで短絡が生じる恐れがある。

本発明は上記問題点に鑑み、ｐｎコラム領域を用いて複数の両面電極素子が構成されたものであって、装置を小型化しつつ過渡的信号による短絡の発生を抑制することができる半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、半導体基板と、半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置であって、素子として、対をなす第１電極及び第２電極が前記半導体基板の表面と該表面の裏面に分けて配置され、第１電極と第２電極との間に電流が流れる両面電極素子を少なくとも有し、半導体基板は、両面電極素子の形成領域として、ｐ導電型半導体領域とｎ導電型半導体領域とが、半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有し、ｐｎコラム領域には、ｐ導電型半導体領域及びｎ導電型半導体領域を含む素子形成領域が複数形成され、ｐ導電型半導体領域又はｎ導電型半導体領域をドリフト領域とする両面電極素子が複数構成され、絶縁分離トレンチとして、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチを含み、導電体は、第２電極と電気的に接続されるとともに半導体基板の表面上に形成された配線と電気的に接続され、配線及び導電体を介して、第２電極の電位をモニタできるようになっていることを特徴とする。

このように本発明によれば、両面電極素子の形成領域として、半導体基板にｐｎコラム領域が形成され、ｐｎコラム領域をドリフト領域として複数の両面電極素子が構成されている。したがって、同一の半導体基板に構成された複数の両面電極素子について、高耐圧化と低オン抵抗化を図ることができる。

また、ｐｎコラム領域に構成された複数の両面電極素子は、それぞれを取り囲むように設けられた絶縁分離トレンチによって、互いに絶縁分離されている。したがって、同じ耐圧であれば、ｐｎ接合分離よりも素子分離領域の幅を狭く（面積を小さく）し、ひいては、半導体装置の体格を小型化（同一の大きさであれば高集積化）することができる。また、製造コストを低減することができる。なお、素子分離領域の幅（面積）が同じであれば、ｐｎ接合分離よりも高耐圧とすることができる。

また、素子分離領域として絶縁分離トレンチを採用しているので、サージ（例えばｄｖ／ｄｔサージなどＡＣ信号のうちの不要部分）などの過渡的な信号が注入されたとしても、寄生効果による短絡の発生を、ｐｎ接合分離に比べて効果的に抑制（低減）することができる。

以上から、本発明によれば、ｐｎコラム領域を用いて複数の両面電極素子が構成された半導体装置において、装置の体格を小型化しつつ過渡的信号による短絡の発生を抑制することができる。

また、絶縁分離トレンチが導電体を備えることで、隣り合う素子間に、絶縁膜を誘電体とする寄生キャパシタが複数（２つ）直列に構成されるため、寄生キャパシタの容量（総量）が１つの場合に比べて小さくなり、同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、抵抗成分などによってエネルギーが消費される。したがって、サージなどの過渡的信号の伝搬を効果的に抑制（低減）することができる。また、寄生キャパシタに蓄積された電荷を、導電体と同電位である第２電極に逃がすことができるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。また、導電体が第２電極と同電位とされるので、例えば導電体が第１電極と同電位とされる構成に比べて、両面電極素子をより高耐圧化することができる。この点は、本発明者によって確認されている。また、半導体基板の表面側は、素子の電極や配線が集中しているため、半導体基板の裏面側のほうが、表面側に比べて導電体を所定電位とする構造を簡素化することができる。さらには、配線及び導電体を介して、第２電極の電位を、半導体基板の表面側で測定することができる。

また、請求項２に記載のように、隣り合う素子形成領域の間に、複数の絶縁分離トレンチが形成され、半導体基板における絶縁分離トレンチ間の領域が、素子形成領域の間の素子間領域とされた構成としても良い。これによっても、隣り合う素子間に寄生キャパシタが複数（少なくとも２つ）直列に構成されるため、寄生キャパシタの容量（総量）が１つの場合に比べて小さくなり、同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、抵抗成分などによってエネルギーが消費される。したがって、サージなどの過渡的信号の伝搬を効果的に抑制することができる。

なお、請求項３に記載のように、素子間領域がｐ導電型半導体領域とｎ導電型半導体領域を含む構成とすると、寄生キャパシタとして、空乏層を誘電体とする寄生キャパシタも素子間に構成されるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。

次に請求項４に記載の発明は、半導体基板と、半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置であって、素子として、対をなす第１電極及び第２電極が前記半導体基板の表面と該表面の裏面に分けて配置され、第１電極と第２電極との間に電流が流れる両面電極素子を少なくとも有し、半導体基板は、両面電極素子の形成領域として、ｐ導電型半導体領域とｎ導電型半導体領域とが、半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有し、ｐｎコラム領域には、ｐ導電型半導体領域及びｎ導電型半導体領域を含む素子形成領域が複数形成され、ｐ導電型半導体領域又はｎ導電型半導体領域をドリフト領域とする両面電極素子が複数構成され、隣り合う素子形成領域の間に、複数の絶縁分離トレンチが形成され、半導体基板における絶縁分離トレンチ間の領域が、素子形成領域の間の素子間領域とされ、素子間領域は、ｐ導電型半導体領域と記ｎ導電型半導体領域を含んでいることを特徴とする。

以上から、本発明によれば、ｐｎコラム領域を用いて複数の両面電極素子が構成された半導体装置において、請求項１に記載の発明同様、装置の体格を小型化しつつ過渡的信号による短絡の発生を抑制することができる。また、素子間領域を備えることで、隣り合う素子間に寄生キャパシタが複数（少なくとも２つ）直列に構成されるため、寄生キャパシタの容量（総量）が１つの場合に比べて小さくなり、同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、抵抗成分などによってエネルギーが消費される。したがって、サージなどの過渡的信号の伝搬を効果的に抑制することができる。さらには、素子間領域がｐ導電型半導体領域とｎ導電型半導体領域を含み、寄生キャパシタとして、空乏層を誘電体とする寄生キャパシタも素子間に構成されるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。

請求項５に記載のように、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチを含む構成としても良い。この場合、隣り合う素子間に、絶縁膜を誘電体とする寄生キャパシタが複数（２つ）直列に構成されるため、寄生キャパシタの容量（総量）が１つの場合に比べて小さくなり、同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、抵抗成分などによってエネルギーが消費される。したがって、サージなどの過渡的信号の伝搬を効果的に抑制（低減）することができる。

また、請求項６に記載のように、導電体が所定電位に固定された構成とする良い。この場合、寄生キャパシタに蓄積された電荷を、導電体と同電位の部位に逃がすことができるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。

特に請求項７に記載のように、導電体が第２電極と電気的に接続された構成、すなわち導電体が第２電極と同電位とされた構成とすることが好ましい。この場合、例えば導電体が第１電極と同電位とされた構成に比べて、両面電極素子をより高耐圧化することができる。この点は、本発明者によって確認されている。また、半導体基板の表面側は、素子の電極や配線が集中しているため、半導体基板の裏面側のほうが、表面側に比べて導電体を所定電位とする構造を簡素化することができる。

請求項８に記載のように、導電体が半導体基板の表面上に形成された配線と電気的に接続され、配線及び導電体を介して、第２電極の電位をモニタできる構成としても良い。この場合、半導体基板の表面側で、第２電極の電位を測定することができる。

また、請求項９に記載のように、導電体が、半導体基板に構成され、該導電体が電気的に接続された第２電極を有する両面電極素子とは別の素子と、半導体基板の表面上に形成された配線を介して電気的に接続された構成としても良い。このように、導電体が電気的に接続された第２電極を有する両面電極素子とは別の素子が、配線及び導電体を介して第２電極と電気的に接続された構成とすると、第２電極の電位に基づくフィードバック制御など、同一の半導体基板に構成された複数の素子からなる回路の機能を向上することもできる。

請求項１０に記載のように、素子間領域が所定電位に固定された構成とすると、寄生キャパシタに蓄積された電荷を、導電体と同電位の部位に逃がすことができるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。

請求項１１に記載のように、素子間領域が第２電極と電気的に接続された構成、すなわち素子間領域体が第２電極と同電位とされた構成とすると良い。半導体基板の表面側は、素子の電極や配線が集中しているため、半導体基板の裏面側のほうが、表面側に比べて素子間領域を所定電位とする構造を簡素化することができる。

両面電極素子としては、対をなす第１電極及び第２電極が半導体基板の表面と該表面の裏面に分けて配置され、ｐｎコラム領域をドリフト領域として第１電極と第２電極との間に電流が流れる能動素子（換言すれば、縦型トランジスタ素子）であれば採用することができる。具体的には、請求項１２に記載のように、縦型ＭＯＳトランジスタ素子を採用することができる。なお、対をなす第１電極及び第２電極が半導体基板の表面と該表面の裏面に分けて配置される構成の素子としては、縦型トランジスタ素子以外にも、ダイオードや抵抗などがある。これらについても、ｐｎコラム領域をドリフト領域とする両面電極素子とともに、ｐｎコラム領域を用いて構成することができる。

請求項１３に記載のように、複数の両面電極素子として、ｎ導電型半導体領域をドリフト領域とするｎチャネル型両面電極素子、及び、ｐ導電型半導体領域をドリフト領域とするｐチャネル型両面電極素子の少なくとも一方を、複数有する構成としても良い。これによれば、同一の半導体基板に、同一導電型のチャネルを形成する両面電極素子が集積された構成とすることができる。なお、このような構成としては、複数のｎチャネル型両面電極素子のみが集積された構成としても良いし、複数のｐチャネル型両面電極素子のみが集積された構成としても良い。さらには、複数のｎチャネル型両面電極素子と複数のｐチャネル型両面電極素子が集積された構成としても良い。

また、請求項１４に記載のように、複数の両面電極素子として、ｎ導電型半導体領域をドリフト領域とするｎチャネル型両面電極素子と、ｐ導電型半導体領域をドリフト領域とするｐチャネル型両面電極素子と、を有する構成としても良い。上記したように、ｐｎコラム領域に形成された複数の素子形成領域（両面電極素子の素子形成領域）は、ｐ導電型半導体領域とｎ導電型半導体領域をそれぞれ有している。したがって、同一の半導体基板に、ｎチャネル型両面電極素子とｐチャネル型両面電極素子が集積された構成とすることができる。

請求項１５に記載のように、半導体基板は、表面側におけるｐｎコラム領域上に形成され、ドリフト領域とは逆の導電型のチャネル領域を有し、複数の両面電極素子における第１電極が半導体基板の表面側にすべて配置され、第２電極が半導体基板の裏面側にすべて配置された構成とすることが好ましい。これによれば、半導体装置の構成を簡素化（製造工程を簡素化）することができる。

第２電極が同電位の場合には、請求項１６に記載のように、複数の両面電極素子における第２電極が一体化されて共通電極とされた構成とすることができる。

これに対し、請求項１７に記載のように、複数の両面電極素子のうち、少なくとも１つの両面電極素子における電極（第１電極及び第２電極）が、他の両面電極素子における電極（第１電極及び第２電極）と電気的に分離された構成とすることもできる。これによれば、少なくとも１つの両面電極素子が他の両面電極素子とは独立して駆動可能なマルチチャネル化（多チャネル化）された構成となるので、より広範な回路を実現することができる。

請求項１８に記載のように、絶縁分離トレンチが、半導体基板を表面から裏面まで貫通する構成とすることが好ましい。これによれば、電極の共通化に関係なく、両面電極素子を互いに絶縁分離することができる。

なお、複数の第２電極が共通電極とされる構成においては、請求項１９に記載のように、複数の両面電極素子を互いに絶縁分離する絶縁分離トレンチが、半導体基板の表面からｐｎコラム領域の裏面側の端部まで延設された構成としても良い。この場合、絶縁分離トレンチの深さを浅くすることができるので、製造が容易となる。

請求項２０に記載のように、素子として、対をなす電極が半導体基板の表面及び裏面のいずれかにまとめて配置され、半導体基板における両面電極素子の形成領域とは異なる領域に形成された片面電極素子を含む構成としても良い。これによれば、１つの半導体基板に、両面電極素子と片面電極素子が集積化されるので、制御回路や保護回路なども複合させた半導体装置（複合ＩＣ）とすることができる。なお、片面電極素子としては、バイポーラトランジスタ素子、横型ＭＯＳトランジスタ素子、相補型ＭＯＳトランジスタ素子、ダイオード、キャパシタ、抵抗などを採用することができる。

請求項２１に記載のように、絶縁分離トレンチとして、トレンチ内に絶縁体が埋め込まれた絶縁分離トレンチ、及び、トレンチ内に空洞が形成されてなる絶縁分離トレンチの少なくとも一方を含む構成としても良い。

また、請求項２２に記載の発明は、半導体基板に形成する絶縁分離トレンチにより複数の素子形成領域を互いに絶縁分離し、対をなす第１電極及び第２電極が半導体基板の表面と該表面の裏面に分けて配置され、第１電極と第２電極との間に電流が流れる両面電極素子を含む素子を、各素子形成領域に形成してなる半導体装置の製造方法であって、半導体基板として、ｐ導電型半導体領域とｎ導電型半導体領域とが、半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有する基板を準備する基板準備工程と、ｐ導電型半導体領域及びｎ導電型半導体領域を含む複数の素子形成領域に、第１電極を含む両面電極素子における半導体基板の表面側の部分を形成するとともに、半導体基板の表面に表面側絶縁膜を形成する表面側形成工程と、表面側形成工程後、複数の素子形成領域をそれぞれ取り囲むように、半導体基板の裏面側から、表面側絶縁膜に達する絶縁分離トレンチを形成する絶縁分離トレンチ形成工程と、表面側形成工程後、半導体基板において、第２電極を含む両面電極素子における半導体基板の裏面側の部分を形成する裏面側形成工程と、を備えることを特徴とする。

このように、半導体基板の表面側の素子の部位を形成するととともに表面上に表面側絶縁膜を形成し、表面側絶縁膜をストッパとして、半導体基板の裏面側から絶縁分離トレンチを形成する方法を用いても、上記した半導体装置を形成することができる。その作用効果は、上記した半導体装置の作用効果と同様であるので、その記載を省略する。

なお、この方法を用いると、各素子形成領域をそれぞれ取り囲むように、半導体基板を貫通するトレンチを形成しても、複数の素子形成領域を含む半導体基板の各領域は、半導体基板の表面に形成された表面側絶縁膜を介して互いに連結された状態を維持する。したがって、素子形成領域の抜け落ちを防止することができる。

請求項２３に記載のように、表面側形成工程後であって絶縁分離トレンチ形成工程及び裏面側形成工程の前に、半導体基板の裏面側から半導体基板の厚みを薄くする薄肉化工程を備えると良い。

これによれば、絶縁分離トレンチの形成、詳しくはトレンチの形成や、トレンチ内への絶縁膜や導電体の形成を容易に行うことが可能となる。また、トレンチ内に絶縁膜などが配置された絶縁分離トレンチを採用する場合でも、半導体基板とトレンチ内の絶縁膜などとが混在した面に対して薄膜化のための加工を施す必要がない。したがって、ＣＭＰ研磨により薄肉化する場合においては、研磨による応力が半導体基板とトレンチ内の絶縁膜の界面に集中し、これにより例えば半導体基板にクラックが生じるのを防止することができる。また、エッチングにより薄肉化する場合においては、半導体基板とトレンチ内の絶縁膜などとのエッチングレート差による段差の発生を防止することができる。すなわち、半導体基板の裏面を均等に薄肉化することができる。

請求項２４に記載のように、半導体基板の裏面側から、表面側絶縁膜に達するトレンチを形成し、空洞が残るようにトレンチ内の壁面上に絶縁膜を形成した後、空洞内及び半導体基板の裏面上に導電材料を堆積させることで、トレンチ内に絶縁膜を介して導電材料からなる導電体が埋め込まれた絶縁分離トレンチを形成するとともに、導電材料からなり、導電体と電気的に接続された第２電極を形成しても良い。これによれば、絶縁分離トレンチのトレンチ内に配置された導電体が第２電極と同電位とされた半導体装置を形成することができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。図１においては、便宜上、半導体基板及び半導体基板上に構成される素子の各要素、層間絶縁膜、保護膜などを省略して図示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図２においては、便宜上、層間絶縁膜や保護膜などを省略して図示している。

図１及び図２に示すように、半導体基板１０には絶縁分離トレンチ３０が形成され、この絶縁分離トレンチ３０によって区画された素子形成領域１１，１２に、素子として両面電極素子５０がそれぞれ構成されている。なお、ここで言う両面電極素子５０とは、対をなす電極が半導体基板１０の表面１０ａと裏面１０ｂに分けて配置され、電極間に電流が流れるように構成された広義の両面電極素子のうち、後述するｐｎコラム領域１３をドリフト領域とする能動素子（換言すれば縦型トランジスタ素子）を示している。本実施形態においては、このような両面電極素子５０として、縦型ＭＯＳトランジスタ素子を採用している。

半導体基板１０は、両面電極素子５０が形成される領域として、図２に示すように、ｐｎコラム領域１３を有している。このｐｎコラム領域１３は、ｐ導電型半導体領域１４とｎ導電型半導体領域１５が、半導体基板１０の厚さ方向と直交する方向（以下、横方向と示す）に互いに隣接して交互に並設されたものである。本実施形態においては、ｎ導電型（ｎ−）のバルク単結晶シリコン基板に周知のトレンチ埋め込み法を適用してなり、ｐ導電型半導体領域１４とｎ導電型半導体領域１５とがストライプ状に配置されたｐｎコラム領域１３を採用している。なお、ｐ導電型半導体領域１４及びｎ導電型半導体領域１５としては、両面電極素子５０のオン状態でドリフト領域として機能し、オフ状態で空乏層がｐｎコラム領域１３の各ｐｎ接合から横方向に広がってｐｎコラム領域１３全体を空乏化でき、所望の耐圧を確保できる構成であれば採用することができる。

ｐｎコラム領域１３は、半導体基板１０に形成された絶縁分離トレンチ３０によって、素子形成領域１１におけるｐｎコラム領域１３と、素子形成領域１２におけるｐｎコラム領域１３とに分けられている。これにより、各素子形成領域１１，１２が、各領域１１，１２に構成される両面電極素子５０（５０ａ，５０ｂ）のドリフト領域として、ｐｎコラム領域１３をそれぞれ有する構成となっている。

素子形成領域１１においては、半導体基板１０の表面１０ａ側におけるｐｎコラム領域１３上に、チャネル領域であるｎ導電型（ｎ）のベース領域１６ａが直接接して形成されており、ベース領域１６ａの表層に、ｐ導電型（ｐ＋）のソース領域１７ａが選択的に形成されている。そして、ソース領域１７ａは、第１電極としてのソース電極１８ａと電気的に接続されている。また、ソース領域１７ａとベース領域１６ａを貫通し、先端がｐ導電型半導体領域１４に突き出る態様で、トレンチ構造のゲート電極１９ａが形成されている。このゲート電極１９ａは、複数本がストライプ状（直線状のゲート電極１９ａが複数本互いに平行）に配置されており、ゲート電極１９ａのストライプパターンとｐｎコラム領域１３のストライプパターンとが略平行となっている。また、ゲート電極１９ａは、ゲート絶縁膜で被覆されており、ソース電極１８ａとゲート電極１９ａは、層間絶縁膜（図示略）で電気的に隔てられている。また、半導体基板１０の裏面１０ｂ側におけるｐｎコラム領域１３上には、ｐ導電型（ｐ＋）のドレイン領域２０ａが直接接して形成されており、ドレイン領域２０ａは、第２電極としてのドレイン電極２１と電気的に接続されている。

このように、半導体基板１０における素子形成領域１１には、両面電極素子５０として、ｐｎコラム領域１３のｐ導電型半導体領域１４をドリフト領域とするｐチャネル型の両面電極素子５０ａ、より詳しくは、ｐチャネル型の縦型ＭＯＳトランジスタ素子が構成されている。

また、素子形成領域１２においては、半導体基板１０の表面１０ａ側におけるｐｎコラム領域１３上に、チャネル領域であるｐ導電型（ｐ）のベース領域１６ｂが直接接して形成されており、ベース領域１６ｂの表層に、ｎ導電型（ｎ＋）のソース領域１７ｂが選択的に形成されている。そして、ソース領域１７ｂは、第１電極としてのソース電極１８ｂと電気的に接続されている。また、ソース領域１７ｂとベース領域１６ｂを貫通し、先端がｎ導電型半導体領域１５に突き出る態様で、トレンチ構造のゲート電極１９ｂが形成されている。このゲート電極１９ｂは、複数本がストライプ状（直線状のゲート電極１９ｂが複数本互いに平行）に配置されており、ゲート電極１９ｂのストライプパターンとｐｎコラム領域１３のストライプパターンとが略平行となっている。また、ゲート電極１９ｂは、ゲート絶縁膜で被覆されており、ソース電極１８ｂとゲート電極１９ｂは、層間絶縁膜（図示略）で電気的に隔てられている。また、半導体基板１０の裏面１０ｂ側におけるｐｎコラム領域１３上には、ｎ導電型（ｎ＋）のドレイン領域２０ｂが直接接して形成されており、ドレイン領域２０ｂは、ドレイン領域２０ａと共通のドレイン電極２１に接続されている。このように、ドレイン電極２１が共通化された構成は、両素子５０ａ，５０ｂのドレイン電位が同一である場合に実現することができる。本実施形態においては、ドレイン電極２１が、半導体基板１０の裏面１０ｂ全面にベタ状に配置されている。

このように、半導体基板１０における素子形成領域１２には、両面電極素子５０として、ｐｎコラム領域１３のｎ導電型半導体領域１５をドリフト領域とするｎチャネル型の両面電極素子５０ｂ、より詳しくは、ｎチャネル型の縦型ＭＯＳトランジスタ素子が構成されている。

絶縁分離トレンチ３０は、図１及び図２に示すように、素子形成領域１１，１２をそれぞれ取り囲み、素子形成領域１１，１２を互いに絶縁分離するように形成されている。本実施形態においては、絶縁分離トレンチ３０として、トレンチ内に絶縁体（誘電体）が埋め込まれた絶縁分離トレンチを採用しており、絶縁分離トレンチ３０は、半導体基板１０の表面１０ａから裏面１０ｂまで貫通している。詳しくは、絶縁分離トレンチ３０における表面１０ａ側の端部がＬＯＣＯＳ酸化膜３１と接しており、裏面１０ｂ側の端部がドレイン電極２１と接している。そして、このような構成の絶縁分離トレンチ３０が、各素子形成領域１１，１２を１重で取り囲んでおり、素子形成領域１１，１２間に、１本の絶縁分離トレンチ３０が配置されている。

このように、本実施形態に係る半導体装置１００においては、両面電極素子５０（５０ａ，５０ｂ）を構成する半導体基板１０の素子形成領域１１，１２が、両面電極素子５０（５０ａ，５０ｂ）のドリフト領域となるｐｎコラム領域１３をそれぞれ有している。このように、ｐｎコラム領域１３をドリフト領域とする構成とすると、同一の半導体基板１０に構成される複数の両面電極素子５０ａ，５０ｂについて、高耐圧化と低オン抵抗化を図ることができる。

また、両面電極素子５０ａ，５０ｂを構成する素子形成領域１１，１２が、それぞれを取り囲むように設けられた絶縁分離トレンチ３０によって、互いに絶縁分離されている。このように、素子分離領域として絶縁分離トレンチ３０を採用すると、同じ耐圧であれば、ｐｎ接合分離よりも素子分離領域の幅を狭く（面積を小さく）し、ひいては、半導体装置１００の体格を小型化することができる。また、製造コストを低減することができる。なお、半導体装置１００の体格を同じとする場合には、ｐｎ接合分離よりも素子を高集積化することができる。また、素子分離領域の幅（面積）が同じであれば、ｐｎ接合分離よりも電位障壁が高いので、高耐圧とすることができる。

また、素子分離領域として、上記した絶縁分離トレンチ３０に代えてｐｎ接合分離を採用した場合には、サージ（例えばｄｖ／ｄｔサージなどＡＣ信号のうちの不要部分）などの過渡的な信号（ノイズ）が注入された際に、ｐｎコラム領域１３でのｐ導電型半導体領域１４とｎ導電型半導体領域１５のチャージバランスが崩れ（換言すればｐｎｐｎ構造においてラッチアップを生じ）、この寄生効果によってソース電極１８ａ（又は１８ｂ）の近傍などで短絡が生じる恐れがある。これに対し、本実施形態においては、素子分離領域として絶縁分離トレンチ３０を採用しているので、サージなどの過渡的な信号が注入されたとしても、寄生効果による短絡が、ｐｎ接合分離よりも生じにくい。以上から、本実施形態に係る半導体装置１００によれば、ｐｎコラム領域１３を用いて複数の両面電極素子５０ａ，５０ｂが構成される半導体装置として、装置１００の体格を小型化しつつ過渡的信号による短絡の発生が抑制された構成が可能である。

また、素子形成領域１１，１２が、ｐｎコラム領域１３をそれぞれ有している。したがって、本実施形態に示したように、同一の半導体基板１０に、ｐチャネル型両面電極素子５０ａとｎチャネル型両面電極素子５０ｂとが集積された構成とすることもできる。

また、複数の両面電極素子５０ａ，５０ｂを構成する第１電極としてのソース電極１８ａ，１８ｂが、ともに半導体基板１０の表面１０ａ側に配置され、第２電極としてのドレイン電極２１が半導体基板１０の裏面１０ｂ側に配置されている。このように、半導体基板１０の表面１０ａ及び裏面１０ｂのうち、一方に第１電極、他方に第２電極をまとめて配置すると、半導体装置１００の構成及び製造工程を簡素化することができる。

なお、このように構成される半導体装置１００は、例えば図３に示すような、同期整流方式のスイッチング回路に適用することができる。図３は、本実施形態に係る半導体装置を適用した同期整流方式のスイッチング回路の一例を示す図である。図３に示すスイッチング回路（降圧回路）は、ハイサイド側のｐチャネル型ＭＯＳトランジスタ素子と、ローサイド側のｎチャネル型ＭＯＳトランジスタ素子からなり、両素子のドレイン電極が同電位とされた周知のスイッチング回路である。このスイッチング回路において、ハイサイド側とローサイド側のＭＯＳトランジスタ素子が、半導体装置１００として、同一の半導体基板１０に集積されている。詳しくは、上記したｐチャネル型両面電極素子５０ａを、主スイッチング素子としてのハイサイド側（直流電源１１０の高電位（正極）側）のＭＯＳトランジスタ素子とし、ｎチャネル型両面電極素子５０ｂを、同期整流用素子としてのローサイド側（直流電源１１０の低電位（負極）側）のＭＯＳトランジスタ素子としている。なお、符号１１１はインダクタンス、符号１１２は平滑コンデンサである。このようなスイッチング回路は周知であるので、その詳細については割愛する。

次に、本実施形態に示す半導体装置１００の製造方法の一例を、図４〜図７を用いて説明する。図４は、半導体装置の製造工程のうち、絶縁分離トレンチ形成工程までを説明するための断面図である。図５は、半導体装置の製造工程のうち、両面電極素子の表面側形成工程を示す断面図である。図６は、半導体装置の製造工程のうち、薄肉化工程を示す断面図である。図７は、半導体装置の製造工程のうち、両面電極素子の裏面側形成工程を示す断面図である。

先ず、ｐｎコラム領域１３を有する半導体基板１０ｃ（ウェハ）を準備する。このような半導体基板１０ｃを得るには、周知の方法（例えばトレンチ埋め込み法や多段エピタキシャル成長法）を適用することができる。本実施形態においては、一例として、ｎ導電型（ｎ−）の単結晶バルクシリコン基板を準備する。そして、複数のトレンチを形成した後、トレンチ内に半導体基板１０ｃとは逆の導電型（ｐ導電型）のエピタキシャル層を埋め込んで、図４に示すようにｐ導電型半導体領域１４とｎ導電型半導体領域１５とが並設されたｐｎコラム領域１３を形成する。

ｐｎコラム領域１３の形成後、図４に示すように、素子形成領域１１，１２を取り囲むようにして、例えば異方性ドライエッチングにより、半導体基板１０ｃの表面１０ａ（ダイシング後の半導体基板１０の表面１０ａと対応）側から、裏面１０ｂまで貫通しないように所定深さのトレンチを形成し、熱酸化法やＣＶＤ法などによってトレンチ内に絶縁体（例えばシリコン酸化物）を埋め込んで、絶縁分離トレンチ３０ａを形成する。この絶縁分離トレンチ３０ａは未貫通状態である。本実施形態においては、絶縁分離トレンチ３０ａの深さを、ｐｎコラム領域１３の深さとほぼ同一とする。このように、絶縁分離トレンチ３０ａの深さをｐｎコラム領域１３の深さとほぼ同一とすると、後述する半導体基板１０ｃの薄肉化の際に、絶縁分離トレンチ３０ａの裏面１０ｂ側の端部とともにｐｎコラム領域１３の裏面１０ｂ側の端部も露出させることができる。

次に、図５に示すように、素子形成領域１１，１２に、対応する両面電極素子５０ａ，５０ｂにおける半導体基板１０ｃの表面１０ａ側の部分を形成する。本実施形態においては、半導体基板１０ｃにおける表面１０ａ側から、ｐチャネル型両面電極素子５０ａ及びｎチャネル型両面電極素子５０ｂを構成する、ベース領域１６ａ，１６ｂ、ソース領域１７ａ，１７ｂ、ソース電極１８ａ，１８ｂ、ゲート電極１９ａ，１９ｂ、及び図示しない配線、層間絶縁膜、保護膜などを周知の方法によって形成する。

次に、図６に示すように、絶縁分離トレンチ３０ａの半導体基板１０ｃにおける裏面１０ｂ側の端部が少なくとも露出するまで、半導体基板１０ｃを裏面１０ｂ側から除去し、半導体基板１０ｃを薄肉化する。この除去方法としては、機械的な研磨（ＣＭＰ）やエッチングなどを採用することができる。本実施形態においては先ず機械的な研磨を実施し、研磨後に研磨によるダメージ層を除去するために、研磨面をウェットエッチングするようにしている。これにより、ウェハ状の半導体基板１０ｃの厚さが、ダイシング後の半導体基板１０とほぼ同じ厚さとなる。また、未貫通状態の絶縁分離トレンチ３０ａが、表面１０ａから裏面１０ｂにかけて貫通し、各素子形成領域１１，１２を絶縁分離する絶縁分離トレンチ３０となる。また、ｐｎコラム領域１３も、半導体基板１０ｃの裏面１０ｂに露出される。

なお、エッチングのみによって半導体基板１０ｃを薄肉化する場合には、エッチングレートの差により、絶縁分離トレンチを構成するトレンチ内の絶縁体（シリコン酸化物）が、裏面１０ｂから突出する柱状体として残ることとなる。このような場合には、エッチング後に、ＨＦ処理などにより、柱状体を除去すれば良い。

半導体基板１０ｃの薄肉化後、図７に示すように、半導体基板１０ｃにおける裏面１０ｂ側からイオン注入などにより不純物を導入して、ｐチャネル型両面電極素子５０ａ及びｎチャネル型両面電極素子５０ｂのドレイン領域２０ａ，２０ｂをそれぞれ形成する。そして、共通のドレイン電極２１や、図示しない配線、層間絶縁膜、保護膜などを周知の方法によって形成した後、半導体基板１０ｃをダイシングして半導体基板１０とすることにより、半導体装置１００を得ることができる。

なお、本実施形態では、未貫通状態の絶縁分離トレンチ３０ａを形成した後、両面電極素子５０ａ，５０ｂにおける半導体基板１０ｃの表面１０ａ側の部分を形成する例を示した。しかしながら、素子形成領域１１，１２に、対応する両面電極素子５０ａ，５０ｂにおける半導体基板１０ｃの表面１０ａ側の部分のうち、ベース領域１６ａ，１６ｂやソース領域１７ａ，１７ｂといった半導体基板１０ｃに構成される部分を形成した後、絶縁分離トレンチ３０ａを形成し、次いで、ソース電極１８ａ，１８ｂなど両面電極素子５０ａ，５０ｂにおける半導体基板１０ｃの表面１０ａ側の残りの部分と、半導体基板１０ｃの表面１０ａ上に配置される配線、層間絶縁膜、保護膜などを形成しても良い。

また、本実施形態においては、絶縁分離トレンチ３０が、半導体基板１０を表面１０ａから裏面１０ｂまで貫通する例を示した。しかしながら、本実施形態に示したように、複数の両面電極素子５０ａ，５０ｂにおいて、共通化されたドレイン電極２１を採用する場合（換言すれば、単出力の回路を構成する場合）、ドレイン領域２０ａ，２０ｂも同電位となる。したがって、共通化されたドレイン電極２１を採用する場合には、図８に示すように、複数の両面電極素子５０ａ，５０ｂを互いに絶縁分離する絶縁分離トレンチ３０が、半導体基板１０の表面１０ａからｐｎコラム領域１３の裏面１０ｂ側の端部まで延設された構成としても良い。この場合、絶縁分離トレンチ３０の深さを浅くすることができるので、製造が容易となる。図８は、変形例を示す断面図であり、図２に対応している。

また、本実施形態においては、ｐｎコラム領域１３の表面１０ａ側の端部上に、ベース領域１６ａ，１６ｂが直接的に配置される例を示した。しかしながら、図９に示すように、ｐｎコラム領域１３の表面１０ａ側の端部とベース領域１６ａ，１６ｂとの間に、チャネルの導電型と同じ導電型のバッファ層２２ａ，２２ｂを介在させても良い。具体的には、ｐチャネル型両面電極素子５０ａにおいてはｐ導電型のバッファ層２２ａを介在させ、ｎチャネル型両面電極素子５０ｂにおいてはｎ導電型のバッファ層２２ｂを介在させる。また、バッファ層２２ａ，２２ｂの不純物濃度を、ｐｎコラム領域１３を構成するｐ導電型半導体領域１４及びｎ導電型半導体領域１５の不純物濃度以上（ソース領域１７ａ，１７ｂの不純物濃度以下の範囲内）とする。このような構成を採用すると、ソース電極１８ａ，１８ｂとドレイン電極２１の間で電流伝達経路が大きくなり、電流伝達効率を向上することができる。すなわち、両面電極素子５０ａ，５０ｂのオン抵抗を低減することができる。図９は、変形例を示す断面図であり、図２に対応している。

また、本実施形態においては、例えば図１０（ａ）に示すように、ゲート電極１９ａ，１９ｂのストライプパターンが、ｐｎコラム領域１３のストライプパターンに対してそれぞれ略平行とされる例を示した。なお、図１０（ａ）には、一例として、ｐｎコラム領域１３に対するゲート電極１９ａの配置を示している。このような構成とすると、ｐｎコラム領域１３に対する最短電流経路で、最大電流を確保することができる。しかしながら、ゲート電極１９ａ，１９ｂのストライプパターンが、ｐｎコラム領域１３のストライプパターンと交わる構成としても良い。例えば図１０（ｂ）に示す例では、ゲート電極１９ａのストライプパターンが、ｐｎコラム領域１３のストライプパターンと略垂直となっている。このような構成とすると、ｐｎコラム領域１３に対してゲート電極１９ａ，１９ｂを高精度にアライメントする必要がなく、半導体装置１００の製造コストを低減することができる。図１０は、ｐｎコラム領域に対するゲート電極の配置を示す模式的な平面図であり、（ａ）は本実施形態に示す構成例、（ｂ）は変形例を示している。

また、本実施形態においては、ｐ導電型半導体領域１４とｎ導電型半導体領域１５が、半導体基板１０の表面１０ａに沿う面内において、ストライプ状に繰り返し配置されてｐｎコラム領域１３が構成される例を示した。しかしながら、例えばｐ導電型半導体領域１４（又はｎ導電型半導体領域１５）内に、多角形や円のｎ導電型半導体領域１５（又はｐ導電型半導体領域１４）が周期的に形成されてなるｐｎコラム領域１３を採用することもできる。このような構成は、本出願人による特開２００７−１３００３号公報に記載されているので、参照にされたい。

（第２実施形態）
次に、本発明の第２実施形態を、図１１〜１３に基づいて説明する。図１１は、第２実施形態に係る半導体装置の製造工程のうち、両面電極素子の表面側形成工程までを説明するための断面図である。図１２は、半導体装置の製造工程のうち、絶縁分離トレンチ形成工程を示す断面図である。図１３は、半導体装置の製造工程のうち、両面電極素子の裏面側形成工程を示す断面図である。

第２実施形態に係る半導体装置の製造方法は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態では、半導体基板１０ｃの表面１０ａ側から未貫通状態の絶縁分離トレンチ３０ａを形成した後、裏面１０ｂ側から半導体基板１０の厚みを薄くして、貫通状態の絶縁分離トレンチ３０とし、該絶縁分離トレンチ３０により素子形成領域１１，１２を互いに絶縁分離させる例を示した。これに対し、本実施形態では、半導体基板１０の表面１０ａ側に、両面電極素子５０ａ，５０ｂの表面側の部分を形成するとともに、表面１０ａ上に表面側絶縁膜としての絶縁膜を形成し、該絶縁膜をストッパとして、半導体基板１０の裏面１０ｂ側から絶縁分離トレンチ３０を形成する点を特徴とする。

このように、絶縁分離トレンチ３０を形成する際のストッパとなる絶縁膜としては、ＢＰＳＧ膜などの上記した層間絶縁膜、半導体基板１０の表面側の表層に形成されるＬＯＣＯＳ酸化膜やＳＴＩ酸化膜を採用することができる。なかでも、ＬＯＣＯＳ酸化膜やＳＴＩ酸化膜は、半導体基板１０との選択比を稼ぐことができるので好ましい。

以下、その一例について説明する。なお、形成する半導体装置１００の基本構造は、第１実施形態（図２参照）と同じとする。図１１に示すように、本実施形態においても、先ずｐｎコラム領域１３を有する半導体基板１０ｃ（ウェハ）を準備する。そして、ｐｎコラム領域１３において、ｐ導電型半導体領域１４とｎ導電型半導体領域１５を有する素子形成領域１１，１２に、対応する両面電極素子５０ａ，５０ｂにおける半導体基板１０ｃの表面１０ａ側の部分を形成する。具体的には、半導体基板１０ｃにおける表面１０ａ側から、ｐチャネル型両面電極素子５０ａ及びｎチャネル型両面電極素子５０ｂを構成する、ベース領域１６ａ，１６ｂ、ソース領域１７ａ，１７ｂ、ソース電極１８ａ，１８ｂ、ゲート電極１９ａ，１９ｂや、図示しない配線、ＬＯＣＯＳ酸化膜３１、層間絶縁膜３２、保護膜などを周知の方法によって形成する。

次に、裏面１０ｂ側から半導体基板１０ｃの厚みを薄くする薄肉化工程を実施する。これにより、本実施形態では、図１１に示すように、ｐｎコラム領域１３も、半導体基板１０ｃの裏面１０ｂに露出される。本実施形態においも、除去方法として、機械的な研磨（ＣＭＰ）やエッチングなどを採用することができる。

次に、図１２に示すように、素子形成領域１１，１２を取り囲むようにして、例えば異方性ドライエッチングにより、ＬＯＣＯＳ酸化膜３１をエッチングストッパとして、半導体基板１０ｃの裏面１０ｂ側から、ＬＯＣＯＳ酸化膜３１に達するトレンチを形成し、熱酸化法やＣＶＤ法などによってトレンチ内に絶縁体（例えばシリコン酸化物）を埋め込んで、絶縁分離トレンチ３０を形成する。これにより、素子形成領域１１，１２が互いに絶縁分離される。

絶縁分離トレンチ３０の形成後、図１３に示すように、半導体基板１０ｃにおける裏面１０ｂ側からイオン注入などにより不純物を導入して、ｐチャネル型両面電極素子５０ａ及びｎチャネル型両面電極素子５０ｂのドレイン領域２０ａ，２０ｂをそれぞれ形成する。そして、共通のドレイン電極２１や、図示しない配線、層間絶縁膜、保護膜などを周知の方法によって形成した後、半導体基板１０ｃをダイシングして半導体基板１０とすることにより、半導体装置１００を得ることができる。

このように、本実施形態に係る半導体装置の製造方法によっても、上記した半導体装置１００を形成することができる。

また、本実施形態では、半導体基板１０ｃの表面１０ａ上にＬＯＣＯＳ酸化膜３１や層間絶縁膜３２などの絶縁膜を形成した後、該絶縁膜（上記例ではＬＯＣＯＳ酸化膜３１）をストッパとして、半導体基板１０ｃの裏面１０ｂ側から絶縁分離トレンチ３０を形成する。したがって、各素子形成領域１１，１２をそれぞれ取り囲むように、絶縁分離トレンチ３０を形成すべく半導体基板１０ｃを貫通するトレンチを形成しても、ＬＯＣＯＳ酸化膜３１や層間絶縁膜３２などの絶縁膜により、複数の素子形成領域１１，１２を含む半導体基板１０ｃの各領域が互いに連結された状態を維持する。これにより、トレンチ形成による素子形成領域１１，１２の抜け落ちを防止することができる。

また、本実施形態では、薄肉化工程を経た後に、絶縁分離トレンチ３０を形成する。したがって、半導体基板１０ｃへのトレンチの形成や、トレンチ内への絶縁膜などの埋め込みを容易に行うことができる。さらには、上記したように、トレンチ内に絶縁膜などが配置された絶縁分離トレンチ３０を採用しながらも、半導体基板１０ｃとトレンチ内の絶縁膜などとが混在した面に対して薄膜化のための加工を施す必要がない。したがって、ＣＭＰ研磨により薄肉化する場合においては、研磨による応力が半導体基板１０ｃとトレンチ内の絶縁膜の界面に集中し、これにより例えば半導体基板１０ｃにクラックが生じるのを防止することができる。また、エッチングにより薄肉化する場合においては、半導体基板１０ｃとトレンチ内の絶縁膜などとのエッチングレート差による段差の発生を防止することができる。すなわち、半導体基板１０ｃの裏面１０ｂを均等に薄肉化することができる。

なお、本実施形態では、絶縁分離トレンチ３０を形成した後で、ドレイン電極２１を含む両面電極素子５０ａ，５０ｂの裏面１０ｂ側の部分を形成する例を示した。しかしながら、両面電極素子５０ａ，５０ｂの裏面側の部分のうち、ドレイン領域２０ａ，２０ｂを形成した後、絶縁分離トレンチ３０を形成し、その後、共通のドレイン電極２１を形成しても良い。

また、本実施形態では、絶縁分離トレンチ３０及び両面電極素子５０ａ，５０ｂの裏面１０ｂ側の部分を形成する前に、半導体基板１０ｃの厚みを薄くする薄肉化工程を実施する例を示した。しかしながら、半導体基板１０ｃの厚さによっては、薄肉化工程を実施しなくとも良い。

（第３実施形態）
次に、本発明の第３実施形態を、図１４に基づいて説明する。図１４は、第３実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。

第３実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態では、複数の両面電極素子５０ａ，５０ｂのドレイン電極として、共通化されたドレイン電極２１を採用する例を示した。これに対し、本実施形態においては、図１４に示すように、ｐチャネル型両面電極素子５０ａのドレイン電極２１ａと、ｎチャネル型両面電極素子５０ｂのドレイン電極２１ｂとが、電気的に分離されている。また、素子形成領域１１，１２をそれぞれ取り囲む絶縁分離トレンチ３０が、半導体基板１０の表面１０ａから裏面１０ｂまで貫通している。なお、ｐチャネル型両面電極素子５０ａのソース電極１８ａとｎチャネル型両面電極素子５０ｂのソース電極１８ｂも電気的に分離されている。すなわち、電極間に電流が流れる対をなす電極が、両面電極素子５０ａ，５０ｂ間でいずれも電気的に分離されている。

このような構成とすると、半導体装置１００が、両面電極素子５０ａ，５０ｂをそれぞれ独立して駆動可能なマルチチャネル化（多チャネル化）された構成となるので、より広範な回路を実現することができる。

このような半導体装置１００は、第１実施形態に示した製造方法及び第２実施形態に示した製造方法のいずれを用いても形成することができる。例えば、半導体基板１０ｃの裏面１０ｂ側から絶縁分離トレンチ３０を形成する方法を採用する場合、ドレイン電極２１ａ，２１ｂを形成した後に、絶縁分離トレンチ３０を形成することもできる。

（第４実施形態）
次に、本発明の第４実施形態を、図１５〜１７に基づいて説明する。図１５は、第４実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。図１６は、ドレイン−ソース電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）との関係を示す図である。なお、ドレイン電流は対数値としている。図１７は、ブレイクダウン時の電位分布を示す図であり、（ａ）は本実施形態に係る半導体装置、（ｂ），（ｃ）は比較例を示している。なお、図１７（ｂ）に示す比較例１では、素子形成領域の両サイドの絶縁分離トレンチの導電体が、ともに第１電極としてのソース電極と接続されており、図１７（ｃ）に示す比較例２では、素子形成領域の両サイドの絶縁分離トレンチの導電体のうち、一方（紙面右側）が第１電極としてのソース電極と接続され、他方（紙面左側）が第２電極としてのドレイン電極と接続されている。それ以外は、本実施形態に係る半導体装置（図１７（ａ））と同じ構成となっている。

第４実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

上記各実施形態では、絶縁分離トレンチ３０として、トレンチ内に絶縁体（誘電体）が埋め込まれた構成の絶縁分離トレンチを採用する例を示した。しかしながら、それ以外の構成の絶縁分離トレンチを採用することもできる。例えば図１５に示す半導体装置１００では、絶縁分離トレンチ３０として、トレンチ内に絶縁膜３０ｂを介して導電体３０ｃが埋め込まれた絶縁分離トレンチを採用している。

このように、トレンチ内に絶縁膜３０ｂを介して導電体３０ｃが埋め込まれた絶縁分離トレンチ３０を採用すると、隣り合う素子形成領域１１，１２間に、絶縁膜３０ｂを誘電体とする寄生キャパシタが２つ直列に構成されることとなる。したがって、トレンチ内に絶縁体（誘電体）が埋め込まれた絶縁分離トレンチを１つ有する（寄生キャパシタを１つ有する）構成に比べて、寄生キャパシタの容量（総量）を小さくすることができ、ひいては同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、抵抗成分などによってそのエネルギーが消費される。以上から、本実施形態に係る半導体装置１００によれば、サージなどの過渡的信号の伝搬を効果的に抑制（低減）することができる。

特に図１５に示す例では、導電体３０ｃが、ドレイン電極２１と電気的に接続されてドレイン電極２１と同電位となっている。このような構成とすると、寄生キャパシタに蓄積された電荷をドレイン電極２１側に逃がすことができるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。なお、導電体３０ｃがドレイン電極２１と接続された構成以外にも、例えばソース電極１８ａ，１８ｂや、その他の所定電位とされた配線（ＧＮＤパターン）などと半導体基板１０の表面１０ａ側で接続された構成としても良い。すなわち、導電体３０ｃが所定電位に固定された構成とすることで、上記したようにサージなどの過渡的信号の伝搬をより効果的に抑制することができる。

しかしながら、図１５に示すように、導電体３０ｃがドレイン電極２１と接続された構成とすると、素子の電極や配線が集中している半導体基板１０の表面１０ａにて所定電位に固定する構成に比べて、構成を簡素化することができる。

また、導電体３０ｃが、第１電極としてのソース電極１８ａ，１８ｂと同電位とされた構成などに比べて、両面電極素子５０ａ，５０ｂをより高耐圧化することができる。この効果について、本発明者は、シミュレーションにより確認を行った。その結果、素子形成領域１１の両サイドの絶縁分離トレンチ３０における導電体３０ｃを、ともに第２電極としてのドレイン電極２１と接続させた本実施形態に係る半導体装置１００においては、図１６に実線で示すように、１８９．５Ｖの耐圧を確保できることが明らかとなった。これに対し、素子形成領域１１の両サイドの導電体３０ｃを、ともに第１電極としてのソース電極１８と接続させた比較例１においては、図１６に破線で示すように、１３９．８Ｖの耐圧であった。また、素子形成領域１１の一方のサイドの導電体３０ｃをソース電極１８と接続させ、他方のサイドの導電体３０ｃをドレイン電極２１と接続された比較例２においては、図１６に二点鎖線で示すように、１４０．３Ｖの耐圧であった。

また、図１７（ｂ）に示す比較例１、及び、図１７（ｃ）に示す比較例２では、ソース電極１８と接続された側の絶縁分離トレンチ３０（導電体３０ｃ）の近傍で電位が曲げられ、電位分布が密となり、電界が集中した状態となっている。これに対し、図１７（ａ）に示す本実施形態に係る半導体装置１００では、上記比較例１，２に比べて、電界集中が緩和されている。このように、絶縁分離トレンチ３０の導電体３０ｃを、第２電極としてのドレイン電極２１と電気的に接続すると、両面電極素子５０ａ，５０ｂの耐圧を向上できることがシミュレーション結果からも明らである。

なお、このような半導体装置１００は、第１実施形態及び第２実施形態に示した製造方法のいずれかによって、形成することができる。以下に、一例として、半導体基板１０ｃの裏面１０ｂ側から絶縁分離トレンチ３０を形成する方法を示す。図１８は、絶縁分離トレンチ形成工程のうち、トレンチの壁面上の絶縁膜形成までを示す断面図である。図１９は、絶縁分離トレンチ形成工程のうち、トレンチ内への導電体の埋め込みを示す断面図である。

第２実施形態に示したように、先ず表面側形成工程までを実施し、必要に応じて薄肉化工程を実施する。次に、図１８に示すように、半導体基板１０ｃにおける裏面１０ｂ側からイオン注入などにより不純物を導入して、ｐチャネル型両面電極素子５０ａ及びｎチャネル型両面電極素子５０ｂのドレイン領域２０ａ，２０ｂをそれぞれ形成する。そして、素子形成領域１１，１２を取り囲むようにして、例えば異方性ドライエッチングにより、ＬＯＣＯＳ酸化膜３１をエッチングストッパとして、半導体基板１０ｃの裏面１０ｂ側から、ＬＯＣＯＳ酸化膜３１に達するトレンチ３０ｄを形成する。また、熱酸化法やＣＶＤ法などにより、トレンチ３０ｄの壁面上に絶縁膜３０ｂ（例えばシリコン酸化物）を形成する。このとき、絶縁膜３０ｂによって、トレンチ３０ｄ全体を埋めるのではなく、トレンチ３０ｄの中心軸付近に、図１８に示すような空洞が残るようにする。

そして、トレンチ３０ｄの空洞に導電材料２３を充填するとともに、半導体基板１０ｃの裏面１０ｂ上にも導電材料２３を堆積させる。これにより、絶縁膜３０ｂを介してトレンチ３０ｄ内に導電材料２３からなる導電体３０ｃが配置された絶縁分離トレンチ３０と、導電材料２３からなるドレイン電極２１が形成される。このようにして、導電体３０ｃとドレイン電極２１が電気的に接続された構成の半導体装置１００を得ることができる。

なお、上記製造例においては、ドレイン領域２０ａ，２０ｂを形成した後、トレンチ３０ｄ及び絶縁膜３０ｂを形成する例を示した。しかしながら、先にトレンチ３０ｄ及び絶縁膜３０ｂを形成し、その後ドレイン領域２０ａ，２０ｂを形成しても良い。

また、第１実施形態で示したように、半導体基板１０ｃの表面１０ａ側から絶縁分離トレンチ３０を形成する方法を採用しても良い。この場合、空洞が残るようにトレンチ３０ｄの壁面上に絶縁膜３０ｂを形成し、空洞内に導電材料２３を堆積させて、絶縁膜３０ｂを介してトレンチ３０ｄ内に導電材料２３からなる導電体３０ｃが配置された、未貫通状態の絶縁分離トレンチ３０ａを形成する。そして、導電体３０ｃが露出するまで半導体基板１０ｃの厚みを薄くした後、半導体基板１０ｃの裏面１０ｂ側に、両面電極素子５０ａ，５０ｂの裏面側の部位を形成することで、導電体３０ｃとドレイン電極２１が電気的に接続された半導体装置１００を得ることができる。

また、本実施形態では、絶縁分離トレンチ３０の導電体３０ｃが、半導体基板１０の裏面１０ｂ側において、第２電極としてのドレイン電極２１と電気的に接続される例を示した。しかしながら、このような構成において、例えば図２０に示すように、導電体３０ｃが半導体基板１０の表面１０ａ上に形成され、ソース電極１８ａ，１８ｂとは電気的に分離された配線２４と電気的に接続され、配線２４及び導電体３０ｃを介して、ドレイン電極２１の電位をモニタできる構成としても良い。この場合、例えば配線２４のパッドにテスタを接触させることで、半導体基板１０の表面１０ａ側で、ドレイン電極２１の電位を測定することができるので、測定装置を簡素化することができる。図２０は、本実施形態に係る半導体装置の変形例を示す断面図であり、図２に対応している。

このように、半導体基板１０の表面１０ａ側において、導電体３０ｃが配線２４と電気的に接続された構成とするには、例えばトレンチ３０ｄを形成し、空洞が残るようにトレンチ３０ｄの壁面上に絶縁膜３０ｂを形成した後、絶縁膜３０ｂにおける表面１０ａ側のトレンチ底部の部分及びＬＯＣＯＳ酸化膜３１を、配線２４をストッパとして、イオンビームエッチングなどの異方性エッチングにより除去する。そして、トレンチ３０ｄの空洞内に導電材料２３を充填すればよい。

また、図２０に示す例では、導電体３０ｃに対し、半導体基板１０の表面１０ａ側で接続された配線２４により、ドレイン電極２１の電位をモニタできる構成例を示した。しかしながら、このような配線２４を介して、導電体３０ｃが、半導体基板１０に構成され、該導電体３０ｃが電気的に接続されたドレイン電極２１を有する両面電極素子５０ａ，５０ｂとは別の素子と電気的に接続された構成としても良い。このように、導電体３０ｃが接続されたドレイン電極２１を有する両面電極素子５０ａ，５０ｂとは別の素子が、配線２４及び導電体３０ｃを介してドレイン電極２１と電気的に接続された構成とすると、ドレイン電極２１の電位に基づくフィードバック制御など、同一の半導体基板１０に構成された複数の素子からなる回路の機能を向上することもできる。

（第５実施形態）
次に、本発明の第５実施形態を、図２１及び図２２に基づいて説明する。図２１は、第５実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。図２２は、（ａ），（ｂ）ともに半導体装置の概略構成を示す平面図であり、図１に対応している。

第５実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

上記各実施形態では、素子形成領域１１，１２の間に、１つの絶縁分離トレンチ３０を設ける例を示した。これに対し、本実施形態においては、素子形成領域１１，１２の間に、複数の絶縁分離トレンチ３０を設ける点を特徴とする。例えば図２１に示す半導体装置１００では、素子形成領域１１，１２の間に、トレンチ内に絶縁体（誘電体）が埋め込まれた絶縁分離トレンチ３０を２本設けており、半導体基板１０における絶縁分離トレンチ３０の間の領域が、素子形成領域１１，１２の間の素子間領域３３となっている。また、素子間領域３３が、ｐ導電型半導体領域１４とｎ導電型半導体領域１５を含むｐｎコラム領域１３となっており、第２電極としてのドレイン電極２１と電気的に接続されて、ドレイン電極２１と同電位となっている。

このように、素子形成領域１１，１２の間に複数の絶縁分離トレンチ３０を設けると、素子形成領域１１，１２間にトレンチ内の絶縁体を誘電体とする寄生キャパシタが２つ直列に構成されることとなる。したがって、トレンチ内に絶縁体（誘電体）が埋め込まれた絶縁分離トレンチを１つ有する（寄生キャパシタを１つ有する）構成に比べて、寄生キャパシタの容量（総量）を小さくすることができ、ひいては同じ電圧変動に対して流れる変位電流を小さくすることができる。また、寄生キャパシタ間を過渡的信号が伝搬する際に、素子間領域３３の抵抗成分などによってそのエネルギーが消費される。以上から、本実施形態に係る半導体装置１００によれば、サージなどの過渡的信号の伝搬を効果的に抑制（低減）することができる。

特に図２１に示す例では、素子間領域３３がｐｎコラム領域１３となっているので、寄生キャパシタとして、空乏層を誘電体とする寄生キャパシタが素子間領域３３に構成されることとなる。すなわち、隣り合う素子形成領域１１，１２間に構成されるキャパシタの容量をより小さくできるので、これによりサージなどの過渡的信号の伝搬をより効果的に抑制することができる。しかしながら、素子間領域３３をｐｎコラム領域１３ではない半導体領域（例えばｎ導電型（ｎ−）の領域）としても良い。

また、図２１に示す例では、素子間領域３３がドレイン電極２１と接続されている。このような構成とすると、寄生キャパシタに蓄積された電荷を、ドレイン電極２１側に逃がすことができるので、サージなどの過渡的信号の伝搬をより効果的に抑制することができる。なお、素子間領域３３がドレイン電極２１と接続された構成以外にも、例えばソース電極１８ａ，１８ｂや、その他の所定電位とされた配線（ＧＮＤパターン）などと半導体基板１０の表面１０ａ側で接続された構成としても良い。すなわち素子間領域３３が所定電位に固定された構成とすることで、上記したようにサージなどの過渡的信号の伝搬をより効果的に抑制することができる。

しかしながら、図２１に示すように、素子間領域３３がドレイン電極２１と接続された構成とすると、素子の電極や配線が集中している半導体基板１０の表面１０ａにて所定電位に固定する構成に比べて、構成を簡素化することができる。

なお、隣り合う素子形成領域１１，１２の間に、複数の絶縁分離トレンチ３０が設けられる構成としては、図２２（ａ），（ｂ）に示す構成を採用することができる。例えば図２２（ａ）に示す例では、素子形成領域１１，１２の間（対向領域）のみに複数（２本）の絶縁分離トレンチ３０を設け、それ以外の部分は、１本の絶縁分離トレンチ３０で取り囲んでいる。このような構成とすると、素子間領域３３が素子形成領域１１，１２の間（対向領域）のみとなるので、体格が同じであれば素子形成領域１１，１２を広くとることができる。または、半導体装置１００の体格を小型化することができる。また、図２２（ｂ）に示す例では、素子形成領域１１，１２をそれぞれ１本の絶縁分離トレンチ３０で取り囲み、さらに１本の絶縁分離トレンチ３０で全体を取り囲んでいる。このような構成とすると、素子形成領域１１，１２が、全周にわたって複数の絶縁分離トレンチ３０（素子間領域３３）で取り囲まれた構成となるので、周囲領域への過渡的信号の伝搬も抑制することができる。また、複数の絶縁分離トレンチ３０によって耐圧を向上することができる。

また、本実施形態においては、隣り合う素子形成領域１１，１２の間に配置される複数の絶縁分離トレンチ３０として、トレンチ内に絶縁体（誘電体）が埋め込まれた構成の絶縁分離トレンチを採用する例を示した。しかしながら、第４実施形態に示したように、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチなどを採用することもできる。

また、本実施形態においては、隣り合う素子形成領域１１，１２の間に、２本の絶縁分離トレンチ３０が配置される例を示した。しかしながら、絶縁分離トレンチ３０の本数を３本以上としても良い。また、絶縁分離トレンチ３０の本数を、素子形成領域１１，１２とで異なる本数としても良い。例えば図２３に示す例では、素子形成領域１１が３本の絶縁分離トレンチ３０で取り囲まれ、素子形成領域１２が２本の絶縁分離トレンチ３０で取り囲まれている。そして、隣り合う素子形成領域１１，１２の間に、３本の絶縁分離トレンチ３０が配置されている。このような構成とすると、耐圧の異なる両面電極素子５０ａ，５０ｂを同一の半導体基板１０に集積することができる。図２３は、本実施形態に係る半導体装置の変形例を示す平面図である。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、半導体基板１０（１０ｃ）としてシリコン基板を採用する例を示した。しかしながら、シリコンに特に限定されるものではなく、ＳｉＣなどのシリコン以外の半導体基板を採用することもできる。

本実施形態においては、ｐｎコラム領域１３をドリフト領域とする両面電極素子５０（５０ａ，５０ｂ）として、縦型ＭＯＳトランジスタ素子の例を示した。しかしながら、両面電極素子５０としては縦型ＭＯＳトランジスタ素子に特に限定されるものではなく、ＩＧＢＴなどの縦型ＭＯＳトランジスタ素子以外の能動素子を採用することもできる。また、両面電極素子５０とともに、ダイオード、抵抗などの、半導体基板１０の表面１０ａと裏面１０ｂに対をなす電極が分けて配置され、電極間に電流が流れる構成の素子を、同一の半導体基板１０に構成しても良い。その際、ダイオードなどの素子は、ｐｎコラム領域１３を用いて構成されても良いし、ｐｎコラム領域１３を除く領域に構成されても良い。

本実施形態においては、両面電極素子５０ａ，５０ｂのゲート電極１９ａ，１９ｂがトレンチ構造である例を示した。しかしながら、プレーナ構造やコンケーブ構造としても良い。

本実施形態においては、半導体装置１００が、ｐｎコラム領域１３をドリフト領域とする両面電極素子５０を２つ含む例を示した。しかしながら、両面電極素子５０の個数は複数であれば良く、３つ以上の両面電極素子５０を含む構成としても良い。

また、複数（２つ）の両面電極素子５０として、ｐチャネル型両面電極素子５０ａと、ｎチャネル型両面電極素子５０ｂを有する例を示した。しかしながら、複数の両面電極素子５０として、ｐチャネル型両面電極素子５０ａ、及び、ｎチャネル型両面電極素子５０ｂの一方のみを複数有する構成としても良い。例えば図２４に示す例では、半導体装置１００が、両面電極素子５０として、ｎチャネル型両面電極素子５０ｂ（ｎチャネル型の縦型ＭＯＳトランジスタ素子）を２つ有している。図２４は、その他変形例を示す断面図である。なお、図２４では、ドレイン電極２１ｂが互いに分離されているが、共通電極とされた構成としても良い。また、半導体装置１００が、ｐチャネル型両面電極素子５０ａとｎチャネル型両面電極素子５０ｂをそれぞれ複数有する構成としても良い。

本実施形態においては、半導体基板１０に、素子として複数の両面電極素子５０のみが構成される例を示した。しかしながら、素子として、対をなす電極が半導体基板１０の表面１０ａ及び裏面１０ｂのいずれか一方にまとめて配置され、電極間に電流が流れるように構成された片面電極素子を含み、片面電極素子が、半導体基板１０における両面電極素子５０の形成領域とは異なる領域に形成された構成としても良い。例えば図２５に示す例では、半導体装置１００が、上記した両面電極素子５０（５０ａ，５０ｂ）とともに、対をなす電極２５，２６（ソース電極及びドレイン電極）が半導体基板１０の表面１０ａにまとめて配置された片面電極素子５１（５１ａ，５１ｂ）を有する構成となっている。なお、図１７に示す符号２７，２８は、片面電極素子５１（５１ａ，５１ｂ）の素子形成領域を示し、符号５１ａは、ｐチャネル型片面電極素子（横型ＭＯＳトランジスタ素子）、符号５１ｂは、ｎチャネル型片面電極素子（横型ＭＯＳトランジスタ素子）を示している。このような構成とすると、１つの半導体基板１０に、両面電極素子５０と片面電極素子５１が集積化されるので、制御回路や保護回路なども複合させた半導体装置（複合ＩＣ）とすることができる。また、図２５に示す例では、両面電極素子５０と片面電極素子５１とが隣り合う素子形成領域１２，２５の間に、複数（２本）の絶縁分離トレンチ３０を設けている。パワー系の両面電極素子５０と片面電極素子５１との電位差は大きいので、素子形成領域１２，２５の間に複数の絶縁分離トレンチ３０を設けると良い。複数の絶縁分離トレンチ３０で電圧を分担することができる。図２５は、その他変形例を示す断面図である。なお、片面電極素子５１としては、横型ＭＯＳトランジスタ素子以外にも、バイポーラトランジスタ素子、相補型ＭＯＳトランジスタ素子、ダイオード、キャパシタ、抵抗などを採用することができる。

また、図２６に示すように、半導体装置１００が、各素子形成領域１１，１２を構成するｐｎコラム領域１３の並設方向端部に、高濃度領域２９ａ，２９ｂを有する構成としても良い。高濃度領域２９ａは、ｐチャネル型両面電極素子５０ａを構成するｐｎコラム領域１３のうち、絶縁分離トレンチ３０と接する並設方向端部のｐ導電型半導体領域１４における表面１０ａ側であってＬＯＣＯＳ酸化膜３１の直下に形成されたｐ導電型（ｐ＋）の不純物領域である。この高濃度領域２９ａは、絶縁分離トレンチ３０に沿って素子形成領域１１を取り囲むように形成されている。また、高濃度領域２９ｂは、ｎチャネル型両面電極素子５０ｂを構成するｐｎコラム領域１３のうち、絶縁分離トレンチ３０と接する並設方向端部のｎ導電型半導体領域１５における表面１０ａ側であってＬＯＣＯＳ酸化膜３１の直下に形成されたｎ導電型（ｎ＋）の不純物領域である。この高濃度領域２９ｂは、絶縁分離トレンチ３０に沿って素子形成領域１２を取り囲むように形成されている。また、これら高濃度領域２９ａ，２９ｂは、図示しないコンタクト部を有しており、コンタクト部を介して専用の電極と電気的に接続されている。図２６は、その他変形例を示す断面図である。

本実施形態においては、両面電極素子５０ａ，５０ｂを構成する第１電極としてのソース電極１８ａ，１８ｂが、半導体基板１０の表面１０ａ側にまとめて配置され、第２電極としてのドレイン電極２１（２１ａ，２１ｂ）が、半導体基板１０の裏面１０ｂ側にまとめて配置される例を示した。しかしながら、ソース電極１８ａ，１８ｂ（ドレイン電極２１ａ，２１ｂ）のうち、一方が半導体基板１０の表面１０ａ側に配置され、他方が裏面１０ｂ側に配置された構成とすることもできる。

本実施形態においては、絶縁分離トレンチ３０として、トレンチ内に絶縁体が埋め込まれた構成の絶縁分離トレンチ３０や、絶縁膜３０ｂを介してトレンチ３０ｄ内に導電体３０ｃが埋め込まれた構成の絶縁分離トレンチ３０を採用する例を示した。しかしながら、絶縁分離トレンチ３０としては、トレンチ内に空洞が形成されてなる絶縁分離トレンチを採用することもできる。また、上記した３種類の絶縁分離トレンチのうち、少なくとも２種類を採用することもできる。

本実施形態においては、半導体基板１０の厚さ方向において、ドレイン領域２０ａ，２０ｂがｐｎコラム領域１３と接する例を示した。しかしながら、ドレイン領域２０ａ，２０ｂがｐｎコラム領域１３との間に、ドレイン領域２０ａ，２０ｂと同じ導電型であってドレイン領域２０ａ，２０ｂよりも低濃度で、ｐｎコラム領域１３を構成する同じ導電型の領域（例えばｐ導電型半導体領域１４）よりも高濃度のバッファ領域を有する構成としても良い。

第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 半導体装置を適用した同期整流方式のスイッチング回路の一例を示す図である。 半導体装置の製造工程のうち、絶縁分離トレンチ形成工程までを説明するための断面図である。 半導体装置の製造工程のうち、両面電極素子の表面側形成工程を示す断面図である。 半導体装置の製造工程のうち、薄肉化工程を示す断面図である。 半導体装置の製造工程のうち、両面電極素子の裏面側形成工程を示す断面図である。 変形例を示す断面図である。 変形例を示す断面図である。 ｐｎコラム領域に対するゲート電極の配置を示す模式的な平面図であり、（ａ）は本実施形態に示す例、（ｂ）は変形例を示している。 第２実施形態に係る半導体装置の製造工程のうち、両面電極素子の表面側形成工程までを説明するための断面図である。 半導体装置の製造工程のうち、絶縁分離トレンチ形成工程を示す断面図である。 半導体装置の製造工程のうち、両面電極素子の裏面側形成工程を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 第４実施形態に係る半導体装置の概略構成を示す断面図である。 ドレイン−ソース電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）との関係を示す図である。 ブレイクダウン時の電位分布を示す図であり、（ａ）は本実施形態に係る半導体装置、（ｂ），（ｃ）は比較例を示している。 絶縁分離トレンチ形成工程のうち、トレンチの壁面上の絶縁膜形成までを示す断面図である。 絶縁分離トレンチ形成工程のうち、トレンチ内への導電体を埋め込みを示す断面図である。 変形例を示す断面図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。 （ａ），（ｂ）ともに半導体装置の概略構成を示す平面図である。 変形例を示す平面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。

符号の説明

１０・・・半導体基板
１０ａ・・・表面
１０ｂ・・・裏面
１１，１２・・・素子形成領域
１３・・・ｐｎコラム領域
１４・・・ｐ導電型半導体領域
１５・・・ｎ導電型半導体領域
１８ａ，１８ｂ・・・ソース電極
１９ａ，１９ｂ・・・ゲート電極
２１，２１ａ，２１ｂ・・・ドレイン電極
３０・・・絶縁分離トレンチ
５０・・・両面電極素子
５０ａ・・・ｐチャネル型両面電極素子
５０ｂ・・・ｎチャネル型両面電極素子
１００・・・半導体装置

Claims (24)

1. 半導体基板と、
   前記半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、前記複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、
   前記複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置であって、
   前記素子として、対をなす第１電極及び第２電極が前記半導体基板の表面と該表面の裏面に分けて配置され、前記第１電極と前記第２電極との間に電流が流れる両面電極素子を少なくとも有し、
   前記半導体基板は、前記両面電極素子の形成領域として、ｐ導電型半導体領域とｎ導電型半導体領域とが、前記半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有し、
   前記ｐｎコラム領域には、前記ｐ導電型半導体領域及び前記ｎ導電型半導体領域を含む前記素子形成領域が複数形成され、前記ｐ導電型半導体領域又は前記ｎ導電型半導体領域をドリフト領域とする前記両面電極素子が複数構成され、
   前記絶縁分離トレンチとして、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチを含み、
   前記導電体は、前記第２電極と電気的に接続されるとともに前記半導体基板の表面上に形成された配線と電気的に接続され、
   前記配線及び前記導電体を介して、前記第２電極の電位をモニタできるようになっていることを特徴とする半導体装置。
2. 隣り合う前記素子形成領域の間に、複数の前記絶縁分離トレンチが形成され、
   前記半導体基板における前記絶縁分離トレンチ間の領域が、前記素子形成領域の間の素子間領域とされていることを特徴とする請求項１に記載の半導体装置。
3. 前記素子間領域は、前記ｐ導電型半導体領域と前記ｎ導電型半導体領域を含んでいることを特徴とする請求項２に記載の半導体装置。
4. 半導体基板と、
   前記半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、前記複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、
   前記複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置であって、
   前記素子として、対をなす第１電極及び第２電極が前記半導体基板の表面と該表面の裏面に分けて配置され、前記第１電極と前記第２電極との間に電流が流れる両面電極素子を少なくとも有し、
   前記半導体基板は、前記両面電極素子の形成領域として、ｐ導電型半導体領域とｎ導電型半導体領域とが、前記半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有し、
   前記ｐｎコラム領域には、前記ｐ導電型半導体領域及び前記ｎ導電型半導体領域を含む前記素子形成領域が複数形成され、前記ｐ導電型半導体領域又は前記ｎ導電型半導体領域をドリフト領域とする前記両面電極素子が複数構成され、
   隣り合う前記素子形成領域の間に、複数の前記絶縁分離トレンチが形成され、
   前記半導体基板における前記絶縁分離トレンチ間の領域が、前記素子形成領域の間の素子間領域とされ、
   前記素子間領域は、前記ｐ導電型半導体領域と前記ｎ導電型半導体領域を含んでいることを特徴とする半導体装置。
5. 前記絶縁分離トレンチとして、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチを含むことを特徴とする請求項４に記載の半導体装置。
6. 前記導電体は、所定電位に固定されていることを特徴とする請求項５に記載の半導体装置。
7. 前記導電体は、前記第２電極と電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記導電体は、前記半導体基板の表面上に形成された配線と電気的に接続され、
   前記配線及び前記導電体を介して、前記第２電極の電位をモニタできるようになっていることを特徴とする請求項７に記載の半導体装置。
9. 前記導電体は、前記半導体基板に構成され、該導電体が電気的に接続された前記第２電極を有する前記両面電極素子とは別の素子と、前記半導体基板の表面上に形成された配線を介して電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
10. 前記素子間領域は、所定電位に固定されていることを特徴とする請求項２〜９いずれか１項に記載の半導体装置。
11. 前記素子間領域は、前記第２電極と電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
12. 前記両面電極素子は、縦型ＭＯＳトランジスタ素子であることを特徴とする請求項１〜１１いずれか1項に記載の半導体装置。
13. 複数の前記両面電極素子として、前記ｎ導電型半導体領域をドリフト領域とするｎチャネル型両面電極素子、及び、前記ｐ導電型半導体領域をドリフト領域とするｐチャネル型両面電極素子の少なくとも一方を、複数有することを特徴とする請求項１〜１２いずれか１項に記載の半導体装置。
14. 複数の前記両面電極素子として、前記ｎ導電型半導体領域をドリフト領域とするｎチャネル型両面電極素子と、前記ｐ導電型半導体領域をドリフト領域とするｐチャネル型両面電極素子と、を有することを特徴とする請求項１〜１３いずれか１項に記載の半導体装置。
15. 前記半導体基板は、前記表面側における前記ｐｎコラム領域上に形成され、前記ドリフト領域とは逆の導電型のチャネル領域を有し、
    複数の前記両面電極素子は、前記第１電極が前記半導体基板の表面側に配置され、前記第２電極が前記半導体基板の裏面側に配置されていることを特徴とする請求項１〜１４いずれか１項に記載の半導体装置。
16. 複数の前記両面電極素子は、前記第２電極が一体化されて共通電極となっていることを特徴とする請求項１５に記載の半導体装置。
17. 複数の前記両面電極素子のうち、少なくとも１つの前記両面電極素子は、前記第１電極及び前記第２電極が、他の前記両面電極素子における前記第１電極及び前記第２電極と電気的に分離されていることを特徴とする請求項４に記載の半導体装置。
18. 前記絶縁分離トレンチは、前記半導体基板を表面から裏面まで貫通していることを特徴とする請求項１〜１７いずれか１項に記載の半導体装置。
19. 前記第２電極が共通電極とされた複数の前記両面電極素子を互いに絶縁分離する前記絶縁分離トレンチは、前記半導体基板の表面から前記ｐｎコラム領域の裏面側の端部まで延設されていることを特徴とする請求項１６に記載の半導体装置。
20. 前記素子として、対をなす電極が前記半導体基板の表面及び裏面のいずれかにまとめて配置され、前記半導体基板における前記両面電極素子の形成領域とは異なる領域に形成された片面電極素子を含むことを特徴とする請求項１〜１９いずれか１項に記載の半導体装置。
21. 前記絶縁分離トレンチとして、トレンチ内に絶縁体が埋め込まれた絶縁分離トレンチ、及び、トレンチ内に空洞が形成されてなる絶縁分離トレンチの少なくとも一方を含むことを特徴とする請求項４又は請求項１７に記載の半導体装置。
22. 半導体基板に形成する絶縁分離トレンチにより複数の素子形成領域を互いに絶縁分離し、対をなす第１電極及び第２電極が前記半導体基板の表面と該表面の裏面に分けて配置され、前記第１電極と前記第２電極との間に電流が流れる両面電極素子を含む素子を、各素子形成領域に形成してなる半導体装置の製造方法であって、
    前記半導体基板として、ｐ導電型半導体領域とｎ導電型半導体領域とが、前記半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたｐｎコラム領域を有する基板を準備する基板準備工程と、
    前記ｐ導電型半導体領域及び前記ｎ導電型半導体領域を含む複数の前記素子形成領域に、前記第１電極を含む前記両面電極素子における前記半導体基板の表面側の部分を形成するとともに、前記半導体基板の表面に表面側絶縁膜を形成する表面側形成工程と、
    前記表面側形成工程後、複数の前記素子形成領域をそれぞれ取り囲むように、前記半導体基板の裏面側から、前記表面側絶縁膜に達する前記絶縁分離トレンチを形成する絶縁分離トレンチ形成工程と、
    前記表面側形成工程後、前記半導体基板において、前記第２電極を含む前記両面電極素子における前記半導体基板の裏面側の部分を形成する裏面側形成工程と、を備えることを特徴とする半導体装置の製造方法。
23. 前記表面側形成工程後であって前記絶縁分離トレンチ形成工程及び前記裏面側形成工程の前に、前記半導体基板の裏面側から前記半導体基板の厚みを薄くする薄肉化工程を備えることを特徴とする請求項２２に記載の半導体装置の製造方法。
24. 前記半導体基板の裏面側から、前記表面側絶縁膜に達するトレンチを形成し、該トレンチ内に空洞が残るように前記トレンチ内の壁面上に絶縁膜を形成した後、前記空洞内及び前記半導体基板の裏面上に導電材料を堆積させることで、前記トレンチ内に前記絶縁膜を介して前記導電材料からなる導電体が埋め込まれた前記絶縁分離トレンチを形成するとともに、前記導電材料からなり、前記導電体と電気的に接続された前記第２電極を形成することを特徴とする請求項２２又は請求項２３に記載の半導体装置の製造方法。

Images